JP2001085677A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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Abstract
(57)【要約】
【課題】 駆動能力を低下させることなくゲート長の短
縮化を図ることにより、動作速度の高速化等を実現し得
る半導体装置の製造方法を得る。 【解決手段】 半導体装置は、シリコン基板１と、素子
分離絶縁膜９と、チャネル領域２と、ソース・ドレイン
領域３と、ソース・ドレイン領域３の上方のシリコン基
板１の上面上に形成され、対を成すシリコン酸化膜４
と、チャネル領域２の上方のシリコン基板１の上面とシ
リコン酸化膜４の側面とによって形成される第１の凹部
内に形成されたゲート構造８とを備えている。ゲート構
造８は、シリコン基板１の上面上に形成されたゲート酸
化膜５、シリコン酸化膜４の下部側面上に形成されたシ
リコン酸化膜６及び、シリコン酸化膜６が形成されてい
ない部分のシリコン酸化膜４の上部側面とシリコン酸化
膜６とゲート酸化膜５とによって囲まれる第２の凹部を
充填する金属膜７を有している。
縮化を図ることにより、動作速度の高速化等を実現し得
る半導体装置の製造方法を得る。 【解決手段】 半導体装置は、シリコン基板１と、素子
分離絶縁膜９と、チャネル領域２と、ソース・ドレイン
領域３と、ソース・ドレイン領域３の上方のシリコン基
板１の上面上に形成され、対を成すシリコン酸化膜４
と、チャネル領域２の上方のシリコン基板１の上面とシ
リコン酸化膜４の側面とによって形成される第１の凹部
内に形成されたゲート構造８とを備えている。ゲート構
造８は、シリコン基板１の上面上に形成されたゲート酸
化膜５、シリコン酸化膜４の下部側面上に形成されたシ
リコン酸化膜６及び、シリコン酸化膜６が形成されてい
ない部分のシリコン酸化膜４の上部側面とシリコン酸化
膜６とゲート酸化膜５とによって囲まれる第２の凹部を
充填する金属膜７を有している。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に、リプレイス法により形成されたゲ
ート構造を有するＭＯＳＦＥＴの製造方法に関するもの
である。
造方法に関し、特に、リプレイス法により形成されたゲ
ート構造を有するＭＯＳＦＥＴの製造方法に関するもの
である。
【０００２】
【従来の技術】図３４は、リプレイス法により形成され
たゲート構造を有する従来の半導体装置の構造を示す断
面図である。図３４に示すように従来の半導体装置は、
シリコン基板１０１と、シリコン基板１０１の上面内に
離れて対を成して形成され、これらの間のシリコン基板
１０１の上面内にチャネル領域（図示しない）を規定す
るソース・ドレイン領域１０９と、ソース・ドレイン領
域１０９の上方のシリコン基板１０１の上面上に形成さ
れたサイドウォール１０７及びシリコン窒化膜１０８
と、チャネル領域の上方のシリコン基板１０１の上面と
サイドウォール１０７の側面とによって形成される凹部
内に形成されたゲート構造１０６とを備えている。そし
てゲート構造１０６は、シリコン基板１０１の上面上に
形成されたゲート酸化膜１０２と、ゲート酸化膜１０２
上に形成されたポリシリコン膜１０３、サイドウォール
１０７の側面及びポリシリコン膜１０３の上面上に形成
されたバリアメタル１０４及び、バリアメタル１０４上
に形成された金属膜１０５を有するゲート電極とを備え
ている。
たゲート構造を有する従来の半導体装置の構造を示す断
面図である。図３４に示すように従来の半導体装置は、
シリコン基板１０１と、シリコン基板１０１の上面内に
離れて対を成して形成され、これらの間のシリコン基板
１０１の上面内にチャネル領域（図示しない）を規定す
るソース・ドレイン領域１０９と、ソース・ドレイン領
域１０９の上方のシリコン基板１０１の上面上に形成さ
れたサイドウォール１０７及びシリコン窒化膜１０８
と、チャネル領域の上方のシリコン基板１０１の上面と
サイドウォール１０７の側面とによって形成される凹部
内に形成されたゲート構造１０６とを備えている。そし
てゲート構造１０６は、シリコン基板１０１の上面上に
形成されたゲート酸化膜１０２と、ゲート酸化膜１０２
上に形成されたポリシリコン膜１０３、サイドウォール
１０７の側面及びポリシリコン膜１０３の上面上に形成
されたバリアメタル１０４及び、バリアメタル１０４上
に形成された金属膜１０５を有するゲート電極とを備え
ている。
【０００３】図３５〜図４１は、図３４に示した従来の
半導体装置の製造方法を工程順に示す断面図である。ま
ず、シリコン基板１０１の素子分離領域に素子分離絶縁
膜（図示しない）を形成した後、ウェルやチャネルドー
プ領域等（図示しない）を形成するためのイオン注入を
行う。その後、シリコン基板１０１の上面上に、シリコ
ン酸化膜１１０、ポリシリコン膜１１１、及びシリコン
酸化膜１１２をこの順に堆積等により形成する（図３
５）。
半導体装置の製造方法を工程順に示す断面図である。ま
ず、シリコン基板１０１の素子分離領域に素子分離絶縁
膜（図示しない）を形成した後、ウェルやチャネルドー
プ領域等（図示しない）を形成するためのイオン注入を
行う。その後、シリコン基板１０１の上面上に、シリコ
ン酸化膜１１０、ポリシリコン膜１１１、及びシリコン
酸化膜１１２をこの順に堆積等により形成する（図３
５）。
【０００４】次に、写真製版法により、後にダミーゲー
ト電極が形成される領域の上方のシリコン酸化膜１１２
の上面上にレジスト１１３を形成する（図３６）。次
に、レジスト１１３をマスクとして、シリコン酸化膜１
１２、ポリシリコン膜１１１、及びシリコン酸化膜１１
０をこの順にエッチングすることにより、シリコン基板
１０１の上面を露出する。その後、レジスト１１３を除
去する。これにより、シリコン基板１０１の上面上にゲ
ート酸化膜１０２が選択的に形成されるとともに、ポリ
シリコン膜１０３及びシリコン酸化膜１１４がこの順に
積層された積層構造を有するダミーゲート電極がゲート
酸化膜１０２上に形成される。その後、ダミーゲート電
極をマスクとして、シリコン基板１０１の上面内にイオ
ン１１５を注入することにより、エクステンション領域
１１６を形成する（図３７）。
ト電極が形成される領域の上方のシリコン酸化膜１１２
の上面上にレジスト１１３を形成する（図３６）。次
に、レジスト１１３をマスクとして、シリコン酸化膜１
１２、ポリシリコン膜１１１、及びシリコン酸化膜１１
０をこの順にエッチングすることにより、シリコン基板
１０１の上面を露出する。その後、レジスト１１３を除
去する。これにより、シリコン基板１０１の上面上にゲ
ート酸化膜１０２が選択的に形成されるとともに、ポリ
シリコン膜１０３及びシリコン酸化膜１１４がこの順に
積層された積層構造を有するダミーゲート電極がゲート
酸化膜１０２上に形成される。その後、ダミーゲート電
極をマスクとして、シリコン基板１０１の上面内にイオ
ン１１５を注入することにより、エクステンション領域
１１６を形成する（図３７）。
【０００５】次に、シリコン窒化膜を全面に堆積した
後、シリコン基板１０１の上面が露出するまでシリコン
窒化膜をエッチバックすることにより、ダミーゲート電
極の側面上にサイドウォール１０７を形成する。その
後、ダミーゲート電極及びサイドウォール１０７をマス
クとして、シリコン基板１０１の上面内にイオン１１７
を注入することにより、ソース・ドレイン領域１０９を
形成する（図３８）。
後、シリコン基板１０１の上面が露出するまでシリコン
窒化膜をエッチバックすることにより、ダミーゲート電
極の側面上にサイドウォール１０７を形成する。その
後、ダミーゲート電極及びサイドウォール１０７をマス
クとして、シリコン基板１０１の上面内にイオン１１７
を注入することにより、ソース・ドレイン領域１０９を
形成する（図３８）。
【０００６】次に、シリコン窒化膜を全面に堆積した
後、ＣＭＰ法によって、シリコン酸化膜１１４の上面が
露出するまでシリコン窒化膜を研磨することにより、シ
リコン窒化膜１０８を形成する（図３９）。次に、シリ
コン窒化膜１０８をマスクとして、シリコン酸化膜１１
４をエッチングによって除去することにより、ポリシリ
コン膜１０３の上面を露出する（図４０）。次に、バリ
アメタル１１８及び金属膜１１９を全面に堆積する（図
４１）。次に、ＣＭＰ法によって、シリコン窒化膜１０
８の上面が露出するまでバリアメタル１１８及び金属膜
１１９を研磨することにより、図３４に示した構造を得
る。その後、層間絶縁膜や配線等の形成工程を経てデバ
イスが完成する。
後、ＣＭＰ法によって、シリコン酸化膜１１４の上面が
露出するまでシリコン窒化膜を研磨することにより、シ
リコン窒化膜１０８を形成する（図３９）。次に、シリ
コン窒化膜１０８をマスクとして、シリコン酸化膜１１
４をエッチングによって除去することにより、ポリシリ
コン膜１０３の上面を露出する（図４０）。次に、バリ
アメタル１１８及び金属膜１１９を全面に堆積する（図
４１）。次に、ＣＭＰ法によって、シリコン窒化膜１０
８の上面が露出するまでバリアメタル１１８及び金属膜
１１９を研磨することにより、図３４に示した構造を得
る。その後、層間絶縁膜や配線等の形成工程を経てデバ
イスが完成する。
【０００７】
【発明が解決しようとする課題】しかし、このような従
来の半導体装置及びその製造方法には以下のような問題
があった。
来の半導体装置及びその製造方法には以下のような問題
があった。
【０００８】ＭＯＳＦＥＴの動作速度の高速化、あるい
は駆動能力や高周波特性の向上を図るためには、ゲート
長の短縮化及びゲート抵抗の低抵抗化を図ることも重要
な要素の一つである。ゲート長の短縮化は、写真製版法
によって細いレジストパターンを形成することにより達
成できるが、露光限界によって微細パターンの形成にも
限界がある。例えば図３６に示した工程において、長さ
Ｌ１０１のレジスト１１３を形成したとすると、図３４
に示すように、ゲート電極のゲート長Ｌ１００は長さＬ
１０１に等しくなる。即ち、従来の半導体装置及びその
製造方法によると、ゲート長はレジスト１１３を形成す
る際に用いられる写真製版法の露光限界によって規定さ
れ、写真製版法の露光限界未満のゲート長を実現するこ
とは不可能であるという問題がある。
は駆動能力や高周波特性の向上を図るためには、ゲート
長の短縮化及びゲート抵抗の低抵抗化を図ることも重要
な要素の一つである。ゲート長の短縮化は、写真製版法
によって細いレジストパターンを形成することにより達
成できるが、露光限界によって微細パターンの形成にも
限界がある。例えば図３６に示した工程において、長さ
Ｌ１０１のレジスト１１３を形成したとすると、図３４
に示すように、ゲート電極のゲート長Ｌ１００は長さＬ
１０１に等しくなる。即ち、従来の半導体装置及びその
製造方法によると、ゲート長はレジスト１１３を形成す
る際に用いられる写真製版法の露光限界によって規定さ
れ、写真製版法の露光限界未満のゲート長を実現するこ
とは不可能であるという問題がある。
【０００９】一方、図３４に示した従来の半導体装置に
関して、ゲート抵抗の低抵抗化は、ポリシリコン膜１０
３の長さ（ゲート長Ｌ１００に等しい）よりもバリアメ
タル１０４及び金属膜１０５の長さを長くすることによ
って達成できる。しかし、従来の半導体装置の製造方法
によると、バリアメタル１０４及び金属膜１０５の長さ
はゲート長Ｌ１００に等しくなるため、バリアメタル１
０４及び金属膜１０５の長さを長くするためにはゲート
長Ｌ１００自体を長くしなければならず、これではＭＯ
ＳＦＥＴの駆動能力が低下してしまうという問題があ
る。
関して、ゲート抵抗の低抵抗化は、ポリシリコン膜１０
３の長さ（ゲート長Ｌ１００に等しい）よりもバリアメ
タル１０４及び金属膜１０５の長さを長くすることによ
って達成できる。しかし、従来の半導体装置の製造方法
によると、バリアメタル１０４及び金属膜１０５の長さ
はゲート長Ｌ１００に等しくなるため、バリアメタル１
０４及び金属膜１０５の長さを長くするためにはゲート
長Ｌ１００自体を長くしなければならず、これではＭＯ
ＳＦＥＴの駆動能力が低下してしまうという問題があ
る。
【００１０】本発明はこれらの問題を解決するために成
されたものであり、リプレイス法により形成されたゲー
ト構造を有する半導体装置に関して、半導体装置の駆動
能力を低下させることなくゲート長の短縮化を図ること
により、動作速度の高速化及び高周波特性の向上等を実
現し得る半導体装置の製造方法を得ることを目的とする
ものである。
されたものであり、リプレイス法により形成されたゲー
ト構造を有する半導体装置に関して、半導体装置の駆動
能力を低下させることなくゲート長の短縮化を図ること
により、動作速度の高速化及び高周波特性の向上等を実
現し得る半導体装置の製造方法を得ることを目的とする
ものである。
【００１１】
【課題を解決するための手段】この発明のうち請求項１
に記載の半導体装置の製造方法は、（ａ）基板の上面上
に、ゲート絶縁膜及びダミーゲート電極がこの順に積層
された積層構造を選択的に形成する工程と、（ｂ）ダミ
ーゲート電極の下部側面内に第１の絶縁膜を形成する工
程と、（ｃ）基板の上面内に、ゲート絶縁膜の下方の基
板の上面を挟んで対を成すソース・ドレイン領域を形成
する工程と、（ｄ）ソース・ドレイン領域の上方の基板
の上面上に、第２の絶縁膜を、基板の上面からの第１の
絶縁膜の高さよりも厚く、ダミーゲート電極に接して形
成する工程と、（ｅ）工程（ｄ）よりも後に実行され、
第１の絶縁膜を残してダミーゲート電極を除去する工程
と、（ｆ）ゲート絶縁膜と第１及び第２の絶縁膜とによ
って形成される凹部を充填するゲート電極を形成する工
程とを備えるものである。
に記載の半導体装置の製造方法は、（ａ）基板の上面上
に、ゲート絶縁膜及びダミーゲート電極がこの順に積層
された積層構造を選択的に形成する工程と、（ｂ）ダミ
ーゲート電極の下部側面内に第１の絶縁膜を形成する工
程と、（ｃ）基板の上面内に、ゲート絶縁膜の下方の基
板の上面を挟んで対を成すソース・ドレイン領域を形成
する工程と、（ｄ）ソース・ドレイン領域の上方の基板
の上面上に、第２の絶縁膜を、基板の上面からの第１の
絶縁膜の高さよりも厚く、ダミーゲート電極に接して形
成する工程と、（ｅ）工程（ｄ）よりも後に実行され、
第１の絶縁膜を残してダミーゲート電極を除去する工程
と、（ｆ）ゲート絶縁膜と第１及び第２の絶縁膜とによ
って形成される凹部を充填するゲート電極を形成する工
程とを備えるものである。
【００１２】また、この発明のうち請求項２に記載の半
導体装置の製造方法は、請求項１に記載の半導体装置の
製造方法であって、工程（ａ）においては、上部におけ
る熱酸化反応の進行が下部における熱酸化反応の進行よ
りも遅いダミーゲート電極が形成され、工程（ｂ）にお
いて、第１の絶縁膜はダミーゲート電極を熱酸化するこ
とにより形成されることを特徴とするものである。
導体装置の製造方法は、請求項１に記載の半導体装置の
製造方法であって、工程（ａ）においては、上部におけ
る熱酸化反応の進行が下部における熱酸化反応の進行よ
りも遅いダミーゲート電極が形成され、工程（ｂ）にお
いて、第１の絶縁膜はダミーゲート電極を熱酸化するこ
とにより形成されることを特徴とするものである。
【００１３】また、この発明のうち請求項３に記載の半
導体装置の製造方法は、請求項２に記載の半導体装置の
製造方法であって、（ｘ）工程（ａ）と工程（ｂ）との
間に実行され、ダミーゲート電極をマスクとして基板の
上面内に不純物を導入することにより、エクステンショ
ン領域を形成する工程をさらに備えることを特徴とする
ものである。
導体装置の製造方法は、請求項２に記載の半導体装置の
製造方法であって、（ｘ）工程（ａ）と工程（ｂ）との
間に実行され、ダミーゲート電極をマスクとして基板の
上面内に不純物を導入することにより、エクステンショ
ン領域を形成する工程をさらに備えることを特徴とする
ものである。
【００１４】また、この発明のうち請求項４に記載の半
導体装置の製造方法は、請求項２に記載の半導体装置の
製造方法であって、工程（ａ）においては、酸化抑制効
果を有する不純物が上部のみに導入されたダミーゲート
電極が形成されることを特徴とするものである。
導体装置の製造方法は、請求項２に記載の半導体装置の
製造方法であって、工程（ａ）においては、酸化抑制効
果を有する不純物が上部のみに導入されたダミーゲート
電極が形成されることを特徴とするものである。
【００１５】また、この発明のうち請求項５に記載の半
導体装置の製造方法は、請求項２に記載の半導体装置の
製造方法であって、工程（ａ）においては、酸化促進効
果を有する不純物が下部のみに導入されたダミーゲート
電極が形成されることを特徴とするものである。
導体装置の製造方法は、請求項２に記載の半導体装置の
製造方法であって、工程（ａ）においては、酸化促進効
果を有する不純物が下部のみに導入されたダミーゲート
電極が形成されることを特徴とするものである。
【００１６】また、この発明のうち請求項６に記載の半
導体装置の製造方法は、請求項２に記載の半導体装置の
製造方法であって、工程（ａ）においては、熱酸化され
る第１の材質から成る下部と、熱酸化されない第２の材
質から成る上部とを有するダミーゲート電極が形成され
ることを特徴とするものである。
導体装置の製造方法は、請求項２に記載の半導体装置の
製造方法であって、工程（ａ）においては、熱酸化され
る第１の材質から成る下部と、熱酸化されない第２の材
質から成る上部とを有するダミーゲート電極が形成され
ることを特徴とするものである。
【００１７】また、この発明のうち請求項７に記載の半
導体装置の製造方法は、請求項６に記載の半導体装置の
製造方法であって、工程（ａ）は、（ａ−１）第１の材
質であるポリシリコン膜と、第２の材質であるシリコン
酸化膜とをこの順に全面に形成する工程と、（ａ−２）
ダミーゲート電極の形成予定領域以外のシリコン酸化膜
をエッチングにより除去する工程と、（ａ−３）工程
（ａ−２）よりも後に実行され、シリコン酸化膜をマス
クとしてポリシリコン膜をエッチングにより除去する工
程とを有することを特徴とするものである。
導体装置の製造方法は、請求項６に記載の半導体装置の
製造方法であって、工程（ａ）は、（ａ−１）第１の材
質であるポリシリコン膜と、第２の材質であるシリコン
酸化膜とをこの順に全面に形成する工程と、（ａ−２）
ダミーゲート電極の形成予定領域以外のシリコン酸化膜
をエッチングにより除去する工程と、（ａ−３）工程
（ａ−２）よりも後に実行され、シリコン酸化膜をマス
クとしてポリシリコン膜をエッチングにより除去する工
程とを有することを特徴とするものである。
【００１８】また、この発明のうち請求項８に記載の半
導体装置の製造方法は、（ａ）基板の上面内に互いに離
れて形成された一対のソース・ドレイン領域と、ソース
・ドレイン領域の挟む領域の上方が開口されつつ基板の
上面上に形成されたマスクとを有する構造を準備する工
程と、（ｂ）マスクを介して基板内に不純物を導入する
工程とを備えるものである。
導体装置の製造方法は、（ａ）基板の上面内に互いに離
れて形成された一対のソース・ドレイン領域と、ソース
・ドレイン領域の挟む領域の上方が開口されつつ基板の
上面上に形成されたマスクとを有する構造を準備する工
程と、（ｂ）マスクを介して基板内に不純物を導入する
工程とを備えるものである。
【００１９】また、この発明のうち請求項９に記載の半
導体装置の製造方法は、請求項８に記載の半導体装置の
製造方法であって、工程（ｂ）において、不純物は、基
板の上面の法線に対して傾いたイオン注入により基板内
に導入されることを特徴とするものである。
導体装置の製造方法は、請求項８に記載の半導体装置の
製造方法であって、工程（ｂ）において、不純物は、基
板の上面の法線に対して傾いたイオン注入により基板内
に導入されることを特徴とするものである。
【００２０】また、この発明のうち請求項１０に記載の
半導体装置の製造方法は、請求項９に記載の半導体装置
の製造方法であって、工程（ａ）は、（ａ−１）基板の
上面上にダミーゲート構造を選択的に形成する工程と、
（ａ−２）ダミーゲート構造が形成されていない部分の
基板の上面内にソース・ドレイン領域を形成する工程
と、（ａ−３）マスクとして機能する絶縁膜を、ソース
・ドレイン領域の上方の基板の上面上に、ダミーゲート
構造に接して形成する工程と、（ａ−４）工程（ａ−
３）よりも後に実行され、ダミーゲート構造を除去する
工程とを有し、（ｃ）工程（ｂ）よりも後に実行され、
マスクの開口を充填するゲート構造を形成する工程をさ
らに備えることを特徴とするものである。
半導体装置の製造方法は、請求項９に記載の半導体装置
の製造方法であって、工程（ａ）は、（ａ−１）基板の
上面上にダミーゲート構造を選択的に形成する工程と、
（ａ−２）ダミーゲート構造が形成されていない部分の
基板の上面内にソース・ドレイン領域を形成する工程
と、（ａ−３）マスクとして機能する絶縁膜を、ソース
・ドレイン領域の上方の基板の上面上に、ダミーゲート
構造に接して形成する工程と、（ａ−４）工程（ａ−
３）よりも後に実行され、ダミーゲート構造を除去する
工程とを有し、（ｃ）工程（ｂ）よりも後に実行され、
マスクの開口を充填するゲート構造を形成する工程をさ
らに備えることを特徴とするものである。
【００２１】
【発明の実施の形態】実施の形態１．図１は、本発明の
実施の形態１に係る半導体装置の構造を示す断面図であ
る。図１に示すように本実施の形態１に係る半導体装置
は、シリコン基板１と、シリコン基板１の上面内に形成
されて素子形成領域を挟む素子分離絶縁膜９と、素子形
成領域におけるシリコン基板１の上面内に対を成して離
れて形成され、それらの間にチャネル領域２を規定する
ソース・ドレイン領域３と、ソース・ドレイン領域３の
上方のシリコン基板１の上面上に形成され、対を成すシ
リコン酸化膜４と、チャネル領域２の上方のシリコン基
板１の上面とシリコン酸化膜４の側面とによって形成さ
れる第１の凹部内に形成されたゲート構造８とを備えて
いる。そしてゲート構造８は、シリコン基板１の上面上
に形成されたゲート酸化膜５、シリコン酸化膜４の下部
側面上に形成されたシリコン酸化膜６及び、シリコン酸
化膜６が形成されていない部分のシリコン酸化膜４の上
部側面とシリコン酸化膜６とゲート酸化膜５とによって
囲まれる第２の凹部を充填し、ゲート電極として機能す
る金属膜７を有している。
実施の形態１に係る半導体装置の構造を示す断面図であ
る。図１に示すように本実施の形態１に係る半導体装置
は、シリコン基板１と、シリコン基板１の上面内に形成
されて素子形成領域を挟む素子分離絶縁膜９と、素子形
成領域におけるシリコン基板１の上面内に対を成して離
れて形成され、それらの間にチャネル領域２を規定する
ソース・ドレイン領域３と、ソース・ドレイン領域３の
上方のシリコン基板１の上面上に形成され、対を成すシ
リコン酸化膜４と、チャネル領域２の上方のシリコン基
板１の上面とシリコン酸化膜４の側面とによって形成さ
れる第１の凹部内に形成されたゲート構造８とを備えて
いる。そしてゲート構造８は、シリコン基板１の上面上
に形成されたゲート酸化膜５、シリコン酸化膜４の下部
側面上に形成されたシリコン酸化膜６及び、シリコン酸
化膜６が形成されていない部分のシリコン酸化膜４の上
部側面とシリコン酸化膜６とゲート酸化膜５とによって
囲まれる第２の凹部を充填し、ゲート電極として機能す
る金属膜７を有している。
【００２２】図２〜図１１は、本発明の実施の形態１に
係る半導体装置の製造方法を工程順に示す断面図であ
る。まず、シリコン基板１の上面内に素子形成領域を規
定する素子分離絶縁膜９を形成した後、イオン注入法に
より、シリコン基板１の上面内にウェルやチャネルドー
プ領域（図示しない）を形成する。その後、シリコン基
板１の上面上に、シリコン酸化膜１０及びポリシリコン
膜１１をこの順に堆積等により形成する（図２）。
係る半導体装置の製造方法を工程順に示す断面図であ
る。まず、シリコン基板１の上面内に素子形成領域を規
定する素子分離絶縁膜９を形成した後、イオン注入法に
より、シリコン基板１の上面内にウェルやチャネルドー
プ領域（図示しない）を形成する。その後、シリコン基
板１の上面上に、シリコン酸化膜１０及びポリシリコン
膜１１をこの順に堆積等により形成する（図２）。
【００２３】次に、イオン注入法により、酸化抑制効果
を有するイオン１２をポリシリコン膜１１の上面内に導
入することにより、ポリシリコン膜１１の上部内にイオ
ン注入層１３を形成する（図３）。ここで、酸化抑制効
果を有するイオン１２としては、例えば窒素イオン等を
採用することができる。また、イオン１２がポリシリコ
ン膜１１の上面内に導入されるようにするためには、イ
オン１２の注入エネルギーを適切に調整すればよい。
を有するイオン１２をポリシリコン膜１１の上面内に導
入することにより、ポリシリコン膜１１の上部内にイオ
ン注入層１３を形成する（図３）。ここで、酸化抑制効
果を有するイオン１２としては、例えば窒素イオン等を
採用することができる。また、イオン１２がポリシリコ
ン膜１１の上面内に導入されるようにするためには、イ
オン１２の注入エネルギーを適切に調整すればよい。
【００２４】次に、ＣＶＤ法によりシリコン酸化膜を全
面に形成した後、写真製版法により、後にダミーゲート
電極が形成される領域の上方のシリコン酸化膜の上面上
にレジストを形成する。その後、レジストをマスクとし
てシリコン酸化膜をエッチングすることにより、シリコ
ン酸化膜８０を形成する。その後、レジストを除去する
（図４）。
面に形成した後、写真製版法により、後にダミーゲート
電極が形成される領域の上方のシリコン酸化膜の上面上
にレジストを形成する。その後、レジストをマスクとし
てシリコン酸化膜をエッチングすることにより、シリコ
ン酸化膜８０を形成する。その後、レジストを除去する
（図４）。
【００２５】次に、シリコン酸化膜８０をマスクとし
て、イオン注入層１３及びポリシリコン膜１１をこの順
にエッチングすることにより、シリコン酸化膜１０の上
面を露出する。これにより、シリコン基板１の上面上
に、シリコン酸化膜８０の下方に位置するシリコン酸化
膜１０としてゲート酸化膜５が形成されるとともに、上
部にイオン注入層１４を有するポリシリコン膜１５から
成るダミーゲート電極１６がゲート酸化膜５上に形成さ
れる（図５）。
て、イオン注入層１３及びポリシリコン膜１１をこの順
にエッチングすることにより、シリコン酸化膜１０の上
面を露出する。これにより、シリコン基板１の上面上
に、シリコン酸化膜８０の下方に位置するシリコン酸化
膜１０としてゲート酸化膜５が形成されるとともに、上
部にイオン注入層１４を有するポリシリコン膜１５から
成るダミーゲート電極１６がゲート酸化膜５上に形成さ
れる（図５）。
【００２６】次に、シリコン酸化膜８０をマスクとして
シリコン基板１の上面内にイオン１７を注入することに
より、エクステンション領域１８を形成する（図６）。
次に、ダミーゲート電極１６を熱酸化する。このとき、
ダミーゲート電極１６の上部にはイオン注入層１４が形
成されており、この部分は熱酸化反応の進行が抑制され
る。その結果、熱酸化反応はダミーゲート電極１６の下
部において多く進行し、ダミーゲート電極１６の下部側
面内にシリコン酸化膜６が形成される。このとき、酸化
量を調整することにより、シリコン酸化膜６の幅、ひい
てはゲート長を任意に設定することができる。例えば、
図５に示した工程においてゲート長が０．２μｍのダミ
ーゲート電極１６を形成した場合に、これよりも微細な
０．１５μｍのゲート長を得るためには、０．２−０．
１５＝０．０５μｍだけゲート長を縮小する必要があ
る。この場合は、ダミーゲート電極１６の下部側面内に
形成されるシリコン酸化膜６の幅が０．０２５μｍとな
るように酸化量を調整すればよい。また、この工程によ
って、エクステンション領域１８内に導入されていた不
純物が熱拡散し、エクステンション領域１８はエクステ
ンション拡散領域１９となる。エクステンション拡散領
域１９に挟まれたシリコン基板１の上面内は、チャネル
領域２として規定される（図７）。
シリコン基板１の上面内にイオン１７を注入することに
より、エクステンション領域１８を形成する（図６）。
次に、ダミーゲート電極１６を熱酸化する。このとき、
ダミーゲート電極１６の上部にはイオン注入層１４が形
成されており、この部分は熱酸化反応の進行が抑制され
る。その結果、熱酸化反応はダミーゲート電極１６の下
部において多く進行し、ダミーゲート電極１６の下部側
面内にシリコン酸化膜６が形成される。このとき、酸化
量を調整することにより、シリコン酸化膜６の幅、ひい
てはゲート長を任意に設定することができる。例えば、
図５に示した工程においてゲート長が０．２μｍのダミ
ーゲート電極１６を形成した場合に、これよりも微細な
０．１５μｍのゲート長を得るためには、０．２−０．
１５＝０．０５μｍだけゲート長を縮小する必要があ
る。この場合は、ダミーゲート電極１６の下部側面内に
形成されるシリコン酸化膜６の幅が０．０２５μｍとな
るように酸化量を調整すればよい。また、この工程によ
って、エクステンション領域１８内に導入されていた不
純物が熱拡散し、エクステンション領域１８はエクステ
ンション拡散領域１９となる。エクステンション拡散領
域１９に挟まれたシリコン基板１の上面内は、チャネル
領域２として規定される（図７）。
【００２７】次に、シリコン酸化膜８０をマスクとし
て、シリコン基板１の上面内にエクステンション拡散領
域１９よりも深くイオン２０を注入することにより、ソ
ース・ドレイン領域３を形成する（図８）。次に、シリ
コン酸化膜をダミーゲート電極１６以上の厚さで全面に
堆積した後、ＣＭＰ法によって、堆積したシリコン酸化
膜及びシリコン酸化膜８０をダミーゲート電極１６の上
面が露出するまで研磨することにより、シリコン酸化膜
４を形成する。ソース・ドレイン領域３の上方のシリコ
ン基板１の上面上に形成されていたシリコン酸化膜１０
は、シリコン酸化膜４の一部となる（図９）。
て、シリコン基板１の上面内にエクステンション拡散領
域１９よりも深くイオン２０を注入することにより、ソ
ース・ドレイン領域３を形成する（図８）。次に、シリ
コン酸化膜をダミーゲート電極１６以上の厚さで全面に
堆積した後、ＣＭＰ法によって、堆積したシリコン酸化
膜及びシリコン酸化膜８０をダミーゲート電極１６の上
面が露出するまで研磨することにより、シリコン酸化膜
４を形成する。ソース・ドレイン領域３の上方のシリコ
ン基板１の上面上に形成されていたシリコン酸化膜１０
は、シリコン酸化膜４の一部となる（図９）。
【００２８】次に、シリコン酸化膜に対する選択比が大
きい条件下でポリシリコンのエッチングを行う。これに
より、シリコン酸化膜６を残してダミーゲート電極１６
は除去され、シリコン酸化膜４の上部側面とシリコン酸
化膜６とゲート酸化膜５とによって囲まれる凹部２１が
形成される（図１０）。但し、図８に示した構造に対す
るシリコン酸化膜の全面堆積がシリコン酸化膜６の高さ
よりも厚くなされれば、凹部２１は形成可能である。
きい条件下でポリシリコンのエッチングを行う。これに
より、シリコン酸化膜６を残してダミーゲート電極１６
は除去され、シリコン酸化膜４の上部側面とシリコン酸
化膜６とゲート酸化膜５とによって囲まれる凹部２１が
形成される（図１０）。但し、図８に示した構造に対す
るシリコン酸化膜の全面堆積がシリコン酸化膜６の高さ
よりも厚くなされれば、凹部２１は形成可能である。
【００２９】次に、凹部２１内を充填するように金属膜
７を全面に堆積した後、ＣＭＰ法によって、シリコン酸
化膜４の上面が露出するまで金属膜７を研磨することに
より、図１に示した構造を得る。このとき、金属膜７の
下地としてバリアメタルを形成してもよい。また、図１
０に示した工程においてダミーゲート電極１６を全て除
去するのではなく、イオン注入層１４のみ除去し、シリ
コン酸化膜４の上部側面とポリシリコン膜１５の上面と
によって囲まれる凹部を充填するように、バリアメタル
２２及び金属膜２３を形成してもよい（図１１）。その
後、層間絶縁膜や配線等の形成工程を経てデバイスが完
成する。
７を全面に堆積した後、ＣＭＰ法によって、シリコン酸
化膜４の上面が露出するまで金属膜７を研磨することに
より、図１に示した構造を得る。このとき、金属膜７の
下地としてバリアメタルを形成してもよい。また、図１
０に示した工程においてダミーゲート電極１６を全て除
去するのではなく、イオン注入層１４のみ除去し、シリ
コン酸化膜４の上部側面とポリシリコン膜１５の上面と
によって囲まれる凹部を充填するように、バリアメタル
２２及び金属膜２３を形成してもよい（図１１）。その
後、層間絶縁膜や配線等の形成工程を経てデバイスが完
成する。
【００３０】このように本実施の形態１に係る半導体装
置の製造方法によれば、ゲート電極として機能する金属
膜７の下部における長さＬ２（ゲート長）が、上部にお
ける長さＬ１よりも短い。従って、写真製版法で実現可
能な露光限界が長さＬ１である場合に、写真製版法の露
光限界未満のゲート長を実現することができ、その結
果、ＭＯＳＦＥＴの駆動能力を低下させることなく、動
作速度の高速化及び高周波特性の向上等を図ることがで
きる。
置の製造方法によれば、ゲート電極として機能する金属
膜７の下部における長さＬ２（ゲート長）が、上部にお
ける長さＬ１よりも短い。従って、写真製版法で実現可
能な露光限界が長さＬ１である場合に、写真製版法の露
光限界未満のゲート長を実現することができ、その結
果、ＭＯＳＦＥＴの駆動能力を低下させることなく、動
作速度の高速化及び高周波特性の向上等を図ることがで
きる。
【００３１】実施の形態２．図１２〜図１５は、本発明
の実施の形態２に係る半導体装置の製造方法を工程順に
示す断面図である。まず、上記実施の形態１と同様の方
法により、図２に示した構造と同様の構造を得る。次
に、イオン注入法により、酸化促進効果を有するイオン
３０をポリシリコン膜１１の下面内に導入することによ
り、ポリシリコン膜１１の下部内にイオン注入層３１を
形成する（図１２）。ここで、酸化促進効果を有するイ
オン３０としては、例えば酸素イオンやアルゴンイオン
等を採用することができる。また、イオン３０がポリシ
リコン膜１１の下面内に導入されるようにするために
は、イオン３０の注入エネルギーを適切に調整すればよ
い。
の実施の形態２に係る半導体装置の製造方法を工程順に
示す断面図である。まず、上記実施の形態１と同様の方
法により、図２に示した構造と同様の構造を得る。次
に、イオン注入法により、酸化促進効果を有するイオン
３０をポリシリコン膜１１の下面内に導入することによ
り、ポリシリコン膜１１の下部内にイオン注入層３１を
形成する（図１２）。ここで、酸化促進効果を有するイ
オン３０としては、例えば酸素イオンやアルゴンイオン
等を採用することができる。また、イオン３０がポリシ
リコン膜１１の下面内に導入されるようにするために
は、イオン３０の注入エネルギーを適切に調整すればよ
い。
【００３２】次に、上記実施の形態１と同様の方法によ
り、後にダミーゲート電極が形成される領域の上方のポ
リシリコン膜１１の上面上にシリコン酸化膜８０を形成
した後、シリコン酸化膜８０をマスクとして、ポリシリ
コン膜１１及びイオン注入層３１をこの順にエッチング
することにより、シリコン酸化膜１０の上面を露出す
る。これにより、シリコン基板１の上面上にゲート酸化
膜５が選択的に形成されるとともに、下部にイオン注入
層３３を有するポリシリコン膜３２から成るダミーゲー
ト電極３４がゲート酸化膜５上に形成される（図１
３）。
り、後にダミーゲート電極が形成される領域の上方のポ
リシリコン膜１１の上面上にシリコン酸化膜８０を形成
した後、シリコン酸化膜８０をマスクとして、ポリシリ
コン膜１１及びイオン注入層３１をこの順にエッチング
することにより、シリコン酸化膜１０の上面を露出す
る。これにより、シリコン基板１の上面上にゲート酸化
膜５が選択的に形成されるとともに、下部にイオン注入
層３３を有するポリシリコン膜３２から成るダミーゲー
ト電極３４がゲート酸化膜５上に形成される（図１
３）。
【００３３】次に、上記実施の形態１と同様の方法によ
りシリコン基板１の上面内にエクステンション領域１８
を形成した後、ダミーゲート電極３４を熱酸化する。こ
のとき、ダミーゲート電極３４の下部にはイオン注入層
３３が形成されており、この部分は熱酸化反応の進行が
促進される。その結果、熱酸化反応はダミーゲート電極
３４の下部において多く進行し、ダミーゲート電極３４
の下部側面内にシリコン酸化膜６が形成される。また、
この工程によって、エクステンション領域１８内に導入
されていた不純物が熱拡散し、エクステンション領域１
８はエクステンション拡散領域３５となる。エクステン
ション拡散領域３５に挟まれたシリコン基板１の上面内
は、チャネル領域２として規定される（図１４）。
りシリコン基板１の上面内にエクステンション領域１８
を形成した後、ダミーゲート電極３４を熱酸化する。こ
のとき、ダミーゲート電極３４の下部にはイオン注入層
３３が形成されており、この部分は熱酸化反応の進行が
促進される。その結果、熱酸化反応はダミーゲート電極
３４の下部において多く進行し、ダミーゲート電極３４
の下部側面内にシリコン酸化膜６が形成される。また、
この工程によって、エクステンション領域１８内に導入
されていた不純物が熱拡散し、エクステンション領域１
８はエクステンション拡散領域３５となる。エクステン
ション拡散領域３５に挟まれたシリコン基板１の上面内
は、チャネル領域２として規定される（図１４）。
【００３４】次に、上記実施の形態１と同様の方法によ
り、シリコン基板１の上面内にソース・ドレイン領域３
６を形成した後、シリコン基板１の上面上にシリコン酸
化膜４を形成する。その後、シリコン酸化膜に対する選
択比が大きい条件下でポリシリコンのエッチングを行う
ことにより、シリコン酸化膜６を残してダミーゲート電
極３４を除去する。その後、シリコン酸化膜４の上部側
面とシリコン酸化膜６とゲート酸化膜５とによって囲ま
れる凹部を金属膜７によって充填する（図１５）。その
後、層間絶縁膜や配線等の形成工程を経てデバイスが完
成する。
り、シリコン基板１の上面内にソース・ドレイン領域３
６を形成した後、シリコン基板１の上面上にシリコン酸
化膜４を形成する。その後、シリコン酸化膜に対する選
択比が大きい条件下でポリシリコンのエッチングを行う
ことにより、シリコン酸化膜６を残してダミーゲート電
極３４を除去する。その後、シリコン酸化膜４の上部側
面とシリコン酸化膜６とゲート酸化膜５とによって囲ま
れる凹部を金属膜７によって充填する（図１５）。その
後、層間絶縁膜や配線等の形成工程を経てデバイスが完
成する。
【００３５】このように本実施の形態２に係る半導体装
置の製造方法によれば、上記実施の形態１に係る半導体
装置の製造方法により得られる効果と同様の効果が得ら
れることに加えて、以下の効果が得られる。即ち、シリ
コン酸化膜６を形成する際に実効的な酸化処理時間を短
縮することができるため、エクステンション領域１８内
に導入されていた不純物が過剰に熱拡散されることを防
止することができる。
置の製造方法によれば、上記実施の形態１に係る半導体
装置の製造方法により得られる効果と同様の効果が得ら
れることに加えて、以下の効果が得られる。即ち、シリ
コン酸化膜６を形成する際に実効的な酸化処理時間を短
縮することができるため、エクステンション領域１８内
に導入されていた不純物が過剰に熱拡散されることを防
止することができる。
【００３６】実施の形態３．図１６〜図１９は、本発明
の実施の形態３に係る半導体装置の製造方法を工程順に
示す断面図である。まず、シリコン基板１の上面内に素
子分離絶縁膜９を形成した後、イオン注入法により、シ
リコン基板１の上面内にウェルやチャネルドープ領域
（図示しない）を形成する。その後、シリコン基板１の
上面上に、シリコン酸化膜１０、ポリシリコン膜４０、
及びシリコン窒化膜４１をこの順に堆積等により形成す
る（図１６）。
の実施の形態３に係る半導体装置の製造方法を工程順に
示す断面図である。まず、シリコン基板１の上面内に素
子分離絶縁膜９を形成した後、イオン注入法により、シ
リコン基板１の上面内にウェルやチャネルドープ領域
（図示しない）を形成する。その後、シリコン基板１の
上面上に、シリコン酸化膜１０、ポリシリコン膜４０、
及びシリコン窒化膜４１をこの順に堆積等により形成す
る（図１６）。
【００３７】次に、写真製版法により、後にダミーゲー
ト電極が形成される領域の上方のシリコン窒化膜４１の
上面上にレジスト９０を形成する（図１７）。次に、レ
ジスト９０をマスクとして、シリコン窒化膜４１及びポ
リシリコン膜４０をこの順に連続的にエッチングするこ
とにより、シリコン酸化膜１０の上面を露出する。これ
により、シリコン基板１の上面上にゲート酸化膜５が選
択的に形成されるとともに、ポリシリコン膜４２及びシ
リコン窒化膜４３がこの順に積層された積層構造を有す
るダミーゲート電極４４がゲート酸化膜５上に形成され
る（図１８）。
ト電極が形成される領域の上方のシリコン窒化膜４１の
上面上にレジスト９０を形成する（図１７）。次に、レ
ジスト９０をマスクとして、シリコン窒化膜４１及びポ
リシリコン膜４０をこの順に連続的にエッチングするこ
とにより、シリコン酸化膜１０の上面を露出する。これ
により、シリコン基板１の上面上にゲート酸化膜５が選
択的に形成されるとともに、ポリシリコン膜４２及びシ
リコン窒化膜４３がこの順に積層された積層構造を有す
るダミーゲート電極４４がゲート酸化膜５上に形成され
る（図１８）。
【００３８】次に、レジスト９０を除去した後、上記実
施の形態１と同様の方法により、シリコン基板１の上面
内にエクステンション領域１８を形成する。その後、ダ
ミーゲート電極４４を熱酸化する。このとき、ダミーゲ
ート電極４４の上部はシリコン窒化膜４３によって構成
されており、下部に対して上部はほとんど熱酸化されな
い。その結果、実質的にダミーゲート電極４４の下部の
ポリシリコン膜４２のみが熱酸化され、ダミーゲート電
極４４の下部側面内にシリコン酸化膜６が形成される。
また、この工程によって、エクステンション領域１８内
に導入されていた不純物が熱拡散し、エクステンション
領域１８はエクステンション拡散領域１９となる。エク
ステンション拡散領域１９に挟まれたシリコン基板１の
上面内は、チャネル領域２として規定される（図１
９）。
施の形態１と同様の方法により、シリコン基板１の上面
内にエクステンション領域１８を形成する。その後、ダ
ミーゲート電極４４を熱酸化する。このとき、ダミーゲ
ート電極４４の上部はシリコン窒化膜４３によって構成
されており、下部に対して上部はほとんど熱酸化されな
い。その結果、実質的にダミーゲート電極４４の下部の
ポリシリコン膜４２のみが熱酸化され、ダミーゲート電
極４４の下部側面内にシリコン酸化膜６が形成される。
また、この工程によって、エクステンション領域１８内
に導入されていた不純物が熱拡散し、エクステンション
領域１８はエクステンション拡散領域１９となる。エク
ステンション拡散領域１９に挟まれたシリコン基板１の
上面内は、チャネル領域２として規定される（図１
９）。
【００３９】次に、上記実施の形態１と同様の方法によ
り、シリコン基板１の上面内にソース・ドレイン領域３
を形成した後、シリコン基板１の上面上にシリコン酸化
膜４を形成する。その後、シリコン酸化膜６を残してダ
ミーゲート電極４４を除去した後、シリコン酸化膜４の
上部側面とシリコン酸化膜６とゲート酸化膜５とによっ
て囲まれる凹部を金属膜７によって充填することによ
り、図１に示した構造と同様の構造を得る。その後、層
間絶縁膜や配線等の形成工程を経てデバイスが完成す
る。
り、シリコン基板１の上面内にソース・ドレイン領域３
を形成した後、シリコン基板１の上面上にシリコン酸化
膜４を形成する。その後、シリコン酸化膜６を残してダ
ミーゲート電極４４を除去した後、シリコン酸化膜４の
上部側面とシリコン酸化膜６とゲート酸化膜５とによっ
て囲まれる凹部を金属膜７によって充填することによ
り、図１に示した構造と同様の構造を得る。その後、層
間絶縁膜や配線等の形成工程を経てデバイスが完成す
る。
【００４０】このように本実施の形態３に係る半導体装
置の製造方法によれば、上記実施の形態１に係る半導体
装置の製造方法により得られる効果と同様の効果が得ら
れることに加えて、以下の効果が得られる。即ち、図１
９に示した工程において、シリコン窒化膜４３は、上記
実施の形態１，２におけるダミーゲート電極１６，３４
の上部よりも熱酸化されない。このため、金属膜７から
成るゲート電極の上部におけるゲート長を、シリコン窒
化膜４３の長さとしてより正確かつ容易に設定すること
ができる。また、ゲート電極の上部における膜厚を、シ
リコン窒化膜４３の膜厚としてより正確かつ容易に設定
することができる。その結果、上記実施の形態１，２に
係る半導体装置及びその製造方法と比較すると、ゲート
抵抗の抵抗値を正確かつ容易に設定することができる。
置の製造方法によれば、上記実施の形態１に係る半導体
装置の製造方法により得られる効果と同様の効果が得ら
れることに加えて、以下の効果が得られる。即ち、図１
９に示した工程において、シリコン窒化膜４３は、上記
実施の形態１，２におけるダミーゲート電極１６，３４
の上部よりも熱酸化されない。このため、金属膜７から
成るゲート電極の上部におけるゲート長を、シリコン窒
化膜４３の長さとしてより正確かつ容易に設定すること
ができる。また、ゲート電極の上部における膜厚を、シ
リコン窒化膜４３の膜厚としてより正確かつ容易に設定
することができる。その結果、上記実施の形態１，２に
係る半導体装置及びその製造方法と比較すると、ゲート
抵抗の抵抗値を正確かつ容易に設定することができる。
【００４１】また、図１８に示した工程において、シリ
コン窒化膜４１上に選択的に形成したレジスト９０をマ
スクとして、シリコン窒化膜４１及びポリシリコン膜４
０を連続的にエッチングする。このため、後述する実施
の形態３の変形例に係る半導体装置の製造方法、あるい
は後述する実施の形態４に係る半導体装置の製造方法の
ように、ポリシリコン膜上にシリコン酸化膜あるいはシ
リコン窒化膜を選択的に形成し、そのシリコン酸化膜あ
るいはシリコン窒化膜をマスクとしてポリシリコン膜を
エッチングする場合と比較すると、製造工程の簡略化を
図ることもできる。
コン窒化膜４１上に選択的に形成したレジスト９０をマ
スクとして、シリコン窒化膜４１及びポリシリコン膜４
０を連続的にエッチングする。このため、後述する実施
の形態３の変形例に係る半導体装置の製造方法、あるい
は後述する実施の形態４に係る半導体装置の製造方法の
ように、ポリシリコン膜上にシリコン酸化膜あるいはシ
リコン窒化膜を選択的に形成し、そのシリコン酸化膜あ
るいはシリコン窒化膜をマスクとしてポリシリコン膜を
エッチングする場合と比較すると、製造工程の簡略化を
図ることもできる。
【００４２】図２０，２１は、本発明の実施の形態３の
変形例に係る半導体装置の製造方法を工程順に示す断面
図である。図１８に示した工程では、レジスト９０をマ
スクとして、シリコン窒化膜４１及びポリシリコン膜４
０を連続してエッチングした。この工程の代わりに以下
の工程を実行してもよい。まず、レジスト９０をマスク
としてシリコン窒化膜４１をエッチングすることによ
り、ポリシリコン膜４０の上面を露出する（図２０）。
次に、レジスト９０を除去した後、シリコン窒化膜４３
をマスクとしてポリシリコン膜４０をエッチングするこ
とにより、シリコン酸化膜１０の上面を露出する（図２
１）。このように本実施の形態３の変形例に係る半導体
装置の製造方法によれば、ダミーゲート電極４４を形成
するにあたり、シリコン窒化膜４１及びポリシリコン膜
４０を連続してエッチングするのではなく、各膜を別工
程において個別にエッチングする。従って、シリコン窒
化膜４１及びポリシリコン膜４０を連続してエッチング
する場合と比較すると、各工程におけるエッチング量が
少なくてすむため、エッチングの制御が容易となる。
変形例に係る半導体装置の製造方法を工程順に示す断面
図である。図１８に示した工程では、レジスト９０をマ
スクとして、シリコン窒化膜４１及びポリシリコン膜４
０を連続してエッチングした。この工程の代わりに以下
の工程を実行してもよい。まず、レジスト９０をマスク
としてシリコン窒化膜４１をエッチングすることによ
り、ポリシリコン膜４０の上面を露出する（図２０）。
次に、レジスト９０を除去した後、シリコン窒化膜４３
をマスクとしてポリシリコン膜４０をエッチングするこ
とにより、シリコン酸化膜１０の上面を露出する（図２
１）。このように本実施の形態３の変形例に係る半導体
装置の製造方法によれば、ダミーゲート電極４４を形成
するにあたり、シリコン窒化膜４１及びポリシリコン膜
４０を連続してエッチングするのではなく、各膜を別工
程において個別にエッチングする。従って、シリコン窒
化膜４１及びポリシリコン膜４０を連続してエッチング
する場合と比較すると、各工程におけるエッチング量が
少なくてすむため、エッチングの制御が容易となる。
【００４３】実施の形態４．図２２〜図２５は、本発明
の実施の形態４に係る半導体装置の製造方法を工程順に
示す断面図である。まず、シリコン基板１の上面内に素
子分離絶縁膜９を形成した後、イオン注入法により、シ
リコン基板１の上面内にウェルやチャネルドープ領域
（図示しない）を形成する。その後、シリコン基板１の
上面上に、シリコン酸化膜１０、ポリシリコン膜４０、
及びシリコン酸化膜５０をこの順に堆積等により形成す
る。その後、写真製版法により、後にダミーゲート電極
が形成される領域の上方のシリコン酸化膜５０の上面上
にレジスト９０を形成する（図２２）。次に、レジスト
９０をマスクとしてシリコン酸化膜５０をエッチングす
ることにより、ポリシリコン膜４０の上面を露出する。
これにより、エッチングされなかったシリコン酸化膜５
０として、シリコン酸化膜５１が残る（図２３）。
の実施の形態４に係る半導体装置の製造方法を工程順に
示す断面図である。まず、シリコン基板１の上面内に素
子分離絶縁膜９を形成した後、イオン注入法により、シ
リコン基板１の上面内にウェルやチャネルドープ領域
（図示しない）を形成する。その後、シリコン基板１の
上面上に、シリコン酸化膜１０、ポリシリコン膜４０、
及びシリコン酸化膜５０をこの順に堆積等により形成す
る。その後、写真製版法により、後にダミーゲート電極
が形成される領域の上方のシリコン酸化膜５０の上面上
にレジスト９０を形成する（図２２）。次に、レジスト
９０をマスクとしてシリコン酸化膜５０をエッチングす
ることにより、ポリシリコン膜４０の上面を露出する。
これにより、エッチングされなかったシリコン酸化膜５
０として、シリコン酸化膜５１が残る（図２３）。
【００４４】次に、レジスト９０を除去した後、シリコ
ン酸化膜５１をマスクとしてポリシリコン膜４０をエッ
チングすることにより、シリコン酸化膜１０の上面を露
出する。これにより、エッチングされなかったポリシリ
コン膜４０としてポリシリコン膜４２が残る。その結
果、シリコン基板１の上面上にゲート酸化膜５が選択的
に形成されるとともに、ポリシリコン膜４２及びシリコ
ン酸化膜５１がこの順に積層された積層構造を有するダ
ミーゲート電極５２がゲート酸化膜５上に形成される。
その後、上記実施の形態１と同様の方法によりシリコン
基板１の上面内にエクステンション領域１８を形成した
後、ダミーゲート電極５２を熱酸化する。このとき、ダ
ミーゲート電極５２の上部はシリコン酸化膜５１によっ
て構成されており、下部に対して上部はほとんど熱酸化
されない。その結果、実質的にダミーゲート電極５２の
下部のポリシリコン膜４２のみが熱酸化され、ダミーゲ
ート電極５２の下部側面内にシリコン酸化膜６が形成さ
れる。また、この工程によって、エクステンション領域
１８内に導入されていた不純物が熱拡散し、エクステン
ション領域１８はエクステンション拡散領域１９とな
る。エクステンション拡散領域１９に挟まれたシリコン
基板１の上面内は、チャネル領域２として規定される
（図２４）。
ン酸化膜５１をマスクとしてポリシリコン膜４０をエッ
チングすることにより、シリコン酸化膜１０の上面を露
出する。これにより、エッチングされなかったポリシリ
コン膜４０としてポリシリコン膜４２が残る。その結
果、シリコン基板１の上面上にゲート酸化膜５が選択的
に形成されるとともに、ポリシリコン膜４２及びシリコ
ン酸化膜５１がこの順に積層された積層構造を有するダ
ミーゲート電極５２がゲート酸化膜５上に形成される。
その後、上記実施の形態１と同様の方法によりシリコン
基板１の上面内にエクステンション領域１８を形成した
後、ダミーゲート電極５２を熱酸化する。このとき、ダ
ミーゲート電極５２の上部はシリコン酸化膜５１によっ
て構成されており、下部に対して上部はほとんど熱酸化
されない。その結果、実質的にダミーゲート電極５２の
下部のポリシリコン膜４２のみが熱酸化され、ダミーゲ
ート電極５２の下部側面内にシリコン酸化膜６が形成さ
れる。また、この工程によって、エクステンション領域
１８内に導入されていた不純物が熱拡散し、エクステン
ション領域１８はエクステンション拡散領域１９とな
る。エクステンション拡散領域１９に挟まれたシリコン
基板１の上面内は、チャネル領域２として規定される
（図２４）。
【００４５】次に、上記実施の形態１と同様の方法によ
りシリコン基板１の上面内にソース・ドレイン領域３を
形成する。その後、シリコン窒化膜をダミーゲート電極
５２以上の厚さで全面に堆積した後、ＣＭＰ法によっ
て、ダミーゲート電極５２の上面が露出するまでシリコ
ン窒化膜を研磨することにより、シリコン窒化膜５３を
形成する（図２５）。なお、実際にはシリコン酸化膜１
０の膜厚はシリコン窒化膜５３の膜厚に対して極めて薄
く、また、シリコン酸化膜１０はシリコン窒化膜５３と
同様に層間絶縁膜として機能するため、図２５において
シリコン酸化膜１０の記載は省略している。
りシリコン基板１の上面内にソース・ドレイン領域３を
形成する。その後、シリコン窒化膜をダミーゲート電極
５２以上の厚さで全面に堆積した後、ＣＭＰ法によっ
て、ダミーゲート電極５２の上面が露出するまでシリコ
ン窒化膜を研磨することにより、シリコン窒化膜５３を
形成する（図２５）。なお、実際にはシリコン酸化膜１
０の膜厚はシリコン窒化膜５３の膜厚に対して極めて薄
く、また、シリコン酸化膜１０はシリコン窒化膜５３と
同様に層間絶縁膜として機能するため、図２５において
シリコン酸化膜１０の記載は省略している。
【００４６】次に、シリコン酸化膜６を残してダミーゲ
ート電極５２を除去する。具体的には、ポリシリコン膜
４２の上面が露出するまでシリコン酸化膜５１をエッチ
ングにより除去して一旦エッチングを停止した後、ゲー
ト酸化膜５が露出するまでポリシリコン膜４２をエッチ
ングにより除去する。次に、シリコン窒化膜５３の上部
側面とシリコン酸化膜６とゲート酸化膜５とによって囲
まれる凹部を金属膜７によって充填する。その後、層間
絶縁膜や配線等の形成工程を経てデバイスが完成する。
但し、図２４に示した構造に対するシリコン窒化膜の全
面堆積がシリコン酸化膜６の高さよりも厚くなされれ
ば、凹部は形成可能である。
ート電極５２を除去する。具体的には、ポリシリコン膜
４２の上面が露出するまでシリコン酸化膜５１をエッチ
ングにより除去して一旦エッチングを停止した後、ゲー
ト酸化膜５が露出するまでポリシリコン膜４２をエッチ
ングにより除去する。次に、シリコン窒化膜５３の上部
側面とシリコン酸化膜６とゲート酸化膜５とによって囲
まれる凹部を金属膜７によって充填する。その後、層間
絶縁膜や配線等の形成工程を経てデバイスが完成する。
但し、図２４に示した構造に対するシリコン窒化膜の全
面堆積がシリコン酸化膜６の高さよりも厚くなされれ
ば、凹部は形成可能である。
【００４７】このように本実施の形態４に係る半導体装
置の製造方法によれば、上記実施の形態１，３に係る半
導体装置の製造方法により得られる効果と同様の効果が
得られることに加えて、以下の効果が得られる。即ち、
上記実施の形態３に係る半導体装置の製造方法では、シ
リコン窒化膜４３をマスクとしてポリシリコン膜４０を
エッチングするが、一般的にシリコン窒化膜はポリシリ
コンに対する選択比がシリコン酸化膜よりも小さいの
で、ポリシリコン膜４０のエッチング工程においてシリ
コン窒化膜４３もエッチングされやすい。従って、ダミ
ーゲート電極４４の高さに対して設定される厚さよりも
シリコン窒化膜４１を予め厚めに形成しておく必要があ
り、シリコン窒化膜４３を形成するためにシリコン窒化
膜４１を多くエッチングする必要があった。これに対
し、本実施の形態４に係る半導体装置の製造方法では、
ポリシリコンに対する選択比がシリコン窒化膜よりも大
きいシリコン酸化膜５１をマスクとしてポリシリコン膜
４０をエッチングするため、シリコン酸化膜５０をシリ
コン窒化膜４１ほど厚く形成しておく必要はなく、シリ
コン酸化膜５０のエッチング量も少なくてすむ。その結
果、本実施の形態４に係る半導体装置の製造方法によれ
ば、上記実施の形態３に係る半導体装置の製造方法と比
較して、シリコン酸化膜５０のエッチングの制御が容易
となるという効果が得られる。
置の製造方法によれば、上記実施の形態１，３に係る半
導体装置の製造方法により得られる効果と同様の効果が
得られることに加えて、以下の効果が得られる。即ち、
上記実施の形態３に係る半導体装置の製造方法では、シ
リコン窒化膜４３をマスクとしてポリシリコン膜４０を
エッチングするが、一般的にシリコン窒化膜はポリシリ
コンに対する選択比がシリコン酸化膜よりも小さいの
で、ポリシリコン膜４０のエッチング工程においてシリ
コン窒化膜４３もエッチングされやすい。従って、ダミ
ーゲート電極４４の高さに対して設定される厚さよりも
シリコン窒化膜４１を予め厚めに形成しておく必要があ
り、シリコン窒化膜４３を形成するためにシリコン窒化
膜４１を多くエッチングする必要があった。これに対
し、本実施の形態４に係る半導体装置の製造方法では、
ポリシリコンに対する選択比がシリコン窒化膜よりも大
きいシリコン酸化膜５１をマスクとしてポリシリコン膜
４０をエッチングするため、シリコン酸化膜５０をシリ
コン窒化膜４１ほど厚く形成しておく必要はなく、シリ
コン酸化膜５０のエッチング量も少なくてすむ。その結
果、本実施の形態４に係る半導体装置の製造方法によれ
ば、上記実施の形態３に係る半導体装置の製造方法と比
較して、シリコン酸化膜５０のエッチングの制御が容易
となるという効果が得られる。
【００４８】実施の形態５．図２６〜図３４は、本発明
の実施の形態５に係る半導体装置の製造方法を工程順に
示す断面図である。まず、シリコン基板１の上面内に素
子分離絶縁膜９を形成した後、イオン注入法により、シ
リコン基板１の上面内にウェル（図示しない）を形成す
る。その後、シリコン基板１の上面上に、シリコン酸化
膜１０及びポリシリコン膜１１をこの順に堆積等により
形成する（図２６）。
の実施の形態５に係る半導体装置の製造方法を工程順に
示す断面図である。まず、シリコン基板１の上面内に素
子分離絶縁膜９を形成した後、イオン注入法により、シ
リコン基板１の上面内にウェル（図示しない）を形成す
る。その後、シリコン基板１の上面上に、シリコン酸化
膜１０及びポリシリコン膜１１をこの順に堆積等により
形成する（図２６）。
【００４９】次に、写真製版法により、後にダミーゲー
ト電極が形成される領域の上方のポリシリコン膜１１の
上面上にレジストを形成する。その後、レジストをマス
クとしてポリシリコン膜１１をエッチングすることによ
り、シリコン酸化膜１０の上面を露出する。その後、レ
ジストを除去する。これにより、シリコン基板１の上面
上にゲート酸化膜５が選択的に形成されるとともに、ポ
リシリコン膜から成るダミーゲート電極６０がゲート酸
化膜５上に形成される。その後、ダミーゲート電極６０
をマスクとしてシリコン基板１の上面内にイオン１７を
注入することにより、エクステンション領域１８を形成
する（図２７）。
ト電極が形成される領域の上方のポリシリコン膜１１の
上面上にレジストを形成する。その後、レジストをマス
クとしてポリシリコン膜１１をエッチングすることによ
り、シリコン酸化膜１０の上面を露出する。その後、レ
ジストを除去する。これにより、シリコン基板１の上面
上にゲート酸化膜５が選択的に形成されるとともに、ポ
リシリコン膜から成るダミーゲート電極６０がゲート酸
化膜５上に形成される。その後、ダミーゲート電極６０
をマスクとしてシリコン基板１の上面内にイオン１７を
注入することにより、エクステンション領域１８を形成
する（図２７）。
【００５０】次に、ダミーゲート電極６０の表面を熱酸
化することにより、シリコン酸化膜６１を形成する。ま
た、この工程によって、エクステンション領域１８内に
導入されていた不純物が熱拡散し、エクステンション領
域１８はエクステンション拡散領域１９となる。エクス
テンション拡散領域１９に挟まれたシリコン基板１の上
面内は、チャネル領域２として規定される（図２８）。
化することにより、シリコン酸化膜６１を形成する。ま
た、この工程によって、エクステンション領域１８内に
導入されていた不純物が熱拡散し、エクステンション領
域１８はエクステンション拡散領域１９となる。エクス
テンション拡散領域１９に挟まれたシリコン基板１の上
面内は、チャネル領域２として規定される（図２８）。
【００５１】次に、ダミーゲート電極６０をマスクとし
てシリコン基板１の上面内にイオンを注入することによ
り、ソース・ドレイン領域３を形成する。その後、ダミ
ーゲート電極６０以上の厚さでシリコン酸化膜を全面に
堆積した後、ＣＭＰ法によって、ダミーゲート電極６０
の上部の一部が除去されるまでシリコン酸化膜及びダミ
ーゲート電極６０を研磨する。これにより、シリコン基
板１の上面上にシリコン酸化膜４が形成されるととも
に、ダミーゲート電極６０の上面内に形成されていた部
分のシリコン酸化膜６１が除去され、側面内に形成され
ていた部分のシリコン酸化膜６１のみが残る（図２
９）。次に、シリコン酸化膜６１を残してダミーゲート
電極６０をエッチングによって除去することにより、シ
リコン酸化膜６１とゲート酸化膜５とによって囲まれる
凹部６２を形成する（図３０）。
てシリコン基板１の上面内にイオンを注入することによ
り、ソース・ドレイン領域３を形成する。その後、ダミ
ーゲート電極６０以上の厚さでシリコン酸化膜を全面に
堆積した後、ＣＭＰ法によって、ダミーゲート電極６０
の上部の一部が除去されるまでシリコン酸化膜及びダミ
ーゲート電極６０を研磨する。これにより、シリコン基
板１の上面上にシリコン酸化膜４が形成されるととも
に、ダミーゲート電極６０の上面内に形成されていた部
分のシリコン酸化膜６１が除去され、側面内に形成され
ていた部分のシリコン酸化膜６１のみが残る（図２
９）。次に、シリコン酸化膜６１を残してダミーゲート
電極６０をエッチングによって除去することにより、シ
リコン酸化膜６１とゲート酸化膜５とによって囲まれる
凹部６２を形成する（図３０）。
【００５２】次に、ゲート酸化膜５を介してイオン６３
をシリコン基板１の上面内に注入することにより、チャ
ネルドープ領域７０を形成する（図３１）。この時のイ
オン注入は、シリコン基板１の上面の法線方向に対して
平行に行う。次に、ゲート酸化膜５を介してイオン６４
をシリコン基板１内に注入することにより、ポケット領
域６５を形成する（図３２）。この時のイオン注入は、
ポケット領域６５がソース・ドレイン領域３の相対する
端部近傍に設けられることに鑑みて、シリコン基板１の
上面の法線方向に対して５〜１５度程度の角度を以て行
うことが望ましい。
をシリコン基板１の上面内に注入することにより、チャ
ネルドープ領域７０を形成する（図３１）。この時のイ
オン注入は、シリコン基板１の上面の法線方向に対して
平行に行う。次に、ゲート酸化膜５を介してイオン６４
をシリコン基板１内に注入することにより、ポケット領
域６５を形成する（図３２）。この時のイオン注入は、
ポケット領域６５がソース・ドレイン領域３の相対する
端部近傍に設けられることに鑑みて、シリコン基板１の
上面の法線方向に対して５〜１５度程度の角度を以て行
うことが望ましい。
【００５３】次に、凹部６２内を充填するように金属膜
６６を全面に堆積した後、ＣＭＰ法によって、シリコン
酸化膜４の上面が露出するまで金属膜６６を研磨する。
これにより、ゲート酸化膜５と、シリコン酸化膜６１
と、金属膜６６とによって構成されるゲート構造６７を
得る（図３３）。その後、層間絶縁膜や配線等の形成工
程を経てデバイスが完成する。
６６を全面に堆積した後、ＣＭＰ法によって、シリコン
酸化膜４の上面が露出するまで金属膜６６を研磨する。
これにより、ゲート酸化膜５と、シリコン酸化膜６１
と、金属膜６６とによって構成されるゲート構造６７を
得る（図３３）。その後、層間絶縁膜や配線等の形成工
程を経てデバイスが完成する。
【００５４】このように本実施の形態５に係る半導体装
置の製造方法によれば、ソース・ドレイン領域３を形成
した後に、チャネル領域２やポケット領域６５等の不純
物領域をシリコン基板１内に形成する。従って、チャネ
ル領域２やポケット領域６５内に導入された不純物は、
シリコン酸化膜６１やソース・ドレイン領域３を形成す
る際の熱処理による影響を受けない。その結果、チャネ
ル領域２やポケット領域６５が過剰に熱拡散することを
回避でき、チャネル領域２がシリコン基板１内に深く形
成されてしまうことや、チャネル抵抗が増加すること等
を抑制できるため、高性能なトランジスタを得ることが
できる。しかも、ゲート構造６７を、イオン注入のため
のマスクとなるシリコン酸化膜４を用いて自己整合的に
形成することができる。
置の製造方法によれば、ソース・ドレイン領域３を形成
した後に、チャネル領域２やポケット領域６５等の不純
物領域をシリコン基板１内に形成する。従って、チャネ
ル領域２やポケット領域６５内に導入された不純物は、
シリコン酸化膜６１やソース・ドレイン領域３を形成す
る際の熱処理による影響を受けない。その結果、チャネ
ル領域２やポケット領域６５が過剰に熱拡散することを
回避でき、チャネル領域２がシリコン基板１内に深く形
成されてしまうことや、チャネル抵抗が増加すること等
を抑制できるため、高性能なトランジスタを得ることが
できる。しかも、ゲート構造６７を、イオン注入のため
のマスクとなるシリコン酸化膜４を用いて自己整合的に
形成することができる。
【００５５】
【発明の効果】この発明のうち請求項１に係るものによ
れば、ゲート電極の下部におけるゲート長を、上部にお
けるゲート長よりも第１の絶縁膜の幅の合計分だけ短く
することができる。従って、半導体装置の駆動能力を低
下させることなく、動作速度の高速化及び高周波特性の
向上等を図ることができる。
れば、ゲート電極の下部におけるゲート長を、上部にお
けるゲート長よりも第１の絶縁膜の幅の合計分だけ短く
することができる。従って、半導体装置の駆動能力を低
下させることなく、動作速度の高速化及び高周波特性の
向上等を図ることができる。
【００５６】また、この発明のうち請求項２に係るもの
によれば、工程（ａ）において、上部における熱酸化反
応の進行が下部における熱酸化反応の進行よりも遅いダ
ミーゲート電極を形成することにより、簡易な熱酸化工
程によって、第１の絶縁膜をダミーゲート電極の下部側
面内に形成することができる。
によれば、工程（ａ）において、上部における熱酸化反
応の進行が下部における熱酸化反応の進行よりも遅いダ
ミーゲート電極を形成することにより、簡易な熱酸化工
程によって、第１の絶縁膜をダミーゲート電極の下部側
面内に形成することができる。
【００５７】また、この発明のうち請求項３に係るもの
によれば、工程（ｂ）よりも前に基板の上面内にエクス
テンション領域を形成するため、工程（ｂ）における熱
酸化工程によって、エクステンション領域内に導入され
ている不純物が熱拡散され、エクステンション拡散領域
を形成することができる。
によれば、工程（ｂ）よりも前に基板の上面内にエクス
テンション領域を形成するため、工程（ｂ）における熱
酸化工程によって、エクステンション領域内に導入され
ている不純物が熱拡散され、エクステンション拡散領域
を形成することができる。
【００５８】また、この発明のうち請求項４に係るもの
によれば、酸化抑制効果を有する不純物をダミーゲート
電極の上部のみに導入することにより、ダミーゲート電
極の上部における熱酸化反応の進行を抑制することがで
き、ダミーゲート電極の下部側面内に第１の絶縁膜を適
切に形成することができる。
によれば、酸化抑制効果を有する不純物をダミーゲート
電極の上部のみに導入することにより、ダミーゲート電
極の上部における熱酸化反応の進行を抑制することがで
き、ダミーゲート電極の下部側面内に第１の絶縁膜を適
切に形成することができる。
【００５９】また、この発明のうち請求項５に係るもの
によれば、酸化促進効果を有する不純物をダミーゲート
電極の下部のみに導入することにより、ダミーゲート電
極の下部における熱酸化反応の進行を促進することがで
き、ダミーゲート電極の下部側面内に第１の絶縁膜を適
切に形成することができる。しかも、請求項４に係る発
明と比較すると、第１の絶縁膜を形成するための酸化処
理時間が短くてすむため、基板内に不純物が既に導入さ
れている場合に、その不純物が過剰に熱拡散されること
を回避することができる。
によれば、酸化促進効果を有する不純物をダミーゲート
電極の下部のみに導入することにより、ダミーゲート電
極の下部における熱酸化反応の進行を促進することがで
き、ダミーゲート電極の下部側面内に第１の絶縁膜を適
切に形成することができる。しかも、請求項４に係る発
明と比較すると、第１の絶縁膜を形成するための酸化処
理時間が短くてすむため、基板内に不純物が既に導入さ
れている場合に、その不純物が過剰に熱拡散されること
を回避することができる。
【００６０】この発明のうち請求項６に係るものによれ
ば、工程（ａ）において、熱酸化される第１の材質から
成る下部と、熱酸化されない第２の材質から成る上部と
を有するダミーゲート電極を形成することにより、簡易
な熱酸化工程によって、第１の絶縁膜をダミーゲート電
極の下部側面内のみに形成することができる。しかも、
ダミーゲート電極の上部は熱酸化されないため、ダミー
ゲート電極の寸法通りにゲート電極を形成することがで
き、ゲート抵抗の抵抗値を正確かつ容易に設定すること
ができる。
ば、工程（ａ）において、熱酸化される第１の材質から
成る下部と、熱酸化されない第２の材質から成る上部と
を有するダミーゲート電極を形成することにより、簡易
な熱酸化工程によって、第１の絶縁膜をダミーゲート電
極の下部側面内のみに形成することができる。しかも、
ダミーゲート電極の上部は熱酸化されないため、ダミー
ゲート電極の寸法通りにゲート電極を形成することがで
き、ゲート抵抗の抵抗値を正確かつ容易に設定すること
ができる。
【００６１】また、この発明のうち請求項７に係るもの
によれば、ダミーゲート電極の下部を構成する第１の材
質としてポリシリコン膜を採用するとともに、ダミーゲ
ート電極の上部を構成する第２の材質として、シリコン
窒化膜等の他の材質に比べてポリシリコン膜に対する選
択比が大きいシリコン酸化膜を採用した。従って、工程
（ａ−３）においてシリコン酸化膜はほとんどエッチン
グされないため、工程（ａ−１）においてシリコン酸化
膜をさほど厚く形成する必要はなく、工程（ａ−２）に
おいてシリコン酸化膜をエッチングする際に、そのエッ
チングの制御が容易となる。
によれば、ダミーゲート電極の下部を構成する第１の材
質としてポリシリコン膜を採用するとともに、ダミーゲ
ート電極の上部を構成する第２の材質として、シリコン
窒化膜等の他の材質に比べてポリシリコン膜に対する選
択比が大きいシリコン酸化膜を採用した。従って、工程
（ａ−３）においてシリコン酸化膜はほとんどエッチン
グされないため、工程（ａ−１）においてシリコン酸化
膜をさほど厚く形成する必要はなく、工程（ａ−２）に
おいてシリコン酸化膜をエッチングする際に、そのエッ
チングの制御が容易となる。
【００６２】また、この発明のうち請求項８に係るもの
によれば、工程（ａ）によってソース・ドレイン領域を
形成した後に、工程（ｂ）によって基板内に不純物を導
入して不純物領域を形成する。従って、不純物領域内に
導入された不純物はソース・ドレイン領域を形成する際
の熱処理による影響を受けず、不純物領域が基板内に深
く形成されてしまうことや、不純物領域の抵抗が増加す
ること等を抑制することができる。
によれば、工程（ａ）によってソース・ドレイン領域を
形成した後に、工程（ｂ）によって基板内に不純物を導
入して不純物領域を形成する。従って、不純物領域内に
導入された不純物はソース・ドレイン領域を形成する際
の熱処理による影響を受けず、不純物領域が基板内に深
く形成されてしまうことや、不純物領域の抵抗が増加す
ること等を抑制することができる。
【００６３】また、この発明のうち請求項９に係るもの
によれば、基板の上面の法線に対して傾いて不純物がイ
オン注入されるので、ソース・ドレイン領域の互いに相
対する端部近傍におけるポケット領域を形成するのに好
適である。
によれば、基板の上面の法線に対して傾いて不純物がイ
オン注入されるので、ソース・ドレイン領域の互いに相
対する端部近傍におけるポケット領域を形成するのに好
適である。
【００６４】また、この発明のうち請求項１０に係るも
のによれば、イオン注入のためのマスクを用いて、ゲー
ト構造を自己整合的に形成することができる。
のによれば、イオン注入のためのマスクを用いて、ゲー
ト構造を自己整合的に形成することができる。
【図１】 本発明の実施の形態１に係る半導体装置の構
造を示す断面図である。
造を示す断面図である。
【図２】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図３】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図４】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図５】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図６】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図７】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図８】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図９】 本発明の実施の形態１に係る半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図１０】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１１】 本発明の実施の形態１に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１２】 本発明の実施の形態２に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１３】 本発明の実施の形態２に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１４】 本発明の実施の形態２に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１５】 本発明の実施の形態２に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１６】 本発明の実施の形態３に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１７】 本発明の実施の形態３に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１８】 本発明の実施の形態３に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図１９】 本発明の実施の形態３に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２０】 本発明の実施の形態３の変形例に係る半導
体装置の製造方法を工程順に示す断面図である。
体装置の製造方法を工程順に示す断面図である。
【図２１】 本発明の実施の形態３の変形例に係る半導
体装置の製造方法を工程順に示す断面図である。
体装置の製造方法を工程順に示す断面図である。
【図２２】 本発明の実施の形態４に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２３】 本発明の実施の形態４に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２４】 本発明の実施の形態４に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２５】 本発明の実施の形態４に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２６】 本発明の実施の形態５に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２７】 本発明の実施の形態５に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２８】 本発明の実施の形態５に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図２９】 本発明の実施の形態５に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図３０】 本発明の実施の形態５に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図３１】 本発明の実施の形態５に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図３２】 本発明の実施の形態５に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図３３】 本発明の実施の形態５に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図３４】 従来の半導体装置の構造を示す断面図であ
る。
る。
【図３５】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図３６】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図３７】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図３８】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図３９】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図４０】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図４１】 従来の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
１ シリコン基板、２ チャネル領域、３ ソース・ド
レイン領域、４，６，５０，５１，６１ シリコン酸化
膜、５ ゲート酸化膜、７，６６ 金属膜、８，６７
ゲート構造、１２，３０，６３ イオン、１３，１４，
３１，３３ イオン注入層、１５，４０，４２ ポリシ
リコン膜、１６，３４，４４，５２，６０ ダミーゲー
ト電極、１８ エクステンション領域、１９ エクステ
ンション拡散領域、２１，６２ 凹部、４１，４３，５
３ シリコン窒化膜。
レイン領域、４，６，５０，５１，６１ シリコン酸化
膜、５ ゲート酸化膜、７，６６ 金属膜、８，６７
ゲート構造、１２，３０，６３ イオン、１３，１４，
３１，３３ イオン注入層、１５，４０，４２ ポリシ
リコン膜、１６，３４，４４，５２，６０ ダミーゲー
ト電極、１８ エクステンション領域、１９ エクステ
ンション拡散領域、２１，６２ 凹部、４１，４３，５
３ シリコン窒化膜。
フロントページの続き (72)発明者 伊藤 康悦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 堀田 勝之 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 4M104 AA01 BB01 CC05 DD03 DD31 DD74 DD75 DD88 FF16 GG09 HH14 5F040 DA01 DA21 DC01 EC02 EC04 EC05 EC19 EF02 EF11 EK05 EM01 EM02 FA01 FA02 FA03 FA05 FA12 FB02 FB05 FC04 FC10 FC13 FC15
Claims (10)
- 【請求項１】 （ａ）基板の上面上に、ゲート絶縁膜及
びダミーゲート電極がこの順に積層された積層構造を選
択的に形成する工程と、 （ｂ）前記ダミーゲート電極の下部側面内に第１の絶縁
膜を形成する工程と、 （ｃ）前記基板の前記上面内に、前記ゲート絶縁膜の下
方の前記基板の前記上面を挟んで対を成すソース・ドレ
イン領域を形成する工程と、 （ｄ）前記ソース・ドレイン領域の上方の前記基板の前
記上面上に、第２の絶縁膜を、前記基板の前記上面から
の前記第１の絶縁膜の高さよりも厚く、前記ダミーゲー
ト電極に接して形成する工程と、 （ｅ）前記工程（ｄ）よりも後に実行され、前記第１の
絶縁膜を残して前記ダミーゲート電極を除去する工程
と、 （ｆ）前記ゲート絶縁膜と前記第１及び第２の絶縁膜と
によって形成される凹部を充填するゲート電極を形成す
る工程とを備える、半導体装置の製造方法。 - 【請求項２】 前記工程（ａ）においては、上部におけ
る熱酸化反応の進行が下部における熱酸化反応の進行よ
りも遅い前記ダミーゲート電極が形成され、前記工程
（ｂ）において、前記第１の絶縁膜は前記ダミーゲート
電極を熱酸化することにより形成される、請求項１に記
載の半導体装置の製造方法。 - 【請求項３】 （ｘ）前記工程（ａ）と前記工程（ｂ）
との間に実行され、前記ダミーゲート電極をマスクとし
て前記基板の前記上面内に不純物を導入することによ
り、エクステンション領域を形成する工程をさらに備え
る、請求項２に記載の半導体装置の製造方法。 - 【請求項４】 前記工程（ａ）においては、酸化抑制効
果を有する不純物が前記上部のみに導入された前記ダミ
ーゲート電極が形成される、請求項２に記載の半導体装
置の製造方法。 - 【請求項５】 前記工程（ａ）においては、酸化促進効
果を有する不純物が前記下部のみに導入された前記ダミ
ーゲート電極が形成される、請求項２に記載の半導体装
置の製造方法。 - 【請求項６】 前記工程（ａ）においては、熱酸化され
る第１の材質から成る前記下部と、熱酸化されない第２
の材質から成る前記上部とを有する前記ダミーゲート電
極が形成される、請求項２に記載の半導体装置の製造方
法。 - 【請求項７】 前記工程（ａ）は、 （ａ−１）前記第１の材質であるポリシリコン膜と、前
記第２の材質であるシリコン酸化膜とをこの順に全面に
形成する工程と、 （ａ−２）前記ダミーゲート電極の形成予定領域以外の
前記シリコン酸化膜をエッチングにより除去する工程
と、 （ａ−３）前記工程（ａ−２）よりも後に実行され、前
記シリコン酸化膜をマスクとして前記ポリシリコン膜を
エッチングにより除去する工程とを有する、請求項６に
記載の半導体装置の製造方法。 - 【請求項８】 （ａ）基板の上面内に互いに離れて形成
された一対のソース・ドレイン領域と、前記ソース・ド
レイン領域の挟む領域の上方が開口されつつ前記基板の
前記上面上に形成されたマスクとを有する構造を準備す
る工程と、 （ｂ）前記マスクを介して前記基板内に不純物を導入す
る工程とを備える、半導体装置の製造方法。 - 【請求項９】 前記工程（ｂ）において、前記不純物
は、前記基板の前記上面の法線に対して傾いたイオン注
入により前記基板内に導入される、請求項８に記載の半
導体装置の製造方法。 - 【請求項１０】 前記工程（ａ）は、 （ａ−１）前記基板の前記上面上にダミーゲート構造を
選択的に形成する工程と、 （ａ−２）前記ダミーゲート構造が形成されていない部
分の前記基板の前記上面内に前記ソース・ドレイン領域
を形成する工程と、 （ａ−３）前記マスクとして機能する絶縁膜を、前記ソ
ース・ドレイン領域の上方の前記基板の前記上面上に、
前記ダミーゲート構造に接して形成する工程と、 （ａ−４）前記工程（ａ−３）よりも後に実行され、前
記ダミーゲート構造を除去する工程とを有し、 （ｃ）前記工程（ｂ）よりも後に実行され、前記マスク
の開口を充填するゲート構造を形成する工程をさらに備
える、請求項９に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25592399A JP2001085677A (ja) | 1999-09-09 | 1999-09-09 | 半導体装置の製造方法 |
| US09/496,057 US6383884B1 (en) | 1999-09-09 | 2000-02-02 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25592399A JP2001085677A (ja) | 1999-09-09 | 1999-09-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001085677A true JP2001085677A (ja) | 2001-03-30 |
Family
ID=17285457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25592399A Pending JP2001085677A (ja) | 1999-09-09 | 1999-09-09 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6383884B1 (ja) |
| JP (1) | JP2001085677A (ja) |
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|---|---|---|---|---|
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| JP3396553B2 (ja) | 1994-02-04 | 2003-04-14 | 三菱電機株式会社 | 半導体装置の製造方法及び半導体装置 |
| JP3481287B2 (ja) | 1994-02-24 | 2003-12-22 | 三菱電機株式会社 | 半導体装置の製造方法 |
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1999
- 1999-09-09 JP JP25592399A patent/JP2001085677A/ja active Pending
-
2000
- 2000-02-02 US US09/496,057 patent/US6383884B1/en not_active Expired - Fee Related
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