JPH0396243A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052710 silicon Inorganic materials 0.000 abstract 2
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- 239000000853 adhesive Substances 0.000 description 2
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
従来の半導体集積回路装置においては、第4図および第
5図に示すようにボンディングパッドの外部信号と接触
する範囲の表面は平担であった。
5図に示すようにボンディングパッドの外部信号と接触
する範囲の表面は平担であった。
[課題を解決するための手段]
前記問題点を解決するために、本発明の半導体集積回路
装置は外部信号線と接触する範囲のボンディングパッド
表面上に段差部を設けたことを特徴とする。
装置は外部信号線と接触する範囲のボンディングパッド
表面上に段差部を設けたことを特徴とする。
[発明が解決しようとする課題コ
[作用]
前記のように構成された半導体集積回路装置においては
、外部信号線とボンディングパッドが段差部においても
接触しているために同一範囲でより広い接触面積を得る
ことができ、そのために外部信号線とボンディングパッ
ドとの接触抵抗を小さくしかつ接着強度を大きくするこ
とができる。
、外部信号線とボンディングパッドが段差部においても
接触しているために同一範囲でより広い接触面積を得る
ことができ、そのために外部信号線とボンディングパッ
ドとの接触抵抗を小さくしかつ接着強度を大きくするこ
とができる。
信号線を圧着させた場合のA−A’における断面図であ
る。第4図は従来のボンディングパッドのパターン例を
示す。第5図は第4図のA−A’におげる断画図である
。第3図と第5図とを比較して明らかなように、第3図
では外部信号線とボンディングパッドとの接触面積が増
えている。
る。第4図は従来のボンディングパッドのパターン例を
示す。第5図は第4図のA−A’におげる断画図である
。第3図と第5図とを比較して明らかなように、第3図
では外部信号線とボンディングパッドとの接触面積が増
えている。
[実施例]
以下に本発明の実施例を図面に基づいて説明する。
第1図には本発明に係わる半導体集積回路装置を構成す
.るために使用するボンディングパッド構造の平面図の
一例を示す。ボンディングパッド1の下層には多結晶シ
リコン2が敷かれその多結晶シリコン2にはホール3が
存在する。
.るために使用するボンディングパッド構造の平面図の
一例を示す。ボンディングパッド1の下層には多結晶シ
リコン2が敷かれその多結晶シリコン2にはホール3が
存在する。
第2図は第1図のA−A’における断面図である。ボン
ディングパッド1には下層に敷かれた多結晶シリコン2
とそのホール3の形状の影噛による段差部10が生じて
いる。
ディングパッド1には下層に敷かれた多結晶シリコン2
とそのホール3の形状の影噛による段差部10が生じて
いる。
第3図は第1図のボンディングパッド1に外部[発明の
効果] 以上記したように本発明によれば、ボンディングパッド
の表面に段差部を設けたという簡単な構造により外部信
号線とボンディングパッドの接触面積を同一範囲でより
大きくすることができ、そのために外部信号とボンディ
ングパッドとの接触抵抗を小さくできかつ接着強度を大
きくすることができる。この効果によりボンディングパ
ッドの面積を従来の面積より小さくすることが可能にな
り、同一チップサイズで比較するとより多くのボンディ
ングパッドを持たせられる。なお、本発明の場合、多結
晶シリコンの形状を利用してボンディングパクドの表面
上に段差部を設ける例を示したが、ボンディングパッド
の下層に位置しボンディングパッドの表面上に段差部を
生じさせる物質であれば何を利用しても良いことはもち
ろんである。またエッチング工程を利用してボンディン
グパッド表面に直接段差をつげる方法kども考えられる
。
効果] 以上記したように本発明によれば、ボンディングパッド
の表面に段差部を設けたという簡単な構造により外部信
号線とボンディングパッドの接触面積を同一範囲でより
大きくすることができ、そのために外部信号とボンディ
ングパッドとの接触抵抗を小さくできかつ接着強度を大
きくすることができる。この効果によりボンディングパ
ッドの面積を従来の面積より小さくすることが可能にな
り、同一チップサイズで比較するとより多くのボンディ
ングパッドを持たせられる。なお、本発明の場合、多結
晶シリコンの形状を利用してボンディングパクドの表面
上に段差部を設ける例を示したが、ボンディングパッド
の下層に位置しボンディングパッドの表面上に段差部を
生じさせる物質であれば何を利用しても良いことはもち
ろんである。またエッチング工程を利用してボンディン
グパッド表面に直接段差をつげる方法kども考えられる
。
第1図は本発明に係わるボンディングパッドの一例を示
す図。 第2図は第1図A−A’における断面図。 第3図は外部信号線を圧着した場合の第1図西A/にお
ける断面図。 第4図は従来のボンディングパッドを示す図。 第5図は第4図B−B’における断面図。 1・・・・・・・・・ボンディングパッド2・・・・・
・・・・多結晶シリコン 3・・・・・・・・−多結晶シリコンのホール4・・・
・・・・・・半導体基盤 5・−●・・・・・・パッシベーシ.ン膜6・・・・・
・・・・ボンディングパッド開口部7・・・・・・・・
・層間絶縁膜 8・・・・・・・・・外部信号線 9・・・・・・・・・外部信号線圧着部以上 出1t人 セイコーエプソン株式会社
す図。 第2図は第1図A−A’における断面図。 第3図は外部信号線を圧着した場合の第1図西A/にお
ける断面図。 第4図は従来のボンディングパッドを示す図。 第5図は第4図B−B’における断面図。 1・・・・・・・・・ボンディングパッド2・・・・・
・・・・多結晶シリコン 3・・・・・・・・−多結晶シリコンのホール4・・・
・・・・・・半導体基盤 5・−●・・・・・・パッシベーシ.ン膜6・・・・・
・・・・ボンディングパッド開口部7・・・・・・・・
・層間絶縁膜 8・・・・・・・・・外部信号線 9・・・・・・・・・外部信号線圧着部以上 出1t人 セイコーエプソン株式会社
Claims (1)
- 半導体集積回路装置において外部へ信号を引き出すある
いは外部から信号を引き入れるためのリード接続用電極
部(以下ボンディングパッドという)が外部信号線と接
触する範囲のボンディングパッド表面上に段差部を設け
たことを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1233322A JPH0396243A (ja) | 1989-09-08 | 1989-09-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1233322A JPH0396243A (ja) | 1989-09-08 | 1989-09-08 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0396243A true JPH0396243A (ja) | 1991-04-22 |
Family
ID=16953325
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1233322A Pending JPH0396243A (ja) | 1989-09-08 | 1989-09-08 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0396243A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5539243A (en) * | 1993-08-03 | 1996-07-23 | Nec Corporation | Semiconductor device having spaces and having reduced parasitic capacitance |
EP1661819A1 (en) | 2004-11-30 | 2006-05-31 | ORION ELECTRIC CO., Ltd. | Package for electric apparatus |
US9202794B2 (en) | 2012-04-19 | 2015-12-01 | Samsung Electronics Co., Ltd. | Pad structure of a semiconductor device, method of manufacturing the pad structure and semiconductor package including the pad structure |
-
1989
- 1989-09-08 JP JP1233322A patent/JPH0396243A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5539243A (en) * | 1993-08-03 | 1996-07-23 | Nec Corporation | Semiconductor device having spaces and having reduced parasitic capacitance |
EP1661819A1 (en) | 2004-11-30 | 2006-05-31 | ORION ELECTRIC CO., Ltd. | Package for electric apparatus |
US9202794B2 (en) | 2012-04-19 | 2015-12-01 | Samsung Electronics Co., Ltd. | Pad structure of a semiconductor device, method of manufacturing the pad structure and semiconductor package including the pad structure |
US9570411B2 (en) | 2012-04-19 | 2017-02-14 | Samsung Electronics Co., Ltd. | Pad structure of a semiconductor device, method of manufacturing the pad structure and semiconductor package including the pad structure |
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