KR100299521B1 - 반도체 소자의 배선 형성방법 - Google Patents
반도체 소자의 배선 형성방법 Download PDFInfo
- Publication number
- KR100299521B1 KR100299521B1 KR1019990024191A KR19990024191A KR100299521B1 KR 100299521 B1 KR100299521 B1 KR 100299521B1 KR 1019990024191 A KR1019990024191 A KR 1019990024191A KR 19990024191 A KR19990024191 A KR 19990024191A KR 100299521 B1 KR100299521 B1 KR 100299521B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- insulating film
- insulating
- forming
- sacrificial
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 20
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 8
- 238000005530 etching Methods 0.000 claims description 11
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 5
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 239000003795 chemical substances by application Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000004049 embossing Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- A61F13/01038—
-
- A—HUMAN NECESSITIES
- A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
- A61F—FILTERS IMPLANTABLE INTO BLOOD VESSELS; PROSTHESES; DEVICES PROVIDING PATENCY TO, OR PREVENTING COLLAPSING OF, TUBULAR STRUCTURES OF THE BODY, e.g. STENTS; ORTHOPAEDIC, NURSING OR CONTRACEPTIVE DEVICES; FOMENTATION; TREATMENT OR PROTECTION OF EYES OR EARS; BANDAGES, DRESSINGS OR ABSORBENT PADS; FIRST-AID KITS
- A61F13/00—Bandages or dressings; Absorbent pads
- A61F13/02—Adhesive plasters or dressings
- A61F13/0203—Adhesive plasters or dressings having a fluid handling member
- A61F13/0206—Adhesive plasters or dressings having a fluid handling member the fluid handling member being absorbent fibrous layer, e.g. woven or nonwoven absorbent pad, island dressings
-
- A—HUMAN NECESSITIES
- A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
- A61F—FILTERS IMPLANTABLE INTO BLOOD VESSELS; PROSTHESES; DEVICES PROVIDING PATENCY TO, OR PREVENTING COLLAPSING OF, TUBULAR STRUCTURES OF THE BODY, e.g. STENTS; ORTHOPAEDIC, NURSING OR CONTRACEPTIVE DEVICES; FOMENTATION; TREATMENT OR PROTECTION OF EYES OR EARS; BANDAGES, DRESSINGS OR ABSORBENT PADS; FIRST-AID KITS
- A61F13/00—Bandages or dressings; Absorbent pads
- A61F13/02—Adhesive plasters or dressings
- A61F13/0203—Adhesive plasters or dressings having a fluid handling member
- A61F13/0226—Adhesive plasters or dressings having a fluid handling member characterised by the support layer
Abstract
본 발명은 에어갭을 이용함과 더불어 데머신 구조를 이용한 반도체 소자의 배선 형성방법을 제공한다.
본 발명에 따라 하부 배선층이 구비된 반도체 기판 상에 제 1 절연막을 형성하고, 제 1 절연막 상에 하부 배선층 상의 제 1 절연막을 노출시키는 희생막 패턴을 형성한다. 그런 다음, 희생막 패턴 및 노출된 제 1 절연막 표면에 제 2 절연막을 형성하고, 하부 배선층의 일부가 노출되도록 제 2 및 제 1 절연막을 식각하여 콘택홀을 형성한 후, 콘택홀에 매립되도록 제 2 절연막 상에 배선용 금속막을 형성한다. 그리고 나서, 금속막을 제 2 절연막의 표면 및 제 2 절연막 상의 콘택홀의 일부가 노출되도록 블랭킷 식각하여, 콘택홀을 통하여 하부 배선층과 콘택하는 상부 배선층을 형성하고, 노출된 콘택홀에 매립되도록 제 2 절연막 상부에 제 3 절연막을 형성한다. 그런 다음, 제 3 및 제 2 절연막을 희생막 패턴이 노출되도록 전면식각하여 제 1 내지 제 3 절연막에 의해 상부 배선층이 둘러싸인 데머신 구조를 형성하고, 희생막 패턴을 제거하여 제 1 절연막을 노출시킨다. 그 후, 데머신 구조 사이에는 매립되지 않도록 기판 전면에 제 4 절연막을 형성하여 상기 데머신 구조 사이에 에어갭을 형성한다.
Description
본 발명은 반도체 소자의 배선 형성방법에 관한 것으로, 특히 데머신 구조및 에어갭을 동시에 적용한 새로운 반도체 소자의 배선 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라 배선 사이의 간격이 미세해지고 있다. 한편, 이러한 배선들 사이의 절연을 위하여 사용되는 절연물질의 높은 유전상수(K)로 인하여 배선 사이의 캐패시턴스가 증가되어 신호지연(RC-Delay) 현상이 발생됨으로써 소자의 특성이 저하된다.
따라서, 배선 사이의 캐패시턴스를 낮추기 위하여, 유전상수가 낮은 에어갭(air gap)을 이용하여 배선사이를 절연시키는 기술(Solid State Technology 1999 February Page 51 ' Air Gap Lower k of interconnect dielectrics')이 제시되었다.
도 1a 내지 도 1d는 일본의 마쯔시다에서 제시한 종래의 에어-갭을 이용한 반도체 소자의 배선 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 상부에 제 1 산화막(11)이 형성된 반도체 기판(10) 상에제 1 도전막(12)을 증착하고, 제 1 도전막(12) 상부에 제 2 산화막(13)을 형성한다. 그런 다음, 제 1 도전막(12)의 일부가 노출되도록 제 2 산화막(13)을 식각하여 콘택홀을 형성하고, 상기 콘택홀에 매립됨과 동시에 제 2 산화막(13)의 표면으로부터 돌출된 플러그(14)를 형성한다. 그런 다음, 제 2 산화막(13) 상에 제 2 산화막(13)의 일부를 노출시키는 레지스트 패턴(15A, 15B, 15C, 15D)을 형성한다. 여기서, 레지스트 패턴(15) 중 하나(15B)는 플러그(14)의 일부분을 덮도록 한다.
도 1b를 참조하면, 레지스트 패턴(15A, 15B, 15C, 15D) 및 플러그(14)를 마스크로하여 제 2 산화막(13) 및 제 1 도전막(12)을 과도식각으로 식각하여, 하부배선층(12A, 12B, 12C, 12D)을 형성함과 동시에 제 1 산화막(11)을 일부 두께만큼 식각한다. 그런 다음, 공지된 방법으로 레지스트 패턴(15A, 15B, 15C, 15D)을 제거하고, 도 1c에 도시된 바와 같이, 도 1b의 구조 상에 플라즈마 보조 화학기상증착(Plasma Enahnced Chemical Vapor Deposition; PECVD)으로 제 3 산화막(16)을 증착한다. 이때, 제 3 산화막(16)은 미세 간격을 갖는 하부 배선층(12A, 12B, 12C, 12D) 사이에는 매립되지 않으므로, 에어갭(AG)이 발생된다. 그리고 나서, 기판 전면에 표면을 평탄화시키기 위하여 고밀도 플라즈마 화학기상증착(High Density Plasma CVD; HDP-CVD)로 제 4 산화막(17)을 증착한다.
도 1d를 참조하면, 제 4 산화막(17)을 플러그(14)가 노출되도록 전면식각하고, 전면식각된 제 4 산화막(17A) 상부에 제 2 도전막을 증착하고 패터닝하여 상부 배선(18)을 형성한다.
즉, 제 3 산화막(16)에 의해 발생된 에어갭(AG)에 의해 미세 간격을 갖는 배선들(12A, 12B, 12C, 12D)이 전기적으로 절연될 뿐만 아니라 에어의 낮은 유전율에 의해 배선 사이의 캐패시턴스가 감소됨으로써, 신호지연 현상이 방지된다.
한편, 상기한 바와 같이 양각공정에 의해 형성된 배선은, 도전막의 식각특성이 열악한 경우 인접 배선과의 브리지가 발생되고, 이러한 브리지는 소자의 고집적화에 따라 더욱더 심각해진다. 이에 대하여, 최근에는 데머신(damascne) 구조를 이용하여 배선을 형성하는 방법이 제시되었으나, 이러한 데머신 구조에서는 배선이 절연막 내에 완전히 매립되어 형성되기 때문에 배선 사이의 브리지는 방지되지만,에어갭을 적용하기가 어렵기 때문에, 배선 사이의 캐패시턴스가 높다.
따라서, 본 발명은 에어갭 및 데머신 구조로 동시에 적용하여 배선 사이의 캐패시턴스를 감소시키고 배선 사이의 브리지를 방지할 수 있는 고집적화에 용이한 반도체 소자의 배선 형성방법을 제공함에 그 목적이 있다.
도 1a 및 도 1d는 종래의 에어-갭을 갖는 반도체 소자의 배선 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 따른 데머신 구조 및 에어-갭을 갖는 반도체 소자의 배선 형성방법을 설명하기 위한 단면도.
(도면의 주요 부분에 대한 부호의 설명)
20 : 반도체 기판 21 : 하부 배선층
22 : 제 1 절연막 23A : 희생막 패턴
24, 24A : 제 2 절연막 25 : 콘택홀
26 : 도전막 26A : 상부 배선층
27, 27A : 제 3 절연막 28 : 제 4 절연막
100 : 데머신 구조 AG : 에어갭
상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따라 하부 배선층이 구비된 반도체 기판 상에 제 1 절연막을 형성하고, 제 1 절연막 상에 하부 배선층 상의 제 1 절연막을 노출시키는 희생막 패턴을 형성한다. 그런 다음, 희생막 패턴 및 노출된 제 1 절연막 표면에 제 2 절연막을 형성하고, 하부 배선층의 일부가 노출되도록 제 2 및 제 1 절연막을 식각하여 콘택홀을 형성한 후, 콘택홀에 매립되도록 제 2 절연막 상에 배선용 금속막을 형성한다. 그리고 나서, 금속막을 제 2 절연막의 표면 및 제 2 절연막 상의 콘택홀의 일부가 노출되도록 블랭킷 식각하여, 콘택홀을 통하여 하부 배선층과 콘택하는 상부 배선층을 형성하고, 노출된 콘택홀에 매립되도록 제 2 절연막 상부에 제 3 절연막을 형성한다. 그런 다음, 제 3 및 제 2 절연막을 희생막 패턴이 노출되도록 전면식각하여 제 1 내지 제 3 절연막에 의해 상부 배선층이 둘러싸인 데머신 구조를 형성하고, 희생막 패턴을 제거하여 제 1 절연막을 노출시킨다. 그 후, 데머신 구조 사이에는 매립되지 않도록 기판 전면에 제 4 절연막을 형성하여 상기 데머신 구조 사이에 에어갭을 형성한다.
본 실시예에서, 희생막 패턴은 제 1 내지 제 3 절연막에 대한 식각 선택비가 높은 막으로서, PSG막, BPSG막, USG막, SiON막과 같은 산화막 또는 도핑되지 않은폴리실리콘막으로 형성한다. 또한, 제 4 절연막은 플라즈마 보조 화학기상증착에 의한 산화막으로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 단면도.
도 2a를 참조하면, 하부 배선층(21)이 구비한 반도체 기판(20) 상에 제 1 절연막(22)을 형성하고, 제 1 절연막(22) 상부에 절연막에 대한 식각선택비가 우수한 희생막(23)을 형성한다. 바람직하게, 희생막(23)은 PSG막, BPSG막, USG막, SiON막과 같은 산화막 또는 도핑되지 않은 폴리실리콘막으로 형성한다. 도 2b를 참조하면, 하부 배선층(21) 상의 제 1 절연막(22)이 노출되도록 희생막(23)을 식각하여 희생막 패턴(23A)을 형성한다. 그런 다음, 도 2c에 도시된 바와 같이, 희생막 패턴(23A) 및 노출된 제 1 절연막(22)의 표면에 제 2 절연막(24)을 형성하고, 하부 배선층(21)의 일부가 노출되도록 제 2 절연막(24) 및 제 1 절연막(22)을 식각하여 콘택홀(25)을 형성한다.
도 2e를 참조하면, 콘택홀(25)에 매립되도록 제 2 절연막(24) 상에 배선용 금속막(26)을 형성한다. 그런 다음, 도 2f에 도시된 바와 같이, 제 2 절연막(24)의 표면 및 제 2 절연막(25) 상의 콘택홀(25)의 일부가 노출되도록 금속막(26)을 블랭킷 식각하여, 콘택홀(25)을 통하여 하부 배선층(21)과 콘택하는 상부 배선층(26A)을 형성한다.
도 2g를 참조하면, 노출된 콘택홀(25)에 매립되도록 제 2 절연막(24) 상부에제 3 절연막(27)을 형성하고, 도 2h에 도시된 바와 같이, 희생막 패턴(23A)이 노출되도록 제 3 절연막(27) 및 제 2 절연막(24)을 화학기계연마(Chemical Mechanical Polishing; CMP)로 전면 식각하여, 제 1 내지 제 3 절연막(22, 24A. 27A)에 의해 상부 배선층(26A)이 둘러싸인 데머신 구조(100)를 형성함과 동시에, 제 1 절연막(22) 상에서 제 2 절연막(24A) 및 제 3 절연막(27A)을 이격시킨다.
도 2i에 도시된 바와 같이, 희생막 패턴(23A)을 제거하여, 제 1 절연막(22)을 노출시킨다. 예컨대, 희생막 패턴(23A)이 PSG막, BPSG막, USG막, SiON막과 같은 산화막으로 이루어진 경우에는 습식식각으로 제거하고, 도핑되지 않은 폴리실리콘막으로 이루어진 경우에는 건식식각으로 제거한다. 그리고 나서, 도 2j에 도시된 바와 같이, 도 2i의 구조 상에 제 4 절연막(28)을 형성한다. 바람직하게, 제 4 절연막(28)은 PECVD에 의한 산화막으로 형성한다. 이때, 제 4 절연막(28)은 데머신 구조(100) 사이에는 매립되지 않으므로, 데머신 구조(100) 사이에 에어갭(AG)이 형성된다.
상기한 본 발명에 의하면, 절연막에 대한 식각선택비가 우수한 희생막을 이용하여 절연막에 의해 배선이 둘러싸인 데머신 구조를 형성하고, 데머신 구조 사이에 에어갭을 형성함으로써, 배선 사이의 브리지가 방지됨과 동시에 에어의 낮은 유전율에 의해 배선 사이의 캐패시턴스가 감소되어 신호지연 현상이 방지된다. 결과로서, 소자의 특성이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (8)
- 하부 배선층이 구비된 반도체 기판 상에 제 1 절연막을 형성하는 단계;상기 제 1 절연막 상에 상기 하부 배선층 상의 제 1 절연막을 노출시키는 희생막 패턴을 형성하는 단계;상기 희생막 패턴 및 노출된 제 1 절연막 표면에 제 2 절연막을 형성하는 단계;상기 하부 배선층의 일부가 노출되도록 상기 제 2 및 제 1 절연막을 식각하여 콘택홀을 형성하는 단계;상기 콘택홀에 매립되도록 상기 제 2 절연막 상에 배선용 금속막을 형성하는단계;상기 금속막을 상기 제 2 절연막의 표면 및 상기 제 2 절연막 상의 콘택홀의 일부가 노출되도록 블랭킷 식각하여, 상기 콘택홀을 통하여 상기 하부 배선층과 콘택하는 상부 배선층을 형성하는 단계;상기 노출된 콘택홀에 매립되도록 상기 제 2 절연막 상부에 제 3 절연막을 형성하는 단계;상기 제 3 및 제 2 절연막을 상기 희생막 패턴이 노출되도록 전면식각하여 상기 제 1 내지 제 3 절연막에 의해 상기 상부 배선층이 둘러싸인 데머신 구조를 형성하는 단계;상기 희생막 패턴을 제거하여 상기 제 1 절연막을 노출시키는 단계; 및상기 데머신 구조 사이에는 매립되지 않도록 상기 기판 전면에 제 4 절연막을 형성하여 상기 데머신 구조 사이에 에어갭을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서, 상기 희생막 패턴은 상기 제 1 내지 제 3 절연막에 대한 식각 선택비가 높은 막으로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 희생막 패턴은 PSG막, BPSG막, USG막, SiON막과 같은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 3 항에 있어서, 상기 희생막 패턴은 습식식각으로 제거하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 희생막 패턴은 도핑되지 않은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 5 항에 있어서, 상기 희생막 패턴은 건식식각으로 제거하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서, 상기 제 2 및 제 3 절연막의 전면식각은 화학기계연마로 진행하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
- 제 1 항에 있어서, 상기 제 4 절연막은 플라즈마 보조 화학기상증착에 의한 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990024191A KR100299521B1 (ko) | 1999-06-25 | 1999-06-25 | 반도체 소자의 배선 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990024191A KR100299521B1 (ko) | 1999-06-25 | 1999-06-25 | 반도체 소자의 배선 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010003760A KR20010003760A (ko) | 2001-01-15 |
| KR100299521B1 true KR100299521B1 (ko) | 2001-11-01 |
Family
ID=19595249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990024191A KR100299521B1 (ko) | 1999-06-25 | 1999-06-25 | 반도체 소자의 배선 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100299521B1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100680421B1 (ko) * | 2004-01-05 | 2007-02-08 | 주식회사 하이닉스반도체 | 터널을 이용한 금속배선 형성방법 |
| US7649239B2 (en) | 2006-05-04 | 2010-01-19 | Intel Corporation | Dielectric spacers for metal interconnects and method to form the same |
| US7772702B2 (en) | 2006-09-21 | 2010-08-10 | Intel Corporation | Dielectric spacers for metal interconnects and method to form the same |
| KR101600217B1 (ko) | 2011-12-30 | 2016-03-04 | 인텔 코포레이션 | 자기-폐쇄 비대칭 상호연결 구조 |
| US8772938B2 (en) | 2012-12-04 | 2014-07-08 | Intel Corporation | Semiconductor interconnect structures |
-
1999
- 1999-06-25 KR KR1019990024191A patent/KR100299521B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010003760A (ko) | 2001-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000077625A5 (ko) | ||
| KR100299521B1 (ko) | 반도체 소자의 배선 형성방법 | |
| KR100495857B1 (ko) | 반도체 소자의 다층 금속 배선 형성 방법 | |
| KR20010004008A (ko) | 에어-갭을 갖는 반도체 소자의 금속배선 형성방법 | |
| KR20010067162A (ko) | 콘택트 구조의 제조 방법 | |
| KR100578223B1 (ko) | 반도체소자의 듀얼대머신 형성방법 | |
| KR100578117B1 (ko) | 반도체 장치의 배선 형성 방법 | |
| KR20010003458A (ko) | 반도체 소자의 배선 형성방법 | |
| KR100248805B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| JPH0917860A (ja) | 半導体素子における配線構造とその製造方法 | |
| KR100372817B1 (ko) | 반도체 소자의 금속 배선 콘택 방법 | |
| KR890013738A (ko) | 집적회로 기판상의 소자들을 금속화층에 접속하는 방법 | |
| KR100340072B1 (ko) | 반도체소자의금속배선형성방법 | |
| KR100408683B1 (ko) | 반도체 소자의 콘택 형성방법 | |
| KR0161458B1 (ko) | 반도체장치의 층간절연막 평탄화 방법 | |
| KR100480890B1 (ko) | 반도체 장치의 커패시터의 제조방법 | |
| KR100641484B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100536625B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR100206939B1 (ko) | 반도체소자의 다층배선 형성방법 | |
| KR20020054710A (ko) | 반도체 소자의 다층 배선 형성 방법 | |
| KR19990057324A (ko) | 반도체 소자의 미세 콘택홀 형성방법 | |
| KR20050024837A (ko) | 엠아이엠 캐패시터 형성방법 | |
| KR20010008605A (ko) | 반도체장치의 다층 배선 형성방법 | |
| KR20010088091A (ko) | 반도체 장치의 평탄화 방법 | |
| KR19980020842A (ko) | 금속 배선 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090526 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |