KR20040061969A - 반도체소자의 제조방법 - Google Patents
반도체소자의 제조방법 Download PDFInfo
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Abstract
본 발명은 반도체소자의 제조방법을 개시한다. 개시된 발명은, 반도체기판 상에 제1절연막을 형성한후 상기 제1절연막의 소정영역내에 제1트렌치를 형성하는 단계; 상기 제1트렌치내에 제1금속배선을 형성한후 전체 구조의 상면에 제2절연막을 형성한후 이를 선택적으로 제거하여 상기 제1금속배선 상면을 노출시키는 제2 트렌치를 형성하는 단계; 상기 제2트렌치내에 제2금속배선을 형성한후 상기 제2 절연막내에 적어도 상기 제2금속배선의 일부와 오버랩되는 제3트렌치를 형성하는 단계; 상기 제3트렌치내에 하부전극과 유전체막 및 상부전극 및 제3금속배선을 형성하는 단계; 상기 제3금속배선을 포함한 전체 구조의 상면에 제3절연막을 형성 한후 상기 제2금속배선과 제3금속배선을 노출시키는 제4트렌치를 형성하는 단계; 및 상기 제4트렌치내에 제4금속배선을 형성하는 단계를 포함하여 구성된다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 금속배선과 금속배선사이의 스페이서를 활용하므로써 MIM 캐패시터를 위해 별도로 층을 형성할 필요없고 MIM 캐패시터의 하부전극과 금속배선의 측벽을 연결시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
종래기술에 따른 MIM 캐패시터 구조의 반도체소자의 제조방법에 대해 설명하면, 금속배선층과 금속배선층사이에 캐패시터용 하부전극, 유전체막, 상부전극을 형성하여야 하며, 또한 하부전극과 상부전극에 전류를 가하기 위한 추가적인 콘택홀 공정을 진행하여야 한다.
또한, 하부전극과 상부전극은 각각 다른 콘택홀로 연결시켜야 하므로 마스크작업 역시 하부전극과 상부전극을 분리하여 고려해야만 한다.
상기 종래기술에 의하면, 일련의 추가적인 작업뿐만 아니라 캐패시터를 형성하기 위한 추가적인 층을 형성하므로써 전체 토폴러지의 증가로 후속 공정에서의 콘택홀 형성에 상당한 어려움이 있다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 금속배선과 금속배선사이의 스페이서를 활용하므로써 MIM 캐패시터를 위해 별도로 층을 형성할 필요가 없고 MIM 캐패시터의 하부전극과 금속배선의 측벽을 용이하게 연결할 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.
도 1 내지 도 6은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도.
[도면부호의설명]
10 : 반도체기판 12 : 제1절연막
14 : 제1트렌치 16 : 제1금속배선
18 : 제2절연막 20 : 제2트렌치
22a, 22b : 제2금속배선 24 : 감광막패턴
26 : 제3트렌치 28 : 하부전극 물질층
30 : 유전체 물질층 32 : 상부전극 물질층
28a : 하부전극 30a : 유전체막
32a : 상부전극 34a : 제3금속배선
36 : 제3절연막 38 : 제4트렌치
40a, 40b : 제4금속배선
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조법은, 반도체기판상에 제1절연막을 형성한후 상기 제1절연막의 소정영역내에 제1트렌치를 형성하는 단계;
상기 제1트렌치내에 제1금속배선을 형성한후 전체 구조의 상면에 제2절연막을 형성한후 이를 선택적으로 제거하여 상기 제1금속배선 상면을 노출시키는 제2트렌치를 형성하는 단계;
상기 제2트렌치내에 제2금속배선을 형성한후 상기 제2절연막내에 적어도 상기 제2금속배선의 일부와 오버랩되는 제3트렌치를 형성하는 단계;
상기 제3트렌치내에 하부전극과 유전체막 및 상부전극 및 제3금속배선을 형성하는 단계;
상기 제3금속배선을 포함한 전체 구조의 상면에 제3절연막을 형성한후 상기 제2금속배선과 제3금속배선을 노출시키는 제4트렌치를 형성하는 단계; 및
상기 제4트렌치내에 제4금속배선을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 1 내지 도 6은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 제조방법은, 도 1에 도시된 바와같이, 먼저 소자의 공정으로 반도체소자를 형성하기 위한 여러 요소가 형성된 반도체기판(10) 상에 제1절연막(12)을 형성한후 식각공정으로 상기 제1절연막(12)의 소정영역을 식각하여 제1트렌치(14)를 형성한다. 이때, 상기 제1절연막은 SiO2, FSG 또는 유전율이 3.0 이하인 저유전율의 절연막을 이용한다.
이어, 금속물질을 상기 식각된 소정영역 즉, 트렌치(14)내에 금속물질을 매립하여 제1금속배선(16)을 형성한다. 이때, 상기 제1 금속배선은 구리를 사용하며, 무전해 또는 전기도금법으로 듀얼 다마신 패턴을 매립하여 형성한다.
그다음, 상기 제1금속배선(16)을 포함한 전체 구조의 상면에 제2절연막(18)을 형성한후 듀얼다마신패턴(미도시)을 이용하여 패드지역의 제1금속배선(16) 부분을 개구시키는 제2트렌치(20)을 형성한다. 이때, 상기 제2절연막은 SiO2, TEOS, SiN과 같은 절연막을 사용한다.
이어서, 도 2에 도시된 바와같이, 상기 제2트렌치(20)를 포함한 제2절연막(18) 상에 제2트렌치(20)내에 제2금속배선(22a)(22b)을 형성한후 전체 구조의 상면에 감광물질을 도포한후 이를 선택적으로 제거하여 MIM 캐패시터 트렌치 형성용 감광막패턴(24)을 형성한다. 이때, 제2 금속배선은 구리를 사용하며, 무전해 또는 전기도금법으로 매립하여 형성한다. 또한, 감광막패턴의 개구되는 부위에는 하부 금속배선과 오버랩되거나 금속배선의 일부를 포함한다. 또한, 개구되는 부위는 여러 금속배선들 사이의 스페이스일 수도 있고 넓은 스페이스를 가지는 두 금속배선 사이 또는 한 금속배선과 옆의 공간일 수도 있다. 이때, 상기 금속배선과 오버랩되도록 MIM 캐패시터 트렌치 형성용 감광막패턴이 형성되어야 한다.
그다음, 도 3에 도시된 바와같이, 상기 MIM 캐패시터 트렌치 형성용 감광막패턴(24)을 마스크로 후속공정에서 MIM 캐패시터가 형성될 영역이 개방되도록 제2절연막이 드러나지 않을 정도의 소정의 식각공정을 실시하여 제3트렌치(26)를 형성한후 감광막패턴(24)을 제거한다. 이때, 식각공정으로 제2금속배선 일부의 측벽이 개방되어 후속 MIM 캐패시터 하부전극과 연결된다.
이어서, 도 4에 도시된 바와같이, 상기 제3트렌치(26)을 포함한 제2금속 배선(22a)(22b) 및 제2절연막(18)상에 캐패시터를 이루는 하부전극물질층(28), 유전체물질층(30) 및 상부전극 물질층(32) 및 MIM 캐패시터의 금속배선인 제3금속 배선용 금속층(34)을 차례로 증착한다. 이때, 상기 하부전극 또는 상부전극 물질층 으로는 TiN, Pt, 혹은 W을 사용하며, 상기 유전체 물질층으로는 Ta 산화막, Ba-Sr-Ti 산화물, Zr산화물, Pb-Zn-Ti 산화물 또는 Sr-Bi-Ta 산화물을 사용한다.
그다음, 도 5에 도시된 바와같이, 화학적 기계적 연마(chemical mechanical polishing; CMP)에 의해 상기 제2금속배선(22a)(22b)의 높이이상에 있는 부분들을 모두 제거하여 MIM 캐패시터 및 제3금속배선(34a)을 형성한다. 이때, 상기 MIM 캐패시터는 하부전극 물질층(28a), 유전체막(30a) 및 상부전극(32a)을 포함한다. 또한, 상기 제3 금속배선은 구리를 사용하며 , 무전해 또는 전기도금법으로 매립하여 형성한다.
이어서, 도 6에 도시된 바와같이, 제3금속배선(34a)과 MIM 캐패시터를 포함한 전체 구조의 상면에 제3절연막(36)을 형성한후 듀얼다마신패턴(미도시)을 사용하여 상기 제3절연막(36)내에 상기 제2금속배선(22a)과 제3금속배선(34a)을 노출시키는 제4트렌치(38)를 형성하고 이어 상기 제4트렌치(38)내에 제4금속배선 (40a)(40b)을 형성한다. 이때, 상기 제4 금속배선은 구리를 사용하며 , 무전해 또는 전기도금법으로 매립하여 형성한다. 또한, 상기 제3절연막은 SiO2, FSG 또는 유전율이 3.0 이하인 저유전율의 절연막을 이용한다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 제조방법에 의하면, 금속배선과 금속배선사이의 스페이서를 활용하므로써 MIM 캐패시터를 위해 별도로 층을 형성할 필요가 없고 MIM 캐패시터의 하부전극과 금속배선의 측벽을 용이하게 연결할 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (7)
- 반도체기판상에 제1절연막을 형성한후 상기 제1절연막의 소정영역내에 제1트렌치를 형성하는 단계;상기 제1트렌치내에 제1금속배선을 형성한후 전체 구조의 상면에 제2절연막을 형성한후 이를 선택적으로 제거하여 상기 제1금속배선 상면을 노출시키는 제2트렌치를 형성하는 단계;상기 제2트렌치내에 제2금속배선을 형성한후 상기 제2절연막내에 적어도 상기 제2금속배선의 일부와 오버랩되는 제3트렌치를 형성하는 단계;상기 제3트렌치내에 하부전극과 유전체막 및 상부전극 및 제3금속배선을 형성하는 단계;상기 제3금속배선을 포함한 전체 구조의 상면에 제3절연막을 형성한후 상기 제2금속배선과 제3금속배선을 노출시키는 제4트렌치를 형성하는 단계; 및상기 제4트렌치내에 제4금속배선을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 제1, 2, 3, 4 금속배선은 구리를 사용하며, 무전해 또는 전기도금법으로 매립하여 형성하는 것을 특징으로하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 제1, 2, 3 절연막은 SiO2, FSG 또는 유전율이 3.0 이하인 저유전율의 절연막을 이용하는 것을 특징으로하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 하부전극 또는 상부전극은 TiN, Pt, 혹은 W을 증착하여 형성하는 것을 특징으로하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 유전체막은 Ta 산화막, Ba-Sr-Ti 산화물, Zr산화물, Pb-Zn-Ti 산화물 또는 Sr-Bi-Ta 산화물을 증착하여 사용하는 것을 특징으로하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 제3트렌치는 제2금속배선과 오버랩되거나 제2금속배선일부를 포함하는 것을 특징으로하는 반도체소자의 패드 형성방법.
- 제6항에 있어서, 상기 하부전극은 상기 제2금속배선과 전기적으로 연결되어 있는 것을 특징으로하는 반도체소자의 패드 형성방법.
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