KR100691961B1 - 반도체 소자 및 그 제조 방법 - Google Patents

Abstract

본 발명은 상부 전극 위에 존재하는 잔류물을 완전히 제거하는반도체 소자 및 그 제조 방법에 관한 것으로서, 전도층을 가지는 반도체 기판, 반도체 기판 위에 형성되어 있는 층간 절연막, 층간 절연막 위에 제1 및 제2 접촉구를 가지는 하부 금속간 절연막, 제1 및 제2 접촉구 각각에 형성되어 있는 금속 배선 및 MIM 하부 전극, 하부 금속간 절연막 및 금속 배선 위에 형성되어 있는 식각 정지막, 식각 정지막 위에 MIM 하부 전극 상에 위치하는 제1 트렌치와 제1트렌치의 상단에 형성되어 있는 제2 트렌치를 가지는 상부 금속간 절연막, 제1 및 제2 트렌치 내벽에 형성되어 있는 유전체, 그리고 제1 트렌치 위에 존재하는 유전체 위에 형성되어 있는 MIM 상부 전극을 포함한다. 이와 같이, 상부 금속간 절연막에 제1 및 제2 트렌치를 만들어 상부 금속간 절연막과 상부 전극 간의 단차를 줄이고 상부 전극을 오픈하는 상부 금속간 절연막의 면적을 넓힘으로써 세정 공정을 통해 잔류물이 쉽게 제거될 수 있게 하여 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.

MIM 캐패시터, CMP

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}

도 1은 본 발명의 한 실시예에 따른 반도체 소자의 구조를 도시한 도면이다.

도 2 내지 도 5는 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 단계별로 도시한 도면이다.

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 캐패시터의 제조 방법에 관한 것이다.

일반적으로 반도체 소자의 캐패시터는 PIP(poly insulator poly), MIP(metal insulator poly) 및 MIM(metal insulator metal) 등을 포함한다.

여기서, PIP 캐패시터는 폴리실리콘(poly silicon)과 폴리실리콘 사이에 절연체를 배치한 것이고, MIP 캐패시터는 금속과 폴리실리콘 사이에 절연체를 배치한 것이고, MIM 캐패시터는 금속과 금속 사이에 절연체를 배치한 것이다. 즉, 캐패시터는 캐패시터를 이루는 재료에 따라 구분될 수 있다.

이러한 캐패시터는 반도체 소자를 고속으로 동작하기 위해 넓은 면적으로 만 들어지는데, 그 중에서 일 예로, MIM 캐패시터는 반도체 기판 위에 PMD(pre-metal dielectric)를 형성하고, 그 위에 제1 및 제2 접촉구를 가지는 하부 절연막을 형성하고, 제1 및 제2 접촉구 내부를 금속으로 채워 각각 금속 배선 및 하부 전극을 형성하고, 반도체 기판 상부 구조 전면에 식각 정지막 및 상부 절연막을 형성하고, 상부 절연막을 패터닝하여 트렌치를 형성하고, 트렌치를 가지는 상부 절연막 위에 유전체를 형성하고, 유전체 위에 금속을 형성하고 화학 기계적 연마(chemical mechanism poishing, CMP) 공정을 진행하여 평탄화 작업을 진행하여 하부 전극 위에 존재하는 상부 전극을 형성하고 상부 전극 위에 잔여하는 잔류물을 제거하는 세정 공정을 진행함으로써 만들어진다. 이때, 유전체 위에 적층하는 금속은 상부 절연막의 두께와 동일하거나 얇게 만들수 있는데, 근래에는 제품의 원가 절감을 위해 상부 절연막의 높이보다 낮은 높이로 상부 전극을 형성한다.

그러나 이와 같이 상부 절연막의 높이보다 낮은 높이로 상부 전극을 제조함에 따라 상부 절연막과 상부 전극 간의 단차가 발생하여 세정 공정을 통해 상부 전극 위에 존재하는 잔류물이 완전히 제거되지 않아 반도체 소자의 전기적 특성 및 신뢰성이 저하될 수 있다.

따라서, 본 발명은 상부 전극 위에 존재하는 잔류물을 완전히 제거하여 반도체 소자의 전기적 특성 및 신뢰성을 향상할 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것이다.

본 발명에 따른 반도체 소자 및 그 제조 방법은 전도층을 가지는 반도체 기판, 상기 반도체 기판 위에 형성되어 있는 층간 절연막, 상기 층간 절연막 위에 제1 및 제2 접촉구를 가지는 하부 금속간 절연막, 상기 제1 및 제2 접촉구 각각에 형성되어 있는 금속 배선 및 MIM 하부 전극, 상기 하부 금속간 절연막 및 상기 금속 배선 위에 형성되어 있는 식각 정지막, 상기 식각 정지막 위에서 상기 MIM 하부 전극 상에 위치하는 제1 트렌치와 상기 제1트렌치의 상단에 형성되어 있는 제2 트렌치를 가지는 상부 금속간 절연막, 상기 제1 및 제2 트렌치 내벽에 형성되어 있는 유전체, 그리고 상기 제1 트렌치 위에 존재하는 상기 유전체 위에 형성되어 있는 MIM 상부 전극을 포함한다.

상기 제2 트렌치는 상기 제1 트렌치보다 폭이 넓으며 깊이가 얕을 수 있다.

전도층을 포함하는 반도체 기판 위에 층간 절연막을 형성하는 단계, 상기 층간 절연막 위에 제1 접촉구 및 제2 접촉구를 가지는 하부 금속간 절연막을 형성하는 단계, 상기 제1 및 제2 접촉구 내부에 금속 배선 및 MIM 하부 전극을 형성하는 단계, 상기 반도체 기판의 상부 구조 전면에 식각 정지막 및 상부 금속간 절연막을 차례로 형성하는 단계, 상기 상부 금속간 절연막을 패터닝 하여 상기 MIM 하부 전극 상에 제1 트렌치를 형성하고, 상기 제1트렌치의 상단에 제2 트렌치를 형성하는 단계, 상기 반도체 기판의 상부 구조 전면에 유전체를 형성하는 단계, 상기 유전체 위에 금속 박막을 형성하는 단계, 상기 반도체 기판의 상부 구조 전면에 화학 기계적 공정을 진행하여 상기 제1 트렌치 위에 존재하는 상기 유전체 위에 존재하는 MIM 상부 전극을 형성하는 단계, 그리고 상기 반도체 기판의 상부 구조 전면에 세 정 작업을 진행하는 단계를 포함한다.

상기 제1 및 제2 트렌치 형성 단계는 상기 상부 금속간 절연막과 상기 식각 정지막을 제거하는 단계를 포함할 수 있다.

상기 상부 금속간 절연막 패터닝 단계에서 상기 식각 정지막은 식각 정지점일 수 있다.

상기 제2 트렌치는 상기 제1 트렌치 보다 넓은 폭으로 형성할 수 있으며, 상기 제2 트렌치는 상기 제1 트렌치 보다 얕은 깊이로 형성할 수 있다.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

그러면 본 발명의 실시예에 따른 반도체 소자 및 그 제조 방법에 대하여 도면을 참고로 하여 상세히 설명한다.

도 1은 본 발명의 한 실시예에 따른 반도체 소자의 구조를 도시한 도면이다.

우선, 도 1을 참고로 하여 반도체 소자의 구조에 대하여 상세히 설명한다.

도 1에 도시한 바와 같이, 전도층을 포함하는 반도체 기판(100) 위에 층간 절연막(110)이 형성되어 있고, 층간 절연막(110) 위에 제1 접촉구(131)와 제2 접촉구(135)를 갖는 하부 금속간 절연막(inter-metal dielectric, IMD)(120)이 형성되어 있고, 제1 접촉구(131) 및 제2 접촉구(135) 내부에 금속 배선(133)과 하부 전극(137)이 형성되어 있고, 반도체 기판(100) 상부 구조 전면에 식각 정지막(155)과 제1 트렌치(143) 및 제2 트렌치(145)를 가지는 상부 금속간 절연막(140)이 차례로 형성되어 있고, 상부 금속간 절연막(140) 및 하부 전극(137) 위에 유전체(150)가 증착되어 있고, 제1 트렌치(143) 위에 형성되어 있는 유전체(150) 위에 상부 전극(160)이 형성되어 있다. 여기서, 제2 트렌치(145)는 제1 트렌치(143)의 폭보다 넓으며 깊이가 얕다.

도 2 내지 도 8은 본 발명의 한 실시예에 따른 반도체 소자를 제조 단계별로 도시한 도면이다.

도 2에 도시한 바와 같이, 전도층을 포함하는 반도체 기판(100) 위에 층간 절연막(110)을 형성하고, 그 위에 하부 금속간 절연막(120)과 하부 패턴 감광막(200)을 차례로 형성한다. 그리고 하부 패턴 감광막(200)을 마스크로 하여 하부 금속간 절연막(120)을 패터닝하여 제1 접촉구(131)와 제2 접촉구(135)를 형성한다.

그 다음, 도 3에 도시한 바와 같이, 하부 패턴 감광막(200)을 제거하고 제1 접촉구(131) 및 제2 접촉구(135) 내부를 금속으로 채워 각각 금속 배선(133)과 하부 전극(137)을 형성한다.

이어, 하부 금속간 절연막(120), 금속 배선(133) 및 하부 전극(137) 위에 식각 정지막(155)을 형성하고, 그 위에 상부 금속간 절연막(140) 및 제1 상부 감광막(210)을 차례로 형성하고, 제1 상부 감광막(210)을 마스크로 삼아 상부 금속간 절연막(140)을 패터닝하여 식각 정지막(155)을 노출하는 제1 트렌치(143)를 형성한다. 여기서, 식각 정지막(155)은 상부 금속간 절연막(140)의 식각 정지점이다.

그 다음, 도 4에 도시한 바와 같이, 제1 상부 감광막(210)을 제거하고, 상부 금속간 절연막(140) 위에 제2 상부 감광막(220)을 형성하고, 제2 상부 감광막(220)을 마스크로 삼아 상부 금속간 절연막(140)을 패터닝하여 제1 트렌치(143)보다 얕으며 폭이 넓은 제2 트렌치(145)를 형성한다.

그런 다음, 도 5에 도시한 바와 같이, 제2 상부 감광막(220) 및 제1 트렌치(143)를 통해 노출된 식각 정지막(155)을 제거한다. 이때, 하부 전극(137)이 드러난다.

이어, 상부 금속간 절연막(140) 및 하부 전극(137) 위에 유전체(150)를 형성한다.

그 다음, 도 1에 도시한 바와 같이, 유전체(150) 위에 금속을 형성하고 화학 기계적 연마(chemical mechanism poishing, CMP) 공정을 진행하여 평탄화 작업을 진행하여 제1 트렌치(143) 내부를 채우는 상부 전극(160)을 형성함으로써 상부 전극(160), 유전체(150) 및 하부 전극(137)으로 이루어진 MIM 캐패시터(metal insulator metal capacitor)(300)를 완성한다. 이어, 상부 전극(160) 위에 잔여하는 잔류물(도시하지 않음)을 제거하는 세정 공정을 진행한다.

앞서 설명한 바와 같이, 본 발명의 상부 금속간 절연막(140)은 종래에 하나의 트렌치를 가지는데 반해 제1 및 제2 트렌치(143, 145)를 갖는다. 이에 따라, 상부 전극(160)과 상부 금속간 절연막(140) 사이의 단차가 종래보다 작으며, 상부 전극(160)을 오픈하는 상부 금속간 절연막(140)의 면적이 넓어짐에 따라 세정 공정 진행시, 상부 전극(160) 상부에 잔여하는 잔류물을 완전히 제거할 수 있으므로 반도체 소자의 전기적 특성 및 신뢰성을 향상할 수 있다.

본 발명에 따르면 상부 금속간 절연막에 제1 및 제2 트렌치를 만들어 상부 금속간 절연막과 상부 전극 간의 단차를 줄이고 상부 전극을 오픈하는 상부 금속간 절연막의 면적을 넓힘으로써 세정 공정을 통해 잔류물이 쉽게 제거될 수 있게 하여 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (7)

1. 전도층을 가지는 반도체 기판,

   상기 반도체 기판 위에 형성되어 있는 층간 절연막,

   상기 층간 절연막 위에 제1 및 제2 접촉구를 가지는 하부 금속간 절연막,

   상기 제1 및 제2 접촉구 각각에 형성되어 있는 금속 배선 및 MIM 하부 전극,

   상기 하부 금속간 절연막 및 상기 금속 배선 위에 형성되어 있는 식각 정지막,

   상기 식각 정지막 위에서 상기 MIM 하부 전극 상에 위치하는 제1 트렌치와, 상기 제1트렌치의 상단에 형성되며 상기 제1 트렌치 보다 더 넓은 제2 트렌치를 가지는 상부 금속간 절연막,

   상기 제1 및 제2 트렌치 내벽에 형성되어 있는 유전체, 그리고

   상기 제1 트렌치 위에 존재하는 상기 유전체 위에 형성되며, 상기 상부 금속간 절연막의 상부면 보다 더 낮게 형성된 MIM 상부 전극

   을 포함하는 반도체 소자.
2. 제1항에서,

   상기 제2 트렌치는 상기 제1 트렌치보다 폭이 넓으며 깊이가 얕은 반도체 소자.
3. 전도층을 포함하는 반도체 기판 위에 층간 절연막을 형성하는 단계,

   상기 층간 절연막 위에 제1 접촉구 및 제2 접촉구를 가지는 하부 금속간 절연막을 형성하는 단계,

   상기 제1 및 제2 접촉구 내부에 금속 배선 및 MIM 하부 전극을 형성하는 단계,

   상기 반도체 기판의 상부 구조 전면에 식각 정지막 및 상부 금속간 절연막을 차례로 형성하는 단계,

   상기 상부 금속간 절연막을 패터닝 하여 상기 MIM 하부 전극 상에 제1 트렌치를 형성하고, 상기 제1트렌치의 상단에 상기 제1트렌치 보다 더 넓은 제2 트렌치를 형성하는 단계,

   상기 반도체 기판의 상부 구조 전면에 유전체를 형성하는 단계,

   상기 유전체 위에 금속 박막을 형성하는 단계,

   상기 반도체 기판의 상부 구조 전면에 화학 기계적 공정을 진행하여 상기 제1 트렌치 위에 존재하는 상기 유전체 위에 상기 상부 금속간 절연막의 상부면 보다 더 낮게 존재하는 MIM 상부 전극을 형성하는 단계, 그리고

   상기 반도체 기판의 상부 구조 전면에 세정 작업을 진행하는 단계

   를 포함하는 반도체 소자의 제조 방법.
4. 제3항에서,

   상기 제1 및 제2 트렌치 형성 단계는 상기 상부 금속간 절연막과 상기 식각 정지막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
5. 제3항에서,

   상기 상부 금속간 절연막 패터닝 단계에서 상기 식각 정지막은 식각 정지점인 반도체 소자의 제조 방법.
6. 삭제
7. 제3항에서,

   상기 제2 트렌치는 상기 제1 트렌치 보다 깊이를 얕게 형성하는 반도체 소자의 제조 방법.

Images