KR100613389B1 - 비식각 이중 다마신 공정을 이용한 반도체 소자의 구리배선 형성 방법 - Google Patents

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Abstract

비식각 이중 다마신 공정을 이용한 구리 배선 형성 방법을 제공한다. 본 발명은 구리 배선층으로서 사용되게 될 홀 부분의 기판 표면에 제1 포토레지스트막 패턴을 남기고, 상기 제1 포토레지스트막 패턴을 덮는 제1 절연막을 형성한 후, 평탄화시킨다. 이후 같은 방법으로 구리 배선층으로 사용하게 될 트랜치 부분에 제2 포토레지스트 패턴을 남기고, 상기 제2 포토레지스트막 패턴을 덮는 제2 절연막을 형성한 후 평탄화시킨다. 이어서, 상기 제1 포토레지스트막 패턴 및 제2 포토레지스트막 패턴을 제거한 후 상기 홀 및 트랜치 내부에 구리 배선층을 형성한다. 이에 따라, 본 발명은 절연막 식각 공정을 사용하지 않고 이중 다마신 공정을 위한 절연막 패턴을 형성할 수 있다.
다마신, 비식각, 보이드

Description

비식각 이중 다마신 공정을 이용한 반도체 소자의 구리 배선 형성 방법{Method for forming copper wiring layer using etchless dual damascene process}
도 1 내지 도 13은 본 발명의 제1 실시예에 의한 반도체 소자의 구리 배선 형성 방법을 설명하기 위하여 도시한 단면도들이다.
도 14 내지 도 26은 본 발명의 제2 실시예에 의한 반도체 소자의 구리 배선 형성 방법을 설명하기 위하여 도시한 단면도들이다.
본 발명은 반도체 소자의 구리 배선 형성 방법에 관한 것으로, 보다 상세하게는 이중 다마신 공정(dual damascene process)을 이용한 반도체 소자의 구리 배선 형성 방법에 관한 것이다.
종래의 다마신 공정은 금속 비아(metal via) 또는 금속 라인(metal line) 등의 금속 배선(metal interconnect)을 형성하기 위하여 절연막(dielectric layer) 혹은 낮은 유전상수(low-k)를 갖는 물질막의 식각이 반드시 수반되어야만 한다. 즉, 포토레지스트 패턴을 이용하여 절연막에 원하는 패턴의 비아홀(via hole) 및 트 랜치(trench)를 식각 공정으로 형성시킨 후, 이렇게 형성된 비아홀 및 트랜치 내부를 구리 등의 저항이 낮은 금속 물질로 충진하고(filling), 화학기계적 연마(CMP)하여 비아 또는 금속 라인을 최종적으로 형성한다.
이러한 다마신 공정은 반드시 절연막 식각 공정이 필요하게 된다. 그러나 다마신 공정에 대하여서는 공정 집적도(process integration)와 관련하여, 특히 식각 공정과 관련된 많은 문제점들이 보고되어 왔으며 이에 따르는 상당한 경제적, 인적 그리고 시간적 소모가 개발에 따르는 걸림돌로서 작용해 오고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 다마신 공정의 골격은 유지하면서 식각 공정 때문에 야기되는 공정 집적도 문제를 해결할 수 있는 반도체 소자의 구리 배선 형성 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자의 구리 배선 형성 방법은 반도체 기판 상에 제1 포토레지스트막 패턴을 형성하는 것을 포함한다. 상기 제1 포토레지스트막 패턴은 후공정에서 구리 배선층이 형성될 홀 상에 형성한다. 이어서, 상기 제1 포토레지스트막 패턴을 충분히 덮도록 상기 반도체 기판 상에 제1 절연막을 형성한다.
상기 파묻혀진 제1 포토레지스트막 패턴이 노출될 때 까지 제1 절연막을 평탄화하여 제1 절연막 패턴을 형성한다. 이어서, 상기 제1 절연막 패턴 상에 제1 절연막 패턴의 일부를 노출하는 제2 포토레지스트막 패턴을 형성한다. 상기 제2 포토 레지스트막 패턴은 후공정에서 구리 배선층이 형성될 트랜치 상에 형성한다.
상기 제2 포토레지스트막 패턴을 충분히 덮도록 상기 반도체 기판 상에 제2 절연막을 형성한다. 상기 제2 절연막은 내부에 의도적으로 보이드나 씸을 형성시켜 유전 상수를 낮출 수 있다. 상기 제2 포토레지스트막 패턴이 노출될 때까지 제2 절연막을 평탄화하여 제2 절연막 패턴을 형성한다. 다음에, 상기 제2 포토레지스트막 패턴 및 제1 포토레지스트막 패턴을 제거하여 상기 절연막 패턴들 내에 홀과 트랜치를 형성한 후, 상기 홀과 트랜치 내부에 구리 배선층을 형성한다.
이상과 같이 본 발명은 절연막 식각 공정을 이용하고 이중 다마신 공정을 수행하여 구리 배선층을 형성할 수 있어 절연막 식각과 관련된 공정 집적도 문제를 해결할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 1 내지 도 13은 본 발명의 제1 실시예에 의한 반도체 소자의 구리 배선 형성 방법을 설명하기 위하여 도시한 단면도들이다.
도 1 및 도 2를 참조하면, 반도체 기판(100) 상에 제1 포토레지스트막(102)을 형성한다. 이어서, 상기 제1 포토레지스트막(102)을 패터닝하여 제1 포토레지스트막 패턴(102a)을 형성한다. 상기 제1 포토레지스트막 패턴(102a)은 후공정에서 구리층(구리 배선층)이 채워지게 될 홀(또는 비아홀)이 형성될 부분에 형성된다.
도 3을 참조하면, 상기 제1 포토레지스트막 패턴(102a)을 충분히 파묻도록(embedding) 상기 반도체 기판(100) 상에 제1 절연막(104)을 형성한다. 다시 말해, 상기 제1 절연막(104) 내부에 제1 포토레지스트막 패턴(102a)이 형성된다. 상기 제 1 절연막(104)은 유전상수가 낮은 절연막일 수 있다. 상기 제1 절연막(104)은 산화막으로 형성할 수 있다.
도 4를 참조하면, 상기 파묻혀진 제1 포토레지스트막 패턴(102a)이 노출될 때까지 제1 절연막(104)을 화학기계적 연마(CMP)나 에치백하여 평탄화함으로써 제1 절연막 패턴(104a)을 형성한다.
도 5 및 도 6을 참조하면, 상기 제1 포토레지스트막 패턴(102a) 및 제1 절연막 패턴(104a) 상에 제2 포토레지스트막(106)을 형성한다. 이어서, 상기 제2 포토레지스트막(106)을 패터닝하여 상기 제1 절연막 패턴(104a)의 일부를 노출하는 제2 포토레지스트막 패턴(106a)을 형성한다. 상기 제2 포토레지스트막 패턴(106a)은 후공정에서 구리 배선층(구리층)이 채워지게 될 트랜치 부분이 된다.
도 7을 참조하면, 상기 제2 포토레지스트막 패턴(106a)을 충분히 파묻도록(embedding) 상기 반도체 기판(100) 상에 제2 절연막(108)을 형성한다. 다시 말해, 상기 제2 절연막(108) 내부에 제2 포토레지스트막 패턴(106a)이 형성된다. 상기 제2 절연막(108)은 유전상수가 낮은 절연막일 수 있다. 상기 제2 절연막(108)은 산화막으로 형성할 수 있다.
도 8을 참조하면, 상기 파묻혀진 제2 포토레지스트막 패턴(106a)이 노출될 때까지 제2 절연막(108)을 화학기계적 연마(CMP)나 에치백하여 평탄화함으로써 제2 절연막 패턴(108a)을 형성한다.
도 9를 참조하면, 상기 제2 포토레지스트막 패턴(106a) 및 제1 포토레지스트막 패턴(102a)을 애싱(Ashing) 및 습식 세정하여 제거한다. 이에 따라, 반도체 기 판(100) 상의 절연막 패턴(104a, 108a)에는 홀(또는 비아홀 110)과 트랜치(112)가 형성된다.
도 10 및 도 11을 참조하면, 상기 절연막 패턴(104a, 108a) 내의 홀(110)과 트랜치(112) 내벽에 배리어 금속막(114)을 형성한다. 이어서, 상기 배리어 금속막(114) 상에 구리 씨드층(116)을 형성한다.
도 12를 참조하면, 상기 홀(110)과 트랜치(112)를 충분히 매립하도록 구리 씨드층(116) 상에 구리층(118)을 전기도금법으로 형성한다. 도 12에서는 구리 씨드층(116)은 구리층(118)에 포함하여 도시하지 않는다.
도 13을 참조하면, 상기 구리층(118)을 화학기계적 연마나 에치백하여 최종적으로 상기 홀(110)과 트랜치(112) 내부에 구리 배선층(118a)을 형성함으로써 구리 배선을 완성한다.
이상과 같이 본 발명의 비식각 이중 다마신 공정을 이용한 구리 배선 형성 방법은 구리 배선층으로서 사용되게 될 홀 부분의 기판 표면에 제1 포토레지스트막 패턴을 남기고, 상기 제1 포토레지스트막 패턴을 덮는 제1 절연막을 형성한 후, 평탄화시킨다. 이후 같은 방법으로 구리 배선층으로 사용하게 될 트랜치 부분에 제2 포토레지스트 패턴을 남기고, 상기 제2 포토레지스트막 패턴을 덮는 제2 절연막을 형성한 후 평탄화시킨다. 이어서, 상기 제1 포토레지스트막 패턴 및 제2 포토레지스트막 패턴을 제거한 후 상기 홀 및 트랜치 내부에 구리 배선층을 형성함으로써 구리 배선을 완성한다. 이러한 공정을 거치게 되면 절연막 식각 공정을 사용하지 않고 이중 다마신 공정을 위한 절연막 패턴을 형성할 수 있다.
도 14 내지 도 26은 본 발명의 제2 실시예에 의한 반도체 소자의 구리 배선 형성 방법을 설명하기 위하여 도시한 단면도들이다.
구체적으로, 본 발명의 제2 실시예에 의한 반도체 소자의 구리 배선 형성 방법은 제1 실시예와 비교하여 제2 절연막 패턴에 보이드를 고의적으로 형성하여 유전 상수값을 줄이는 것이다.
도 14 및 도 15를 참조하면, 반도체 기판(200) 상에 제1 포토레지스트막(202)을 형성한다. 이어서, 상기 제1 포토레지스트막(202)을 패터닝하여 제1 포토레지스트막 패턴(202a)을 형성한다. 상기 제1 포토레지스트막 패턴(102a)은 후공정에서 구리 배선층이 채워지게 될 홀(또는 비아홀)이 형성될 부분에 형성된다.
도 16을 참조하면, 상기 제2 포토레지스트막 패턴(202a)을 충분히 덮도록(embedding) 상기 반도체 기판(200) 상에 제1 절연막(204)을 형성한다. 다시 말해, 상기 제1 절연막(204) 내부에 제1 포토레지스트막 패턴(202a)이 형성된다. 상기 제1 절연막(204)은 유전상수가 낮은 절연막일 수 있다. 상기 제1 절연막(104)은 산화막으로 형성할 수 있다.
도 17을 참조하면, 상기 제1 포토레지스트막 패턴(202a)이 노출될 때까지 제1 절연막(204)을 화학기계적 연마(CMP)나 에치백하여 평탄화함으로써, 제1 절연막 패턴(204a)을 형성한다.
도 18 및 도 19를 참조하면, 상기 제1 포토레지스트막 패턴(202a) 및 제1 절연막 패턴(204a) 상에 제2 포토레지스트막(206)을 형성한다. 이어서, 상기 제2 포토레지스트막(206)을 패터닝하여 상기 제2 절연막 패턴(204a)의 일부를 노출하는 제2 포토레지스트막 패턴(206a)을 형성한다. 상기 제2 포토레지스트막 패턴(206a)은 후공정에서 구리 배선층이 채워지게 될 트랜치 부분이 된다.
도 20을 참조하면, 상기 제2 포토레지스트막 패턴(206a)을 충분히 덮도록(embedding) 상기 반도체 기판(200) 상에 제2 절연막(208)을 형성한다. 다시 말해, 상기 제2 절연막(208) 내부에 제2 포토레지스트막 패턴(206a)이 형성된다. 상기 제2 절연막(208)은 유전상수가 낮은 절연막일 수 있다.
그런데, 본 발명의 제2 실시예에서는 의도적으로 제2 절연막(208) 내부에 보이드(또는 씸, 210)를 형성시켜서 제2 절연막(208) 자체의 유전 상수(k)값을 낮춘다. 특히, CVD공정의 특성을 이용하여 형성되는 보이드(210)는 후속공정에서 상단부위가 오픈되지 않도록 제2 절연막 내부 하단 부위에 형성하도록 조절해야 한다.
상기 제2 절연막(208)은 산화막이나, HDP(고밀도 플라즈마) USG(undoped silicate glass), FSG(Fluorosilicate Glass) 또는 BD로 형성할 수 있다. 상기 제2 절연막(208)은 화학기상증착법(CVD)으로 형성한다. 상기 제2 절연막(208)의 형성 공정과 관련된 공정 조건, 즉 압력(pressure), 파워 및 온도(temp)는 하기 표 1과 같다.
Dielectric film Pressure Power Temp
HDP USG ≥3mTorr ≥4000Ws, ≥2000Wb ≤400℃
FSG ≥2Torr ≥1000W ≤400℃
BD ≥2Torr ≥500W ≤350℃
도 21을 참조하면, 상기 제2 포토레지스트막 패턴(206a)이 노출될 때까지 제 2 절연막(208)을 화학기계적 연마(CMP)나 에치백하여 평탄화함으로써 제2 절연막 패턴(208a)을 형성한다.
도 22를 참조하면, 상기 제2 포토레지스트막 패턴(206a) 및 제1 포토레지스트막 패턴(202a)을 애싱(Ashing) 및 습식 세정하여 제거한다. 이에 따라, 반도체 기판(200) 상의 절연막 패턴(204a, 208a)에는 홀(또는 비아홀 212)과 트랜치(214)가 형성된다.
도 23 및 도 24를 참조하면, 상기 절연막 패턴(204a, 208a) 내의 홀(212)과 트랜치(214) 내벽에 배리어 금속막(216)을 형성한다. 이어서, 상기 배리어 금속막(216) 상에 구리 씨드층(218)을 형성한다.
도 25를 참조하면, 상기 홀(212)과 트랜치(214)를 충분히 매립하도록 구리 씨드층(218) 상에 구리층(220)을 전기도금법으로 형성한다. 도 25에서는 구리 씨드층(218)은 구리층(220)에 포함하여 도시하지 않는다.
도 26을 참조하면, 상기 구리층(220)을 화학기계적 연마나 에치백하여 최종적으로 상기 홀(212)과 트랜치(214) 내부에 구리 배선층(220a)을 형성함으로써 구리 배선을 완성한다.
이상과 같이 본 발명의 제2 실시예에 의한 반도체 소자의 금속 배선 형성 방법은 제1 실시예와 같이 비식각 이중 다마신 공정을 채용하면서도 제2 절연막에 보이드를 형성시켜 유전 상수값을 줄인다. 이에 따라, 본 발명의 제2 실시예에 의한 반도체 소자의 금속 배선 형성 방법은 차세대 소자에서 더욱 대두되는 금속 배선의 요구사항, 즉 낮은 k값을 가지는 절연막 형성을 만족시킬 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경실시예가 가능할 것이다.
상술한 바와 같이 본 발명은 절연막 식각 공정을 이용하지 않아도 되므로 절연막 식각과 관련된 공정 집적도 문제가 발생하지 않아 신뢰성 있는 구리 배선층을 형성할 수 있다. 본 발명은 절연막 식각 공정을 없애 전체 제조 공정수를 줄여 제조비용을 절감할 수 있다. 또한, 본 발명은 기존에 사용하던 절연막 CVD 형성 공정, 산화막 화학기계적 연마공정, 산화막 에치백 공정의 기술을 그대로 적용할 수 있는 장점도 있다.
더욱이, 본 발명은 2차 절연막 형성 시에 절연막 내부에 의도적인 보이드(void)나 씸(seam)을 형성 시켜 줌으로서 최종적인 구리 배선층의 유전 상수를 줄여 소자의 RC delay를 감소시켜 줄 수 있다.

Claims (6)

  1. 반도체 기판 상에 제1 포토레지스트막 패턴을 형성하는 단계;
    상기 제1 포토레지스트막 패턴을 충분히 덮도록 상기 반도체 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 포토레지스트막 패턴이 노출될 때까지 제1 절연막을 평탄화하여 제1 절연막 패턴을 형성하는 단계;
    상기 제1 절연막 패턴 상에 상기 제1 절연막 패턴의 일부를 노출하는 제2 포토레지스트막 패턴을 형성하는 단계;
    상기 제2 포토레지스트막 패턴을 충분히 덮도록 상기 반도체 기판 상에 제2 절연막을 형성하는 단계;
    상기 제2 포토레지스트막 패턴이 노출될 때까지 제2 절연막을 평탄화하여 제2 절연막 패턴을 형성하는 단계;
    상기 제2 포토레지스트막 패턴 및 제1 포토레지스트막 패턴을 제거하여 상기 제1 및 제2 절연막 패턴들 내에 각각 홀과 트랜치를 형성하는 단계; 및
    상기 홀과 트랜치 내부에 구리 배선층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  2. 제 1항에 있어서,
    상기 제1 포토레지스트막 패턴은 상기 구리 배선층이 형성될 홀 상에 형성하 는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  3. 제 1항에 있어서,
    상기 제2 포토레지스트막 패턴은 상기 구리 배선층이 형성될 트랜치 상에 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  4. 제 1항에 있어서,
    상기 제2 절연막 내부에 보이드나 씸을 형성시켜 유전 상수를 낮추는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  5. 제 4항에 있어서, 상기 보이드나 씸은 후속공정에서 상단부위가 오픈되지 않도록 제2 절연막 내부 하단 부위에 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  6. 제 1항에 있어서, 상기 구리 배선층을 형성하는 단계는,
    상기 홀과 트랜치 내벽에 배리어 금속막 및 구리 씨드층을 순차적으로 형성하는 단계와, 상기 홀과 트랜치를 충분히 매립하도록 구리 씨드층 상에 구리층을 형성하는 단계와, 상기 구리층을 평탄화하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
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