KR20020014274A - 반도체장치의 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

반도체장치의 비휘발성 메모리 소자 및 그 제조방법 Download PDF

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Abstract

본 발명은 반도체장치의 비휘발성 메모리소자 및 그 제조방법에 관한 것으로, 특히, 요철형태의 측면 프로파일을 갖는 홀을 갖는 소자격리용 소자격리막을 형성하고 상기 홀에 상부 표면적이 극대화된 플로팅 게이트를 형성하여 플로팅게이트와 콘트롤게이트간의 커플링 비를 증가시켜 프로그래밍 및 소거동작 특성을 개선하도록 한 반도체장치의 이이피롬(EEPROM, electrically erasable and programmable ROM), 플래쉬 등의 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다. 본 발명의 일 실시예는 소자활성영역과 소자격리영역이 정의된 제 1 도전형 반도체 기판상에 형성된 게이트절연막과, 상기 게이트절연막을 중심으로 대칭적으로 상기 기판에 형성된 한 쌍의 제 2 도전형 불순물 도핑영역과, 상기 게이트절연막을 노출시키는 개구부를 가지며 상기 기판의 전 표면을 덮는 소자격리막과, 상기 게이트절연막과 접하며 일측은 상기 개구부를 매립하고 타측은 상기 소자격리막 상부로 돌출되어 측면에 적어도 하나의 요부를 가지며 상부 표면에 적어도 하나의 홈을 갖는 플로팅게이트와, 돌출된 상기 플로팅게이트 표면을 덮는 인터폴리막과, 상기 인터폴리막을 덮는 콘트롤게이트를 포함하여 이루어진다.

Description

반도체장치의 비휘발성 메모리 소자 및 그 제조방법{Non-volatile semiconductor memory device and fabricating method thereof}
본 발명은 반도체장치의 비휘발성 메모리소자 및 그 제조방법에 관한 것으로, 특히, 요철형태의 측면 프로파일을 갖는 홀을 갖는 소자격리용 소자격리막을 형성하고 상기 홀에 상부 표면적이 극대화된 플로팅 게이트를 형성하여 플로팅게이트와콘트롤게이트간의 커플링 비를 증가시켜 프로그래밍 및 소거동작 특성을 개선하도록 한 반도체장치의 이이피롬(EEPROM, electrically erasable and programmable ROM), 플래쉬 등의 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
비휘발성 메모리소자인 이이프롬의 채널과 소스/드레인 졍션은 고농도 불순물로 도핑된 BN+(buried n+) 졍션으로 형성되며, 그 채널은 플로팅게이트(floating gate)와 콘트롤게이트(control gate)가 중첩된 하부 기판의 활성영역에 형성된다.
셀에서의 프로그래밍은 콘트롤게이트와 드레인 졍션에 각각 12 V, 7 V 정도의 높은 전압을 인가하여 채널의 드레인단에서 생성된 채널고온전자(channel hot electron)가 플로팅게이트에 주입되도록 한다.
즉, 프로그래밍시, 콘트롤게이트에 12V의 고전압을 인가하여 채널을 인버젼(inversion)시키고, 드레인에 7V를 인가시키고 소스와 웰을 그라운드시키면, 채널고온전자 주입에 의하여 드레인에서 플로틴게이트로 핫-캐리어(전자)가 주입되어 프로그래밍이 이루어진다.
소거(erase)동작은, 플로팅게이트에 저장된 캐리어(전자)를 방출시키기 위해 이피롬(EPROM)에서는 자외선 소거법을 사용하고, 이이피롬(EEPROM)에서는 솟/드레인 또는 벌크에 고전압을 인가하여 소거시킨다.
읽기(read)동작은 셀 트랜지스터의 문턱전압을 읽어 셀의 상태(cell status) 즉, 온/오프 상태를 판정하여 읽기동작을 수행한다. 다시 말하면, 콘트롤게이트에 5V를 인가하고 드레인에 1V를 인가하면, 프로그램된 셀은 문턱전압이 하이상태(최소 5V 이상)로서 오프되고, 소거 셀은 문턱전압이 로우상태로서 온으로 판정한다.
도 1a 내지 도 1b 는 종래 기술에 따라 제조된 반도체장치의 이이피롬 소자의 채널 길이방향 및 채널 폭방향에서 각각 바라본 단면도이다.
도 1a와 도 1b를 참조하면, 실리콘 기판(10)의 소정 부위에 소자격리영역과 소자활성영역을 정의하는 LOCOS(local oxidation of silicon)방법에 의하여 형성된 필드산화막(11)이 소자활성영역만을 노출시키는 형태로 형성되어 있다.
기판(10)의 활성영역에는 산화막으로 이루어진 게이트절연막(12)과 그 위에 폴리실리콘으로 이루어진 콘트롤게이트(13), 산화막 또는 O-N-O구조의 절연막 등으로 이루어진 인터폴리막(14)과 역시 폴리실리콘으로 이루어진 콘트롤게이트(15)가 형성되어 있다.
이때, 비휘발성 메모리 셀의 구현에 있어서 프로그래밍 특성에 중요한 요소중의 하나인 콘트롤게이트와 플로팅게이트의 인터폴리막(14)에 의하여 상호 접촉되는 면적비를 나타내는 커플링비(coupling ratio)가 필드산화막(11) 상부에 위치한 부위를 제외하고는 거의 평면구조에 의하여 결정되므로 커플링비를 증가시키는데 한계가 있다.
또한, 종래 기술에 따른 비휘발성 메모리소자 제조방법은 다음과 같다.
먼저, 제 1 도전형 실리콘 기판(10)의 소정 부위에 제 2 도전형 웰을 형성하고 LOCOS방법으로 소자격리막인 필드산화막(11)을 형성한 다음, 게이트산화막(12)을 열산화방법으로 기판 표면을 산화시켜 형성하고, 그 위에 폴리실리콘층을 증착한 다음 패터닝하여 메모리 셀 내에만 잔류하는 플로팅게이트(13)를 형성한다.
그 다음, 플로팅게이트(13)의 노출된 상부 표면에 폴리실리콘간의 절연막인 ONO막(14)을 형성한다.
그리고, ONO막(14) 표면을 포함하는 기판 상부 전면에 폴리실리콘층을 다시 증착한 후 채널 길이방향으로 길게 패터닝하여 콘트롤게이트(15)를 이웃한 메모리 셀과 공유하도록 형성한다.
그리고, 콘트롤게이트를 마스크로하여 소스/드레인(16) 형성용 제 1 도전형 불순물 이온주입으로 이온매몰층을 형성한 후 확산공정을 실시하여 불순물 확산영역(16)을 형성한다.
상술한 바와 같이 종래의 기술에 있어서 소자격리막인 필드산화막이 LOCOS 방법으로 형성되기 때문에 버즈 비크(bird's beak)등의 문제로 셀의 집적도 증가에 불리하고, 플로팅게이트의 상부가 편평한 구조를 가지므로 플로팅게이트와 콘트롤게이트의 커플링비가 작아 프로그래밍 속도가 느리며, 또한, 이와 같은 구조로 이이피롬 및 플래쉬(EEPROM & flash) 등의 메모리셀 구현시 안정된 소거특성을 확보하기 곤란한 문제점이 있다.
따라서, 상기의 문제점을 해결하기 위하여 본 발명은 반도체기판의 소정 부위에 불순물 도핑영역을 형성한 다음, 서로 다른 식각률을 갖는 적층구조의 희생층을 형성하고 패터닝하여 콘트롤게이트 형성부위를 정의하는 홀을 형성하고, 이 홀에 상부 표면적이 극대화된 플로팅 게이트를 형성하여, 플로팅게이트 형성공정을 단순화하고 플로팅게이트와 콘트롤게이트간의 커플링 비를 증가시켜 프로그래밍 및 소거동작 특성을 개선하도록 한 반도체장치의 비휘발성 메모리 소자 및 그 제조방법을 제공한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예는 소자활성영역과 소자격리영역이 정의된 제 1 도전형 반도체 기판상에 형성된 게이트절연막과, 상기 게이트절연막을 중심으로 대칭적으로 상기 기판에 형성된 한 쌍의 제 2 도전형 불순물 도핑영역과, 상기 게이트절연막을 노출시키는 개구부를 가지며 상기 기판의 전 표면을 덮는 소자격리막과, 상기 게이트절연막과 접하며 일측은 상기 개구부를 매립하고 타측은 상기 소자격리막 상부로 돌출되어 측면에 적어도 하나의 요부를 가지며 상부 표면에 적어도 하나의 홈을 갖는 플로팅게이트와, 돌출된 상기 플로팅게이트 표면을 덮는 인터폴리막과, 상기 인터폴리막을 덮는 콘트롤게이트를 포함하여 이루어진다.
상기 목적을 달성하기 위한 본 발명의 또 다른 실시예는 소자활성영역과 소자격리영역이 정의된 제 1 도전형 반도체 기판의 소정 부위에 서로 이격된 한 쌍의 제 2 도전형 불순물 도핑영역을 형성하는 단계와, 상기 기판상에 제 1 절연막, 제 1 희생막, 제 2 희생막, 제 3 희생막을 차례로 형성하되 상기 제 1, 제 3 희생막은 상기 제 2 희생막과 식각선택비가 큰 물질로 형성하는 단계와, 상기 제 2, 제 2, 제 1 희생막과 상기 제 1 절연막의 소정부위를 제거하여 상기 소자활성영역의 상기 불순물 도핑영역 사이의 상기 기판 표면을 노출시키는 콘택홀 형태의 개구부를 형성하는 단계와, 상기 개구부에 의하여 노출된 상기 제 3, 제 1 희생막의 측면을 소정 두께로 제거하여 상기 개구부의 내부 공간을 확장시키는 단계와, 상기 개구부에 의하여 노출된 상기 기판 표면에 게이트절연막을 형성하는 단계와, 상기 개구부를 제 1 도전층으로 충전시키는 단계와, 잔류한 상기 제 3, 제 2, 제 1 희생막을 제거하여 상기 제 1 절연막의 표면을 노출시키고 동시에 상기 제 1 도전층의 측면을 노출시키는 단계와, 노출된 제 1 도전층의 표면에 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막 표면에 제 2 도전층 패턴을 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1b 는 종래 기술에 따라 제조된 반도체장치의 이이피롬 소자의 채널 길이방향 및 채널 폭방향에서 각각 바라본 단면도
도 2는 본 발명에 따른 반도체장치의 비휘발성 메모리 소자의 레이아웃
도 3a 내지 도 3b는 본 발명에 따른 반도체장치의 비휘발성 메모리소자의 구조를 각각 도 2의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따라 채널길이 방향과 채널폭 방향으로 바라본 단면 구조도
도 4a 내지 도 4g는 본 발명에 따른 반도체장치의 비휘발성 메모리소자 제조공정을 채널길이 방향에서 도시한 제조공정 단면도이고, 도 4h는 도 4g의 제조공정을 채널 폭방향에서 도시한 제조공정단면도
본 발명은 비휘발성 메모리의 셀을 구현하는데 있어서 프로그래밍 특성 개선에 중요한 요소인 플로팅게이트와 콘트롤게이트의 접촉면적을 증가시켜 커플링비를 개선하므로서 프로그래밍 및 소거동작 특성을 개선한다.
즉, 본 발명에서는 반도체기판의 소정 부위에 선택적 이온주입으로 불순물 도핑영역을 형성한 다음, 소자격리를 위한 소자격리막을 형성하기 위하여 열산화 및 CVD(chemical vapor deposition)방법으로 산화막/질화막/HLD(high temperature low pressure dielectric)/질화막으로 이루어진 적층구조의 절연막을 형성한 다음, 절연막의 소정 부위를 제거하여 기판의 플로팅게이트 형성부위를 노출시키는 콘택홀 모양의 개구부를 형성하고, 개구부에 의하여 노출된 질화막을 등방성식각으로 제거하여 다양한 프로파일을 갖도록 개구부 내부 표면에 요철을 형성한다. 이와 같이 다양한 프로파일을 갖는 개구부에 플로팅게이트를 형성하므로 한번의 에치백으로 플로팅게이트를 패터닝할 수 있다.
그리고, 플로팅게이트 형성용 폴리실리콘의 증착을 상부에 보이드(void)가 형성될 수 있도록 하므로 플로팅게이트와 콘트롤게이트의 커플링비를 더욱 증가시켜 프로그래밍 특성을 개선하는 동시에 소거동작용 소거경로를 제공하므로 소거속도 또한 개선된다.
또한, 식각선택비가 큰재료로 적층구조의 소자격리막에 개구부를 형성하므로 개구부의 상부 프로파일이 계단 형태를 갖도록 형성할 수 있어 커플링비를 더욱 증가시킬 수 있다.
도 2는 본 발명에 따른 반도체장치의 비휘발성 메모리 소자의 레이아웃이다. 이때, 절단선 Ⅰ-Ⅰ'는 채널길이 방향이고 절단선 Ⅱ-Ⅱ'는 채널폭 방향을 나타낸다.
도 2를 참조하면, 반도체 기판인 실리콘 기판(30)상의 소정 부위에 소스/드레인으로 사용되는 다수개의 BN+형 불순물 도핑영역(32)이 서로 격리되어 규칙적인 형태로 배열되어 있다.
불순물 도핑영역(32)이 형성되지 않은 기판 상부에 기판에 수평방향, 즉, 채널폭방향으로 다수개의 콘트롤게이트(41)가 서로 이격되어 평행하게 형성되어 있다.
기판에 대한 수직방향, 즉, 채널길이 방향으로 서로 격리되어 형성된 불순물 도핑영역(32) 사이의 기판 상부와 콘트롤 게이트(41) 사이에는 소정 형태의 플로팅게이트(39)가 이웃한 셀의 플로팅게이트와 격리되어 위치한다.
도시되지는 않았지만, 플로팅게이트(39)와 콘트롤게이트(41) 사이에는 인터폴리막(inter-polysilicon layer)인 산화막이 형성되어 이들을 절연시키는 터널링 산화막이 된다.
도 3a 내지 도 3b는 본 발명에 따른 반도체장치의 비휘발성 메모리소자의 구조를 각각 도 2의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따라 채널길이 방향과 채널폭 방향으로 바라본 단면 구조도이다.
도 3a와 도 3b를 참조하면, 제 2 도전형 실리콘 기판(20)의 소정 부위에 소스/드레인으로 사용되는 제 1 도전형 불순물로 도핑된 영역인 BN+졍션(32)이 소정의 간격으로 이웃한 BN+졍션과 이격된 채 형성되어 있다.
BN+졍션(32) 표면을 포함하는 기판(30)상에 열성장된 산화막으로 이루어진 소자격리막(330)이 콘택홀 형태로 기판의 활성영역을 노출시키는 개구부를 가지며 형성되어 있다.
개구부에 의하여 노출되는 기판 표면에는 산화막으로 이루어진 게이트절연막(38)이 얇게 형성되어 있고, 게이트절연막(38)상에는 개구부를 매립하면서 소자격리막(330) 상부 표면 위로 돌출된 플로팅게이트(39)가 도핑된 폴리실리콘으로 형성되어 있다. 플로팅게이트(39)의 상부 표면 중앙부위는 오목한 형태로 함몰부위를 갖고 동시에 상부 표면 모서리는 다수개의 계단형태의 단면 프로파일을 갖는다. 본 발명의 실시예에서는 2단의 계단형태를 형성한다. 따라서, 전체적인 플로팅게이트(39)의 상부 표면이 불규칙한 요철형태를 가지므로 전체적인 상부 표면적이 확대되어 이후 콘트롤게이트(41)와의 커플링비를 증가시켜 프로그래밍 및 소거동작 속도를 개선한다.
노출된 플로팅게이트(39)의 표면에는 절연체로 인터폴리막인 산화막(40)이 얇게 형성되어 있고, 그(40) 위에는 역시 도핑된 폴리실리콘으로 이루어진 콘트롤게이트(41)가 도면상 수평방향, 즉, 채널폭 방향으로 길게 형성되어 이웃한 셀 트랜지스터들과 공유된다.
본 발명의 실시예에 따른 비휘발성 메모리소자의 동작은 다음과 같다.
프로그래밍시(도 3a 참조), 콘트롤게이트(41)에 12V의 고전압을 인가하여 채널을 인버젼(inversion)시키고, 드레인에 7V를 인가시키며 소스와 기판 벌크 또는 웰을 그라운드시키면, 채널고온전자 주입에 의하여 드레인(32)에서 플로팅게이트(39)로 핫-캐리어(전자)가 주입되어 프로그래밍이 이루어진다.
소거(erase)동작(도 3b 참조)은, 플로팅게이트(39)에 저장된 캐리어(전자)를 방출시키기 위해 콘트롤게이트(41)에 고전압을 인가하고 소스/드레인을 등전위로 그라운드시키면 FN(Fowler Nordheim) 터넬링(tunneling)효과에 의하여 소거되고, 이때, 플로팅게이트(39)와 콘트롤게이트(41)가 만나는 계단형태 프로파일의 뾰족한 부위에서 FN 터넬링이 용이하게 일어난다.
읽기(read)동작(도 3a 참조)은 셀 트랜지스터의 문턱전압을 읽어 셀의 상태(cell status) 즉, 온/오프 상태를 판정하여 읽기동작을 수행한다. 다시 말하면, 콘트롤게이트(41)에 5V를 인가하고 드레인(32)에 1V를 인가하면, 프로그램된 셀은 문턱전압이 하이상태(최소 5V 이상)로서 오프로 판정하고, 소거 셀은 문턱전압이 로우상태로서 온으로 판정한다.
도 4a 내지 도 4g는 본 발명에 따른 반도체장치의 비휘발성 메모리소자 제조공정을 채널길이 방향에서 도시한 제조공정 단면도로서, 도 4g와 도 4h는 동일한 단계에서 각각 채널 길이방향과 채널 폭방향에서 바라본 메모리셀의 단면도를 나타낸다.
도 4a를 참조하면, 제 2 도전형 기판인 실리콘기판(30)상에 화학기상증착으로 산화막을 증착한 다음 소스/드레인 형성영역을 노출시키도록 포토리쏘그래피로 패터닝하여 산화막패턴(31)으로 이루어진 이온주입마스크(31)를 형성한다. 이때, 이온주입마스크(21)에 의하여 노출되는 부위는 트랜지스터의 채널이 형성될 수 있도록 서로 소정의 간격으로 이격되게 형성된다. 이때, 이온주입마스크는 산화막 대신 포토레지스트패턴으로 형성할 수 있다.
그리고, 이온주입마스크(31)로 보호되지 않는 기판(30)의 노출부위에 졍션형성용 이온주입을 P 또는 As 등의 제 1 도전형 불순물 이온을 사용하여 실시하여 노출된 기판(30)에 BN+ 이온매몰층(32)인 불순물 도핑영역(32)을 형성한다.
도 4b를 참조하면, 이온주입마스크를 습식식각 등의 등방성식각으로 제거하여 기판의 전표면을 노출시킨 다음, 기판의 전면에 소자격리용 제 1 산화막(33)을 형성한다. 상기에서, 제 1 산화막(33)은 실리콘기판의 표면을 열산화(thermal oxidation)시켜 약 4000Å 두께로 형성한다.
그리고, 제 1 산화막(3)상에 화학기상증착으로 제 1질화막(34)을 증착하여 형성한다. 이때, 제 1 질화막(34)은 약 1000Å의 두께로 형성한다.
그 다음, 제 1 질화막(34)상에 제 2 산화막(35)을 HLD(high temperature low pressure dielectric)을 증착하여 형성한다. 이때, 제 2 산화막(35)은 약 1000Å의 두께로 형성한다.
그리고, 제 2 산화막(35)상에 제 2 질화막(36)을 증착하여 형성한다. 이때, 제 2 질화막(36)의 증착두께는 약 1000Å으로 한다.
상기에서, 제 1 산화막(33)은 필드격리용 소자격리막으로 사용하기 위하여 형성되고, 제 1 질화막(34), 제 2 산화막(35), 제 2 질화막(36)은 플로팅게이트용 틀을 형성하기 위한 희생막으로 사용된다.
도 4c를 참조하면, 희생막의 최상부에 위치한 제 2 질화막(36)상에 포토레지스트를 도포한 후, 노광 및 현상을 포토레지스트에 실시하여 한 쌍의 불순물 도핑영역(32)과 중첩되지 않고 그 사이에 위치하며 하나의 셀(cell)영역내에 포함되는 제 2 질화막의 소정 부위를 노출시키는 포토레지스트패턴(37)을 형성한다.
그리고, 포토레지스트패턴(37)으로 보호되지 않는 부위의 노출된 제 2 질화막, 제 2 산화막, 제 1 질화막, 제 1 산화막을 건식식각 등의 비등방성식각으로 제거하여 기판의 채널영역을 노출시키는 홀(H1)을 형성한다. 이때, 제 1 산화막 식각시 과도식각을 실시하여 기판의 표면을 일부 제거할 수 있다.
따라서, 잔류한 제 2 질화막(360), 제 2 산화막(350), 제 1 질화막(340), 제 1 산화막(330)으로 둘러싸인 플로팅게이트 형성용 홀(H1)이 패터닝되었다.
도 4d를 참조하면, 포토레지스트패턴(37)을 잔류시킨채로 질화막만을 선택적으로 이루 제거하기 위한 습식식각을 실시하여 홀(H2)에 의하여 노출된 제 2 질화막(361)과 제 1 질화막(341)의 측면을 측방향으로 소정량 제거한다.
따라서, 플로팅게이트 형성용 홀(H2)의 측면에 요철이 생겨 단면프로파일이 계단형태가 된다.
도 4e를 참조하면, 포토레지스트패턴을 산소 애슁(O2ashing) 등의 방법으로 제거하여 제 2 질화막(361)의 상부표면을 노출시킨다.
그리고, 홀에 의하여 노출된 기판(30) 표면을 열산화시켜 게이트산화막(38)을 형성한다.
그 다음, 플로팅게이트 형성용 도핑된 제 1 폴리실리콘층을 홀을 포함하는 제 2 질화막(361)상에 화학기상증착으로 증착하여 형성한다.
그리고, 제 2 질화막(361)의 표면을 식각정지층으로 이용하는 에치백을 제 1 폴리실리콘층에 실시하여 홀 내부에만 제 1 폴리실리콘층(39)을 잔류시킨다. 이때, 제 1 폴리실리콘층의 상부표면에 홈이 형성되어 노출 표면부위를 극대화하며, 잔류한 제 1 폴리실리콘층(39)은 비휘발성 메모리 소자의 플로팅게이트(39)가 되므로, 본 발명의 실시예에서는 일회의 식각공정으로 상부 표면적이 확장되고 측면에 요철부위가 형성되어 표면적이 극대화된 플로팅게이트(39)를 형성할 수 있다.
도 4f를 참조하면, 잔류한 제 2 질화막, HLD로 이루어진 제 2 산화막, 제 1 질화막을 습식식각으로 차례로 제거하여 소자격리막인 제 1 산화막(330)의 상부 표면을 노출시키는 동시에, 플로팅게이트(39)의 계단형태의 모서리 표면도 노출시킨다. 따라서, 플로팅게이트(39) 노출부위 표면적은 상부 표면의 홈과 모서리의 요철부에 의하여 증가하므로 이후 형성될 콘트롤게이트와의 커플링비가 증가한다.
도 4g와 도 4h를 참조하면, 노출된 플로팅게이트(260)의 표면에 인터폴리막(inter-polysilicon layer, 40) 형성용으로 산소와 질소로 이루어진 절연막인 ONO막 또는 산화막(40)을 얇게 형성한다.
그리고, 인터폴리막(40) 표면과 노출된 제 1 산화막(330)의 표면에 도핑된 제 2 폴리실리콘층을 화학기상증착으로 형성한 다음 포토리쏘그래피로 패터닝하여 도면상 수평방향, 즉, 채널폭 방향으로 길게 패터닝되어 일직선상에 있는 셀들과 공유되는 잔류한 제 2 폴리실리콘층(41)으로 이루어진 콘트롤게이트(41)를 형성한다.
따라서, 본 발명에서는 소자격리를 위한 소자격리막과 콘트롤게이트 형성용 홀을 이련의 식각공정으로 패터닝하므로 별도의 필드산화막공정이 필요하지 않고, 홀에 플로팅게이트를 일회의 에치백공정으로 형성하므로 공정이 단순화된다.
그리고, 플로팅게이트의 표면적이 극대화되므로 플로팅게이트와 콘트롤게이트의 커플링비를 증가시켜 프로그래밍 특성을 개선하는 동시에 플로팅게이트 상부에 홈이 생겨 소거동작용 소거경로를 제공하므로 소거속도 또한 개선되는 장점이 있다.

Claims (10)

  1. 소자활성영역과 소자격리영역이 정의된 제 1 도전형 반도체 기판상에 형성된 게이트절연막과,
    상기 게이트절연막을 중심으로 대칭적으로 상기 기판에 형성된 한 쌍의 제 2 도전형 불순물 도핑영역과,
    상기 게이트절연막을 노출시키는 개구부를 가지며 상기 기판의 전 표면을 덮는 소자격리막과,
    상기 게이트절연막과 접하며 일측은 상기 개구부를 매립하고 타측은 상기 소자격리막 상부로 돌출되어 측면에 적어도 하나의 요부를 가지며 상부 표면에 적어도 하나의 홈을 갖는 플로팅게이트와,
    돌출된 상기 플로팅게이트 표면을 덮는 인터폴리막과,
    상기 인터폴리막을 덮는 콘트롤게이트로 이루어진 반도체장치의 비휘발성 메모리 소자.
  2. 청구항 1에 있어서,
    상기 소자격리막은 열산화막으로 이루어진 것이 특징인 반도체장치의 비휘발성 메모리 소자.
  3. 청구항 1에 있어서,
    상기 홈은 상기 플로팅게이트 형성시 생긴 보이드가 변형된 것이 특징인 반도체장치의 비휘발성 메모리 소자.
  4. 청구항 1에 있어서,
    상기 요부에 대응하는 철부는 적어도 2개 이상으로 이루어진 것이 특징인 반도체장치의 비휘발성 메모리 소자.
  5. 소자활성영역과 소자격리영역이 정의된 제 1 도전형 반도체 기판의 소정 부위에 서로 이격된 한 쌍의 제 2 도전형 불순물 도핑영역을 형성하는 단계와,
    상기 기판상에 제 1 절연막, 제 1 희생막, 제 2 희생막, 제 3 희생막을 차례로 형성하되 상기 제 1, 제 3 희생막은 상기 제 2 희생막과 식각선택비가 큰 물질로 형성하는 단계와,
    상기 제 2, 제 2, 제 1 희생막과 상기 제 1 절연막의 소정부위를 제거하여 상기 소자활성영역의 상기 불순물 도핑영역 사이의 상기 기판 표면을 노출시키는 콘택홀 형태의 개구부를 형성하는 단계와,
    상기 개구부에 의하여 노출된 상기 제 3, 제 1 희생막의 측면을 소정 두께로 제거하여 상기 개구부의 내부 공간을 확장시키는 단계와,
    상기 개구부에 의하여 노출된 상기 기판 표면에 게이트절연막을 형성하는 단계와,
    상기 개구부를 제 1 도전층으로 충전시키는 단계와,
    잔류한 상기 제 3, 제 2, 제 1 희생막을 제거하여 상기 제 1 절연막의 표면을 노출시키고 동시에 상기 제 1 도전층의 측면을 노출시키는 단계와,
    노출된 제 1 도전층의 표면에 제 2 절연막을 형성하는 단계와,
    상기 제 2 절연막 표면에 제 2 도전층 패턴을 형성하는 단계로 이루어진 반도체장치의 메모리 소자 제조방법.
  6. 청구항 5에 있어서,
    상기 제 1 절연막과 제 2 희생막은 산화막으로 형성하고 상기 제 1, 제 3 희생막은 질화막으로 형성하는 것이 특징인 반도체장치의 비휘발성 메모리 소자 제조방법.
  7. 청구항 5에 있어서,
    상기 개구부를 형성하는 단계는, 상기 플로팅게이트 형성부위를 노출시키기 위한 비등방성식각을 사용하는 포토리쏘그래피로 실시하는 것이 특징인 반도체장치의 비휘발성 메모리 소자 제조방법.
  8. 청구항 5에 있어서,
    상기 개구부의 내부 공간을 확장시키는 단계는 상기 노출된 제 1, 제 3 희생막의 측면을 습식식각으로 리세스(recess)시켜 제거하는 단계로 이루어진 것이 특징인 반도체장치의 비휘발성 메모리 소자 제조방법.
  9. 청구항 5에 있어서,
    상기 제 2 절연막은 플로팅게이트와 콘트롤게이트의 절연을 위한 인터폴리막으로 형성하는 것이 특징인 반도체장치의 메모리 소자 제조방법.
  10. 청구항 5에 있어서,
    상기 개구부를 제 1 도전층으로 충전시키는 단계는,
    상기 개구부를 포함하는 상기 제 3 희생막의 표면에 폴리실리콘층을 화학기상증착으로 형성하여 상기 폴리실리콘층의 상부에 다수개의 보이드(void)가 형성되도록 하는 단계와,
    상기 제 3 희생막 표면을 식각정지층으로 이용하여 상기 폴리실리콘층에 에치백을 실시하여 상기 폴리실리콘층을 상기 개구부 내부에만 잔류시키는 동시에 상기 보이드의 일부가 개방되어 홈을 형성하도록 하는 단계로 이루어진 것이 특징인 반도체장치의 메모리 소자 제조방법.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100613389B1 (ko) * 2004-12-23 2006-08-21 동부일렉트로닉스 주식회사 비식각 이중 다마신 공정을 이용한 반도체 소자의 구리배선 형성 방법
KR100744139B1 (ko) * 2006-06-28 2007-08-01 삼성전자주식회사 단일 게이트 구조를 가지는 ｅｅｐｒｏｍ 및 그 동작 방법
US7566616B2 (en) 2003-07-31 2009-07-28 Dongbu Electronics Co., Ltd. Methods for fabricating flash memory devices
US7595239B2 (en) 2005-04-28 2009-09-29 Hynix Semiconductor Inc. Method of fabricating flash memory device
CN107658298A (zh) * 2016-07-25 2018-02-02 闪矽公司 凹入式通道半导体非易失性存储装置及其制造方法
CN112086510A (zh) * 2019-06-13 2020-12-15 联华电子股份有限公司 存储器元件的结构

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04196175A (ja) * 1990-11-26 1992-07-15 Fujitsu Ltd 半導体装置およびその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7566616B2 (en) 2003-07-31 2009-07-28 Dongbu Electronics Co., Ltd. Methods for fabricating flash memory devices
US7709322B2 (en) 2003-07-31 2010-05-04 Dongbu Electronics Co., Ltd. Methods for fabricating flash memory devices
KR100613389B1 (ko) * 2004-12-23 2006-08-21 동부일렉트로닉스 주식회사 비식각 이중 다마신 공정을 이용한 반도체 소자의 구리배선 형성 방법
US7595239B2 (en) 2005-04-28 2009-09-29 Hynix Semiconductor Inc. Method of fabricating flash memory device
KR100744139B1 (ko) * 2006-06-28 2007-08-01 삼성전자주식회사 단일 게이트 구조를 가지는 ｅｅｐｒｏｍ 및 그 동작 방법
CN107658298A (zh) * 2016-07-25 2018-02-02 闪矽公司 凹入式通道半导体非易失性存储装置及其制造方法
CN112086510A (zh) * 2019-06-13 2020-12-15 联华电子股份有限公司 存储器元件的结构

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