JPH1092934A - 半導体素子の金属層間絶縁膜形成方法 - Google Patents
半導体素子の金属層間絶縁膜形成方法Info
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- JPH1092934A JPH1092934A JP9165858A JP16585897A JPH1092934A JP H1092934 A JPH1092934 A JP H1092934A JP 9165858 A JP9165858 A JP 9165858A JP 16585897 A JP16585897 A JP 16585897A JP H1092934 A JPH1092934 A JP H1092934A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Abstract
(57)【要約】 （修正有）
【課題】 層間絶縁膜の一部を構成するＳＯＧがビアホ
−ル６側壁に露出されることを防止するためＳＯＧの変
形及びその内部に含有された水分がビアホ−ル内部に流
入することを防止することができる層間絶縁膜形成方法
を提供する。 【解決手段】 セル領域２０と周辺回路領域３０に区分
された基板の下部構造層１上に多数の下部金属パタ−ン
２を形成し、下部構造層上に第１絶縁膜３及び第２絶縁
膜４を形成し、第２絶縁膜４を周辺回路領域３０に形成
された下部金属パタ−ン２上端まで除去し、下部金属パ
タ−ン２間に第２絶縁膜４を残留させることにより周辺
回路領域を平坦化させる。この後、全体構造上部にＯ3
−ＴＥＯＳ酸化膜５を形成して周辺回路領域及びセル領
域を平坦化することになる。
−ル６側壁に露出されることを防止するためＳＯＧの変
形及びその内部に含有された水分がビアホ−ル内部に流
入することを防止することができる層間絶縁膜形成方法
を提供する。 【解決手段】 セル領域２０と周辺回路領域３０に区分
された基板の下部構造層１上に多数の下部金属パタ−ン
２を形成し、下部構造層上に第１絶縁膜３及び第２絶縁
膜４を形成し、第２絶縁膜４を周辺回路領域３０に形成
された下部金属パタ−ン２上端まで除去し、下部金属パ
タ−ン２間に第２絶縁膜４を残留させることにより周辺
回路領域を平坦化させる。この後、全体構造上部にＯ3
−ＴＥＯＳ酸化膜５を形成して周辺回路領域及びセル領
域を平坦化することになる。
Description
【０００１】
【発明の属する技術分野】本発明は多重金属配線構造を
有する半導体素子の金属層間絶縁膜形成方法に関し、特
にセル領域と周辺回路領域間に広域段差（ｇｌｏｂａｌ
ｔｏｐｏｌｏｇｙ）を有する素子における上部金属配
線と下部金属配線を信頼できるように連結することがで
きる金属層間絶縁膜形成方法に関するものである。
有する半導体素子の金属層間絶縁膜形成方法に関し、特
にセル領域と周辺回路領域間に広域段差（ｇｌｏｂａｌ
ｔｏｐｏｌｏｇｙ）を有する素子における上部金属配
線と下部金属配線を信頼できるように連結することがで
きる金属層間絶縁膜形成方法に関するものである。
【０００２】
【従来の技術】多重金属配線間の絶縁膜平坦化に主に用
いられる方法はＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）
平坦化方法，Ｏ3 −ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ
ｅｎｅＯｒｔｈｏ Ｓｉｌｉｃａｔｅ）酸化膜平坦化方
法，ＳＯＧ部分全面蝕刻平坦化方法及びＯ3 −ＴＥＯＳ
酸化膜＋ＳＯＧ全面蝕刻平坦化方法等がある。
いられる方法はＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）
平坦化方法，Ｏ3 −ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ
ｅｎｅＯｒｔｈｏ Ｓｉｌｉｃａｔｅ）酸化膜平坦化方
法，ＳＯＧ部分全面蝕刻平坦化方法及びＯ3 −ＴＥＯＳ
酸化膜＋ＳＯＧ全面蝕刻平坦化方法等がある。
【０００３】上述した平坦化方法には各々長短所がある
が、先ずＳＯＧ平坦化方法の場合、金属パターン間の埋
め立て効果及び平坦化特性は優秀な反面、ビアホール側
面においてＳＯＧが露出されるためビアホール形成時、
側壁の屈曲現象或いは水分放出現象等が発生する。した
がって、微細なビアホール内部において上部金属パター
ンと下部金属パターンを連結することが難しいためビア
ホールを通じた配線の信頼性を低下することになる。
が、先ずＳＯＧ平坦化方法の場合、金属パターン間の埋
め立て効果及び平坦化特性は優秀な反面、ビアホール側
面においてＳＯＧが露出されるためビアホール形成時、
側壁の屈曲現象或いは水分放出現象等が発生する。した
がって、微細なビアホール内部において上部金属パター
ンと下部金属パターンを連結することが難しいためビア
ホールを通じた配線の信頼性を低下することになる。
【０００４】Ｏ3 −ＴＥＯＳ酸化膜平坦化方法の場合、
ビアホールを通じた配線の信頼性を確保することができ
る反面、下層構造の段差が不良であるか、周辺回路領域
等パターン間の間隔が広い場合、平坦化の限界のため金
属パターン間の断線、合線が発生し、上部金属パターン
が細くなるため金属配線の信頼性が低下することにな
る。
ビアホールを通じた配線の信頼性を確保することができ
る反面、下層構造の段差が不良であるか、周辺回路領域
等パターン間の間隔が広い場合、平坦化の限界のため金
属パターン間の断線、合線が発生し、上部金属パターン
が細くなるため金属配線の信頼性が低下することにな
る。
【０００５】更に、ＳＯＧ部分全面蝕刻平坦化方法の場
合、ビアホール側面におけるＳＯＧの露出程度を減少す
ることができるためＯ3 −ＴＥＯＳ酸化膜平坦化方法と
同様にビアホールを通じた配線側面においては良好であ
るが、ＳＯＧの露出程度を減少しようとすればするほど
平坦性が低下するため限界がある。
合、ビアホール側面におけるＳＯＧの露出程度を減少す
ることができるためＯ3 −ＴＥＯＳ酸化膜平坦化方法と
同様にビアホールを通じた配線側面においては良好であ
るが、ＳＯＧの露出程度を減少しようとすればするほど
平坦性が低下するため限界がある。
【０００６】Ｏ3 −ＴＥＯＳ酸化膜とＳＯＧ膜の全面蝕
刻平坦化技術は平坦性が優秀で更にビアホール側面にお
けるＳＯＧ露出を抑制することができるため信頼性のあ
る金属配線をすることができる反面、ＳＯＧ全面蝕刻時
Ｏ3 −ＴＥＯＳ酸化膜との蝕刻選択比制御等の工程上の
難度が高く、工程マージンが小さいのみならずＳＯＧと
上部金属配線との隔離のため絶縁膜の蒸着を必要とし、
工程数が多くなるため製造単価が高くなる。
刻平坦化技術は平坦性が優秀で更にビアホール側面にお
けるＳＯＧ露出を抑制することができるため信頼性のあ
る金属配線をすることができる反面、ＳＯＧ全面蝕刻時
Ｏ3 −ＴＥＯＳ酸化膜との蝕刻選択比制御等の工程上の
難度が高く、工程マージンが小さいのみならずＳＯＧと
上部金属配線との隔離のため絶縁膜の蒸着を必要とし、
工程数が多くなるため製造単価が高くなる。
【０００７】
【発明が解決しようとする課題】したがって、本発明は
金属層間絶縁膜平坦化工程を改善し、上述した問題点を
解決することができる半導体素子の金属層間絶縁膜形成
方法を提供することにその目的がある。
金属層間絶縁膜平坦化工程を改善し、上述した問題点を
解決することができる半導体素子の金属層間絶縁膜形成
方法を提供することにその目的がある。
【０００８】
【課題を解決するための手段】上述した目的を達成する
ための本発明はセル領域と周辺回路領域に区分された基
板の下部構造層上に多数の下部金属パターンを形成する
段階と、下部金属パターンを包含した下部構造層に第１
絶縁膜を形成する段階と、第１絶縁膜上に第２絶縁膜を
形成する段階と、第２絶縁膜を周辺回路領域に形成され
た下部金属パターン上端まで除去し、下部金属パターン
間に第２絶縁膜を残留させ、周辺回路領域を平坦化させ
る段階と、全体構造上にＯ3 −ＴＥＯＳ酸化膜を形成
し、周辺回路領域及びセル領域を平坦化させる段階とに
よりなる。
ための本発明はセル領域と周辺回路領域に区分された基
板の下部構造層上に多数の下部金属パターンを形成する
段階と、下部金属パターンを包含した下部構造層に第１
絶縁膜を形成する段階と、第１絶縁膜上に第２絶縁膜を
形成する段階と、第２絶縁膜を周辺回路領域に形成され
た下部金属パターン上端まで除去し、下部金属パターン
間に第２絶縁膜を残留させ、周辺回路領域を平坦化させ
る段階と、全体構造上にＯ3 −ＴＥＯＳ酸化膜を形成
し、周辺回路領域及びセル領域を平坦化させる段階とに
よりなる。
【０００９】
【発明の実施の形態】以下、本発明を添付した図面を参
照して詳細に説明する。図１乃至図６は本発明の実施例
による半導体素子の金属層間絶縁膜形成方法を説明する
ため図示した素子の断面図であり、本発明を各段階別に
説明する。
照して詳細に説明する。図１乃至図６は本発明の実施例
による半導体素子の金属層間絶縁膜形成方法を説明する
ため図示した素子の断面図であり、本発明を各段階別に
説明する。
【００１０】図１を参照すると、先ず基板10上部にセル
領域20と周辺回路領域30に区分された下部構造層１を形
成し、下部構造層１上部に多数の下部金属パターン２を
形成する。第１絶縁膜３は多数の下部金属パターン２を
包含する下部構造層１上に形成される。
領域20と周辺回路領域30に区分された下部構造層１を形
成し、下部構造層１上部に多数の下部金属パターン２を
形成する。第１絶縁膜３は多数の下部金属パターン２を
包含する下部構造層１上に形成される。
【００１１】図１に図示されたように、下部構造層１に
はセル領域20が周辺回路領域30より高いため形成される
広域屈曲部40が存在するようになる。セル領域20の下部
金属パターン２の夫々の間隔は狭く均一である反面、周
辺回路領域30に形成された下部金属パターン２の夫々の
間隔は広く均一ではない。
はセル領域20が周辺回路領域30より高いため形成される
広域屈曲部40が存在するようになる。セル領域20の下部
金属パターン２の夫々の間隔は狭く均一である反面、周
辺回路領域30に形成された下部金属パターン２の夫々の
間隔は広く均一ではない。
【００１２】図２は第１絶縁膜３上に第２絶縁膜４が形
成されたことを図示する。第２絶縁膜４は炭素成分を含
有した有機系ＳＯＧ又はＳＯＰ（ｓｐｉｎ ｏｎ ｐｏ
ｌｙｍｅｒ）を回転方式により塗布し、４５０℃以下に
おいて熱処理（ｃｕｒｉｎｇ）を実施して形成する。
成されたことを図示する。第２絶縁膜４は炭素成分を含
有した有機系ＳＯＧ又はＳＯＰ（ｓｐｉｎ ｏｎ ｐｏ
ｌｙｍｅｒ）を回転方式により塗布し、４５０℃以下に
おいて熱処理（ｃｕｒｉｎｇ）を実施して形成する。
【００１３】図３は第２絶縁膜４を周辺回路領域30にあ
る下部金属パターン２上端まで全面蝕刻（ｅｔｃｈ−ｂ
ａｃｋ）し、下部金属パターン２間の空間に第２絶縁膜
4Aを残留させた状態を図示した。残留した第２絶縁膜4A
のため周辺回路領域30が平坦化されることが分かる。
る下部金属パターン２上端まで全面蝕刻（ｅｔｃｈ−ｂ
ａｃｋ）し、下部金属パターン２間の空間に第２絶縁膜
4Aを残留させた状態を図示した。残留した第２絶縁膜4A
のため周辺回路領域30が平坦化されることが分かる。
【００１４】第２絶縁膜４に対する全面蝕刻工程は酸素
プラズマを用いたものであり、既存の蝕刻装置、光感光
膜除去装置或いはプラズマ蒸着装置等を用いてなり、蝕
刻時第１絶縁膜３或いは下部構造層１等に蝕刻損失を発
生させることなく第２絶縁膜４のみを蝕刻する。
プラズマを用いたものであり、既存の蝕刻装置、光感光
膜除去装置或いはプラズマ蒸着装置等を用いてなり、蝕
刻時第１絶縁膜３或いは下部構造層１等に蝕刻損失を発
生させることなく第２絶縁膜４のみを蝕刻する。
【００１５】図４は下部金属パターン２間に第２絶縁膜
4Aを残留させた後全体構造上にＯ3−ＴＥＯＳ酸化膜５
を蒸着した状態を図示した。したがって、第１絶縁膜
３、残留した第２絶縁膜4A及びＯ3 −ＴＥＯＳ酸化膜５
とによりなる金属層間絶縁膜が最終的に形成される。
4Aを残留させた後全体構造上にＯ3−ＴＥＯＳ酸化膜５
を蒸着した状態を図示した。したがって、第１絶縁膜
３、残留した第２絶縁膜4A及びＯ3 −ＴＥＯＳ酸化膜５
とによりなる金属層間絶縁膜が最終的に形成される。
【００１６】Ｏ3 −ＴＥＯＳ酸化膜５を形成することに
より酸素プラズマによる第２絶縁膜４（図２参照）蝕刻
時に平坦性が低下したセル領域20の互いの間隔が狭く均
一な下部金属パターン２が再平坦化されるため下部金属
パターン２は全領域20，30において完全に平坦化され、
且つセル領域20と周辺回路領域30間の段差も緩和され
る。
より酸素プラズマによる第２絶縁膜４（図２参照）蝕刻
時に平坦性が低下したセル領域20の互いの間隔が狭く均
一な下部金属パターン２が再平坦化されるため下部金属
パターン２は全領域20，30において完全に平坦化され、
且つセル領域20と周辺回路領域30間の段差も緩和され
る。
【００１７】図５は層間絶縁膜を構成するＯ3 −ＴＥＯ
Ｓ酸化膜５及び第１絶縁膜の一部分を順次に蝕刻するこ
とにより周辺回路領域30の下部金属パターン２上にビア
ホール６が形成された状態を図示した。
Ｓ酸化膜５及び第１絶縁膜の一部分を順次に蝕刻するこ
とにより周辺回路領域30の下部金属パターン２上にビア
ホール６が形成された状態を図示した。
【００１８】図６はビアホール６を包含する全体構造上
部に上部金属パターン７を形成した状態を図示した素子
の断面図である。上部金属パターン７がビアホール６を
通じて下部金属パターン２と連結されて多重金属配線が
完成する。
部に上部金属パターン７を形成した状態を図示した素子
の断面図である。上部金属パターン７がビアホール６を
通じて下部金属パターン２と連結されて多重金属配線が
完成する。
【００１９】図５及び図６に図示されたように、ビアホ
ール６側壁には下部金属パターン３間に残留するＳＯＧ
又はＳＯＰで形成された第２絶縁膜4Aは露出されない。
したがって、ＳＯＧ膜又はＳＯＰ膜が後退することによ
り発生するビアホール６側壁の屈曲現象とＳＯＧ膜内に
存在する水分がビアホール６内部に流出される現象が起
きないようになり上部金属パターン７と下部金属パター
ン２間に断線及び空極（ｖｏｉｄ）が発生しないように
なる。
ール６側壁には下部金属パターン３間に残留するＳＯＧ
又はＳＯＰで形成された第２絶縁膜4Aは露出されない。
したがって、ＳＯＧ膜又はＳＯＰ膜が後退することによ
り発生するビアホール６側壁の屈曲現象とＳＯＧ膜内に
存在する水分がビアホール６内部に流出される現象が起
きないようになり上部金属パターン７と下部金属パター
ン２間に断線及び空極（ｖｏｉｄ）が発生しないように
なる。
【００２０】
【発明の効果】上述したように本発明はセル領域と周辺
回路領域の段差が大きいメモリ半導体素子の多層間金属
配線において、ビアホール内における金属線の断線及び
合線等を防止して配線の信頼性を増大させることができ
るとともに、最も信頼性のある工程のＯ3 −ＴＥＯＳ＋
ＳＯＧ全面蝕刻平坦化工程よりも工程が容易であり且つ
工程数も減少する。したがって収率増大及び工程製造単
価の面で効果があり，金属配線下部のキャパシタ形成工
程等においても工程マージンを確保することができるた
め、より高集積的な半導体素子開発が容易になる。
回路領域の段差が大きいメモリ半導体素子の多層間金属
配線において、ビアホール内における金属線の断線及び
合線等を防止して配線の信頼性を増大させることができ
るとともに、最も信頼性のある工程のＯ3 −ＴＥＯＳ＋
ＳＯＧ全面蝕刻平坦化工程よりも工程が容易であり且つ
工程数も減少する。したがって収率増大及び工程製造単
価の面で効果があり，金属配線下部のキャパシタ形成工
程等においても工程マージンを確保することができるた
め、より高集積的な半導体素子開発が容易になる。
【図１】本発明による半導体素子の金属層間絶縁膜形成
過程を説明するための素子の断面図である。
過程を説明するための素子の断面図である。
【図２】本発明による半導体素子の金属層間絶縁膜形成
過程を説明するための素子の断面図である。
過程を説明するための素子の断面図である。
【図３】本発明による半導体素子の金属層間絶縁膜形成
過程を説明するための素子の断面図である。
過程を説明するための素子の断面図である。
【図４】本発明による半導体素子の金属層間絶縁膜形成
過程を説明するための素子の断面図である。
過程を説明するための素子の断面図である。
【図５】本発明による半導体素子の金属層間絶縁膜形成
過程を説明するための素子の断面図である。
過程を説明するための素子の断面図である。
【図６】本発明による半導体素子の金属層間絶縁膜形成
過程を説明するための素子の断面図である。
過程を説明するための素子の断面図である。
１…下部構造層 ２…下部金属パターン ３…第１絶縁膜 ４…第２絶縁膜 4A…第２残留絶縁膜 ５…Ｏ3 −ＴＥＯＳ酸化膜 ６…ビアホール ７…上部金属パターン 10…基板 20…セル領域 30…周辺回路領域 40…広域屈曲部
Claims (5)
- 【請求項１】 半導体素子の金属層間絶縁膜形成方法に
おいて、 セル領域と周辺回路領域に区分された基板の下部構造層
上に多数の下部金属パターンを形成する段階と、 前記下部金属パターンを包含する前記下部構造層上に第
１絶縁膜を形成する段階と、 前記第１絶縁膜上に第２絶縁膜を形成する段階と、 前記第２絶縁膜を前記周辺回路領域に形成された前記下
部金属パターン上端まで除去し、前記下部金属パターン
間に第２絶縁膜を残留させ、前記周辺回路領域を平坦化
させる段階と、 全体構造上部にＯ3 −ＴＥＯＳ酸化膜を形成し、前記周
辺回路領域及び前記セル領域を平坦化させる段階とから
なることを特徴とする半導体素子の金属層間絶縁膜形成
方法。 - 【請求項２】 請求項１において、 前記第２絶縁膜はＳＯＧを回転方式により塗布した後、
４５０℃以下における熱処理を通じて形成されることを
特徴とする半導体素子の金属層間絶縁膜形成方法。 - 【請求項３】 請求項１において、 前記第２絶縁膜はＳＯＰを回転方式により塗布した後、
４５０℃以下における熱処理を通じて形成されることを
特徴とする半導体素子の金属層間絶縁膜形成方法。 - 【請求項４】 請求項１において、 前記第２絶縁膜は酸素プラズマを用いた全面蝕刻工程を
通じて除去されることを特徴とする半導体素子の金属層
間絶縁膜形成方法。 - 【請求項５】 半導体素子の金属層間絶縁膜形成方法に
おいて、 セル領域と周辺回路領域に区分された基板の下部構造層
上に多数の下部金属パターンを形成する段階と、 前記下部金属パターンを包含する前記下部構造層上に第
１絶縁膜を形成する段階と、 前記第１絶縁膜上に第２絶縁膜を形成する段階と、 前記第２絶縁膜を前記周辺回路領域に形成された前記下
部金属パターン上端まで全面蝕刻し、前記下部金属パタ
ーン間に第２絶縁膜を残留させ、前記周辺回路領域を平
坦化させる段階と、 全体構造上部にＯ3 −ＴＥＯＳ酸化膜を蒸着して前記周
辺回路領域及び前記セル領域を平坦化させる段階と、 前記Ｏ3 −ＴＥＯＳ酸化膜と前記第１絶縁膜の一部分を
順次に蝕刻し、前記周辺回路領域の下部金属パターン上
にビアホールを形成する段階と、 前記ビアホールを包含する全体構造上部に金属パターン
を形成する前記上部金属パターンを前記ビアホールを通
じて下部金属パターンと連結させる段階とによりなるこ
とを特徴とする半導体素子の金属層間絶縁膜形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR96-24949 | 1996-06-28 | ||
| KR1019960024949A KR100221583B1 (ko) | 1996-06-28 | 1996-06-28 | 반도체 소자의 금속 층간 절연막 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1092934A true JPH1092934A (ja) | 1998-04-10 |
Family
ID=19464180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9165858A Pending JPH1092934A (ja) | 1996-06-28 | 1997-06-23 | 半導体素子の金属層間絶縁膜形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH1092934A (ja) |
| KR (1) | KR100221583B1 (ja) |
| CN (1) | CN1091946C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100607363B1 (ko) | 2004-12-29 | 2006-08-01 | 동부일렉트로닉스 주식회사 | 저유전율 절연막을 이용한 금속간 절연막 및 그 형성방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003142579A (ja) * | 2001-11-07 | 2003-05-16 | Hitachi Ltd | 半導体装置の製造方法および半導体装置 |
-
1996
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|---|---|---|---|---|
| KR100607363B1 (ko) | 2004-12-29 | 2006-08-01 | 동부일렉트로닉스 주식회사 | 저유전율 절연막을 이용한 금속간 절연막 및 그 형성방법 |
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