JP2007287794A - 半導体記憶装置 - Google Patents

Abstract

【課題】６Ｆ^２セルレイアウトを有する半導体記憶装置において、ストレージキャパシタを最密状態でレイアウトし、しかもＨＳＧ閉塞マージンを十分に確保する。
【解決手段】複数の活性領域１３は、ワード線１４と直交するＸ方向と約１８度をなす直線上に整列しているとともに、ワード線１４に平行なＹ方向に整列している。各活性領域１３の両端部及び中央部にはセルコンタクト１８が形成される。ストレージノードコンタクト２４は活性領域１３の両端部に形成されたセルコンタクト１８の上方に形成され、その中心位置はセルコンタクト１８の中心位置からオフセットされて、ストレージノードコンタクト２４は等間隔な千鳥状にレイアウトされる。その後、ストレージノードコンタクトパッド２６の中心位置はストレージノードコンタクト２４の中心位置からさらにオフセットされて、ストレージノードコンタクトパッド２６は等間隔な千鳥状にレイアウトされる。
【選択図】図８

Description

本発明は、半導体記憶装置に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルレイアウトに関するものである。

半導体記憶装置の一つであるＤＲＡＭにおいては、一つのトランジスタと一つのキャパシタからなるメモリセルが互いに直交するワード線とビット線の交点に配置される。ＤＲＡＭメモリセルのレイアウト方式は、フォールデッドビット線（folded bit line）方式とオープンビット線（open bit line）方式に分けられる（特許文献１参照）。フォールデッドビット線方式は、１つのセンスアンプに接続される２本のビット線がセンスアンプで折り返して同一方向に配線される方式であり、メモリセルの最小面積の理論値は、最小加工寸法（ワード線のピッチの半分の値）"Ｆ"で表すと、８Ｆ^２（４Ｆ×２Ｆ）となる。一方、オープンビット線方式は、１つのセンスアンプに接続される２本のビット線がセンスアンプを挟んで互いに逆方向に配線される方式であり、メモリセルの理論的な最小面積は６Ｆ^２（２Ｆ×３Ｆ）となる。

６Ｆ^２のセル面積を有する従来のＤＲＡＭのレイアウトの一例を図２３に示す。複数の活性領域１３は線対称に形成され（図２３（ａ））、ワード線１４は１Ｆ間隔でＹ方向に配線されている（図２３（ｂ））。活性領域１３の中央部及び両端部にはセルコンタクト１８が形成される（図２３（ｃ））。中央部のセルコンタクト１８の直上にビット線コンタクト（不図示）が形成された後、当該ビット線コンタクト上を通過し、両端部のセルコンタクト１８を避けるように蛇行しながらＸ方向に延びるビット線が配線される（図２３（ｄ））。活性領域１３の両端部に形成されたセルコンタクト１８上にはストレージノードコンタクト２４が形成される（図２３（ｅ））。ストレージノードコンタクト２４の中心位置はセルコンタクト１８の中心位置からずれており、これにより、ストレージノードコンタクト２４はＸ方向に等間隔となるように配置されている。そして、ストレージノードコンタクト２４の直上にストレージキャパシタ２８が形成される（図２３（ｆ））。

また、特許文献１には、コンタクトプラグとストレージキャパシタとの間にランディングパッドが形成された集積回路メモリ素子の構造が記載されている。この集積回路メモリ素子は、基板上に形成されており、一方向には線形に配列されている多数のストレージノードコンタクトホールを有する層間絶縁膜と、このストレージノードコンタクトホールに埋め込まれているストレージノードコンタクトと、各ストレージノードコンタクトを露出させ、一方向に非線形に配置されている多数のランディングパッドホールを有する層間絶縁膜上に形成されている絶縁膜と、各ランディングパッドホールに埋め込まれており、各ストレージノードコンタクトに連結されているランディングパッドと、各ランディングパッドと連結されているストレージキャパシタを備えている。この構造によれば、コンタクトプラグとストレージキャパシタとの間にランディングパッドを形成しているので、たとえコンタクトプラグが平面上に横及び縦方向に一直線に配置されているとしても、ストレージキャパシタを平面上にジグザグに配置することが可能である。
特開２００４−８０００９号公報

図２３に示した従来の６Ｆ^２のメモリセル面積を有するＤＲＡＭのレイアウトでは、ストレージキャパシタが平面上にジグザグに配置されていない領域を有し、ストレージキャパシタを完全な千鳥状に配置することができないため、ストレージキャパシタを最密充填することができないという問題がある。

また、特許文献１に開示された構造では、コンタクトプラグが平面上に横及び縦方向に一直線に配置されている場合には、ストレージキャパシタを単に交互にずらしてジグザグに配置することで、ストレージキャパシタを千鳥状に配置することができ、ストレージキャパシタの最密充填が可能となる。しかし、コンタクトプラグが初めから横及び縦方向にジグザグに配置されているような場合には、ストレージキャパシタの最密充填が困難となる。また、楕円状のストレージキャパシタの短軸方向の直径が十分でないため、キャパシタの容量の増大を図ることができない。さらに、ＭＩＳ（Metal Insulator Silicon）キャパシタの下部電極をＨＳＧ−Ｓｉ（Hemi-Spherical Grained poly-Si）で構成する場合には、ＨＳＧ閉塞マージンを十分に確保することができず、ストレージキャパシタ用のシリンダホール内部がＨＳＧ−Ｓｉにより閉塞してしまうという問題もある。

したがって、本発明の目的は、６Ｆ^２セルレイアウトにおいてストレージキャパシタを最密状態でレイアウトすることができ、しかもＨＳＧ閉塞マージンを十分に確保することも可能な半導体記憶装置を提供することにある。

本発明の上記目的は、半導体基板と、半導体基板に帯状に形成された複数の活性領域と、活性領域と交差するように等間隔に配列された複数のワード線と、活性領域上であってその長手方向の中央部に形成された第１のセルコンタクト及び長手方向の両端部にそれぞれ形成された第２のセルコンタクトを含む複数のセルコンタクトと、第１のセルコンタクト上に形成されたビット線コンタクトと、ビット線コンタクト上を通過するように配線されたビット線と、第２のセルコンタクト上に形成されたストレージノードコンタクトと、ストレージノードコンタクト上に形成されたストレージノードコンタクトパッドと、ストレージノードコンタクトパッド上に形成されたストレージキャパシタとを備え、ストレージノードコンタクトの中心位置は、第２のセルコンタクトの中心位置から所定の方向にオフセットされており、ストレージノードコンタクトパッドの中心位置は、ストレージノードコンタクトの中心位置から所定の方向にオフセットされていることを特徴とする半導体記憶装置によって達成される。

本発明において、複数の活性領域は、ワード線と直交するＸ方向と所定の角度をなす直線上に整列しているとともに、ワード線に平行なＹ方向に整列していることが好ましく、所定の角度が約１８度であることが特に好ましい。活性領域をＸ方向と約１８度をなす直線上に整列した場合には、活性領域の両端部にセルコンタクトを形成する場合において、２つのセルコンタクトの中心位置間の距離をＸ方向に４Ｆ、Ｙ方向に４／３Ｆに設定することができ、６Ｆ^２レイアウトにおいて最適なセルコンタクトレイアウトを実現することができる。

本発明において、ストレージノードコンタクトの中心位置は、第２のセルコンタクトの中心位置に対して、対応するビット線コンタクト側にオフセットされていることが好ましく、第２のセルコンタクトの中心位置に対してＸ方向に等間隔となるようオフセットされていることが特に好ましい。これによれば、ストレージノードコンタクトパッドを最密状態にレイアウトする際、個々のストレージノードコンタクトパッドのオフセット量をすべて同じにすることができ、最終的にはストレージキャパシタの高精度な最密レイアウトを容易に実現することができる。

本発明においては、対応する活性領域の中央部に近づく方向にストレージノードコンタクトパッドの位置がオフセットされた第１のパッドレイアウトと、対応する活性領域の中央部から離れる方向にストレージノードコンタクトパッドの位置がオフセットされた第２のパッドレイアウトとが、Ｙ方向に配列された複数の活性領域に対して、交互に採用されていることが好ましい。第１及び第２のパッドレイアウトはまた、直線上に配列された複数の活性領域に対して、交互に採用されていていることが好ましい。この場合、ストレージノードコンタクトパッドのオフセット量は、Ｘ方向に３／４Ｆ、Ｙ方向に１／３Ｆであることが好ましい。ストレージノードコンタクトパッドが以上のようにオフセットされることにより、ストレージノードコンタクトパッドを均一な千鳥状に配置することができ、ストレージキャパシタの高精度な最密レイアウトを容易に実現することができる。

本発明によれば、６Ｆ^２セルレイアウトを有するＤＲＡＭ等の半導体記憶装置において、ストレージキャパシタを最密状態で配置することができ、ＨＳＧ閉塞マージンを十分に確保することができる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１乃至９は、本発明の好ましい実施形態に係る半導体記憶装置の一つであるＤＲＡＭ１０のレイアウトをその製造プロセスに沿って順に示す略平面図である。また、図１０乃至１８は、図１乃至図９それぞれのＰ−Ｐ線に沿った略断面図である。

半導体記憶装置１０の製造では、まず図１及び図１０に示すように、シリコン基板１１上にＳＴＩ（Shallow Trench Isolation）等の方法によりフィールド酸化膜（素子分離領域）１２を形成し、これにより複数の活性領域１３を形成する。活性領域１３は、所定の長さを有する略帯状の領域であって、複数の活性領域１３がその長手方向に一直線上に形成されている。活性領域１３の長手方向は、後述するワード線の配線方向と直交する方向をＸ方向とするとき、Ｘ方向に対して約１８度の角度をなしている。活性領域をＸ方向と約１８度をなす直線上に整列させた場合には、後述するセルコンタクトの形成において、活性領域の両端部にそれぞれ形成される２つのセルコンタクトの中心位置間の距離のＸ方向成分を４Ｆ、Ｙ方向成分を４／３Ｆに設定することができ、６Ｆ^２レイアウトにおいて最適なセルコンタクトレイアウトを実現することができる。また、ワード線の配線方向をＹ方向とするとき、活性領域１３はＹ方向に等間隔に配列されている。活性領域１３の幅は１Ｆ（［Ｆ」は最小加工寸法）程度であり、長さは５．１Ｆ程度である。また、Ｙ方向に隣接する活性領域１３間の中心距離は２Ｆに設定される。

次に、図２及び図１１に示すように、活性領域１３が形成されたシリコン基板１１上に複数のワード線１４を形成する。ワード線１４はＹ方向に配線されており、ワード線１４の幅及び隣接するワード線１４、１４間のスペースは共に１Ｆに設定されている。一つの活性領域１３には２本のワード線１４Ｌ、１４Ｒが交差しており、一方のワード線１４Ｌは活性領域１３の一方の端部と中央部との間を通過し、他方のワード線１４Ｒは活性領域１３の他方の端部と中央部との間を通過している。ワード線１４の３本に１本は活性領域１３と交差しておらず、実際にワード線として機能しないダミーワード線１４Ｄとなる。ワード線１４の形成では、まず基板全面にゲート酸化膜１４ａを形成した後、その上にポリシリコン膜、タングステンシリサイド膜、タングステン膜及び窒化タングステン膜を順次積層してなる導電膜１４ｂを形成し、さらにシリコン窒化膜からなるゲートキャップ絶縁膜１４ｃを形成する。次に、これらの多層膜を直線状にパターニングすることにより、ワード線１４が形成される。

次に、図３及び図１２に示すように、ワード線１４の両側にサイドウォール１５を形成すると共に、活性領域１３の露出部分にシリコンエピタキシャル層１６を形成する。サイドウォール１５は、基板全面に２６ｎｍ程度の厚みを有するシリコン窒化膜を形成した後、これをエッチバックすることにより形成される。その後、各活性領域１３の露出部分であるその中央部及び両端部をエピタキシャル成長させて、シリコンエピタキシャル層１６を形成する。シリコンエピタキシャル層１６の幅は６０ｎｍ程度、Ｙ方向の幅は１６８ｎｍ程度、Ｙ方向に隣接するシリコンエピタキシャル層１６、１６間の分離マージンは３０ｎｍ程度であることが好ましい。

次に、図４及び図１３に示すように、活性領域１３の中央部及び両端部の上方にセルコンタクト１８を形成する。セルコンタクト１８は、基板全面に所定の厚みを有するＢＰＳＧ（Boro-Phospho Silicate Glass）からなる層間絶縁膜１７を形成し、各活性領域１３の中央部及び両端部において層間絶縁膜１７を貫通するコンタクトホールを形成した後、コンタクトホール内をＤＯＰＯＳ（Doped Poly-Silicon）等の導電性材料で埋めることにより形成される。コンタクトホールは、レジストマスクを用いたフォトリソグラフィ及びエッチングにより形成される。また、セルコンタクト１８は、コンタクトホールの内部を含む基板全面にＤＯＰＯＳを堆積した後、ＣＭＰにより研磨して、ＤＯＰＯＳをコンタクトホールの内部にのみ残すことにより形成される。

ここで、活性領域１３の両端部に形成されるセルコンタクト１８ｂ、１８ｂの中心位置間の距離のＸ方向成分は４Ｆ、Ｙ方向成分は４／３Ｆとなるように設定され、活性領域１３の中央部に形成されるセルコンタクト１８ａは、両端部のセルコンタクト１８ｂ、１８ｂの中間位置である活性領域１３の中央部に設けられている。Ｙ方向に隣接するセルコンタクト１８、１８間の中心距離は２Ｆである。また、セルコンタクト１８のトップ径（直径）は１４０ｎｍ前後であることが好ましく、ボトム径（直径）は９３ｎｍであることが好ましい。

次に、図５及び図１４に示すように、各活性領域１３の中央部に形成されたセルコンタクト（以下、第１のセルコンタクトという）の上方にビット線コンタクト２０を形成する。ビット線コンタクト２０は、基板全面に所定の厚みを有するＢＰＳＧからなる層間絶縁膜１９を形成し、第１のセルコンタクト１８ａの上方において層間絶縁膜１９を貫通するコンタクトホールを形成した後、コンタクトホール内をタングステン等の導電性材料で埋めることにより形成される。ビット線コンタクト２０の中心位置は第１のセルコンタクト１８ａの中心位置と一致している。コンタクトホールは、レジストマスクを用いたフォトリソグラフィ及びエッチングにより形成される。また、ビット線コンタクト２０は、コンタクトホールの内部を含む基板全面にタングステンを堆積した後、ＣＭＰにより研磨して、タングステンをコンタクトホールの内部にのみ残すことにより形成される。

ここで、ビット線コンタクト２０の中心位置は第１のセルコンタクト１８ａの中心位置と一致しているので、Ｙ方向に隣接する２つビット線コンタクト２０、２０間の中心距離は２Ｆである。ビット線コンタクト２０のトップ径（直径）は１２０ｎｍ程度であることが好ましく、ボトム径（直径）は９３ｎｍ程度であることが好ましい。

次に、図６及び図１５に示すように、Ｘ方向に複数のビット線２２を配線する。ビット線２２は、ビット線コンタクト２０上を通過し、活性領域１３の両端部に形成されたセルコンタクト（以下、第２のセルコンタクトという）１８ｂの上方を避けるように蛇行して配線される。ビット線２２は、基板全面に窒化タングステン膜２２ａ及びタングステン膜２２ｂをスパッタリングにより順次堆積した後、シリコン窒化膜等のハードマスクを用いてこれらをエッチングすることにより形成される。これにより、最終加工寸法Ｆよりも十分に細い線幅を有するビット線２２を形成することができ、ビット線コンタクト２０に対する踏み外しマージンを十分に確保することができる。なお、Ｙ方向に隣接するビット線２２間の距離は、最も広いところで２Ｆ、最も狭いところで１．９Ｆに設定される。また、ビット線２２の蛇行幅は２／３Ｆに設定され、蛇行のための折り曲げ角度は、活性領域１３の傾きと同じく約１８度に設定される。したがって、ビット線２２は、活性領域１３と平行に延在する部分を有している。

次に、図７及び図１６に示すように、第２のセルコンタクト１８ｂの上方にストレージノードコンタクト２４を形成する。ストレージノードコンタクト２４の形成では、基板全面に所定の厚みを有するシリコン酸化膜からなる層間絶縁膜２３を形成し、第２のセルコンタクト１８ｂの上方において層間絶縁膜２３を貫通する楕円状のコンタクトホールを形成する。次に、コンタクトホールの内部を含む基板全面にＤＯＰＯＳ等の導電性材料を堆積した後、ＣＭＰにより研磨して、導電性材料をコンタクトホールの内部にのみ残すことにより、ストレージノードコンタクト２４が形成される。ストレージノードコンタクト２４の中心位置は第２のセルコンタクト１８ｂの中心位置と一致しておらず、Ｘ方向であって、対応する活性領域１３の中央部に近づく方向に０．５Ｆオフセットされている。その結果、ストレージノードコンタクト２４はＸ方向に等間隔に配列されることになる。Y方向に隣接する２つのストレージノードコンタクト２４、２４間の中心距離は２．０Ｆであり、それ以外の斜め方向に隣接する２つのストレージノードコンタクト２４、２４間の中心距離は３．０７Ｆ程度である。ストレージノードコンタクト２４のボトム径の短軸、長軸はそれぞれ７０ｎｍ、１２０ｎｍであることが好ましく、トップ径の短軸、長軸はそれぞれ９７ｎｍ、１３８ｎｍであることが好ましい。

次に、図８及び図１７に示すように、各ストレージノードコンタクト２４の上方に楕円状のストレージノードコンタクトパッド２６を形成する。ストレージノードコンタクトパッド２６は、層間絶縁膜２３およびストレージコンタクト２４の上にＤＯＰＯＳ等の導電性材料を堆積した後、レジストマスクを用いてエッチングすることにより形成する。なお、図７及び図１６の段階で、層間絶縁膜２３を貫通するコンタクトホールを形成し、コンタクトホールが埋まるように全面にＤＯＰＯＳを形成した後、ストレージノードコンタクトパッドのパターンからなるレジストマスクを用いてエッチングすることにより、ストレージノードコンタクトパッド２６とストレージノードコンタクト２４を同時に形成しても良い。ストレージノードコンタクトパッド２６の面積はストレージノードコンタクト２４の面積よりも広く、その短軸及び長軸の長さはそれぞれ１３５ｎｍ、１７０ｎｍに設定される。このとき、ストレージノードコンタクトパッド２６の中心位置はストレージノードコンタクト２４の中心位置と一致しておらず、ストレージノードコンタクト２４の中心位置よりも内側（対応する活性領域１３の中央部に近づく方向）か、或いは外側（対応する活性領域１３の中央部から離れる方向）にオフセットされている。

ストレージノードコンタクトパッド２６のレイアウトとしては、同じ活性領域に対応する２つのストレージノードコンタクトパッド２６が活性領域１３の中央部に近づく方向（内側）にオフセットされた第１のパッドレイアウトと、同じ活性領域に対応する２つのストレージノードコンタクトパッド２６が活性領域１３の中央部から離れる方向（外側）にオフセットされた第２のパッドレイアウトとが混在している。そして、これら第１のパッドレイアウトと第２のパッドレイアウトが、Ｙ方向に配列された複数の活性領域１３に対して交互に採用されている。例えば、図８において、Ｙ方向に連続する第１、第２及び第３の活性領域１３Ａ乃至１３Ｃに着目すれば、第１の活性領域１３Ａをベースとするストレージノードコンタクトパッド２６、２６は内側にオフセットされた第１のパッドレイアウトを有しており、第２の活性領域１３Ｂをベースとするストレージノードコンタクトパッド２６、２６は外側にオフセットされた第２のパッドレイアウトを有しており、第３の活性領域１３Ｃをベースとするストレージノードコンタクトパッド２６、２６は内側にオフセットされた第１のパッドレイアウトを有している。

上述した第１及び第２のパッドレイアウトにおいては、ストレージノードコンタクトパッド２６の中心位置が斜め方向にオフセットされる。つまり、オフセットの方向がＸ方向の成分とＹ方向の成分の両方を有している。第１のパッドレイアウトの場合、ストレージノードコンタクトパッド２６の中心位置は、Ｘ方向に対しては、対応する活性領域の中央部に近づく方向に３／４Ｆオフセットされ、Ｙ方向に対しては、対応する活性領域１３の中央部から離れる方向に１／３Ｆオフセットされる。また、第２のパッドレイアウトの場合、ストレージノードコンタクトパッド２６の中心位置は、Ｘ方向に対しては、対応する活性領域１３の中央部から離れる方向に３／４Ｆオフセットされ、Ｙ方向に対しては、対応する活性領域１３の中央部から離れる方向に１／３Ｆオフセットされる。これにより、Ｘ方向に隣接する２つのストレージノードコンタクトパッド２６間の中心距離は３Ｆに設定され、ストレージノードコンタクトパッド２６のＹ方向の配列間隔は２Ｆに設定される。このとき、斜め方向に隣接する２つのストレージノードコンタクトパッド２６間の中心距離は２．５Ｆとなる。

図１９乃至２２は、図８に示したレイアウトについて詳細に説明するための略平面図である。

図１９に示すように、Ｙ方向に連続する活性領域１３Ａ乃至１３Ｃに着目すると、活性領域１３Ａの一方の端部に形成された第１のストレージノードコンタクトパッド２６ａと、活性領域１３Ｂの一方の端部に形成された第２のストレージノードコンタクトパッド２６ｂとの位置関係は、活性領域１３Ｃの両端部にそれぞれ形成された第３及び第４のストレージノードコンタクトパッド２６ｃ及び２６ｄとの位置関係に等しくなっている。また、第１のストレージノードコンタクトパッド２６ａと第３のストレージノードコンタクトパッド２６ｃとの位置関係も、第２のストレージノードコンタクトパッド２６ｂと、第４のストレージノードコンタクトパッド２６ｄとの位置関係に等しくなっている。すなわち、第１及び第２のストレージノードコンタクトパッド２６ａ、２６ｂの中心位置間の距離Ｌ_１１、第２及び第４のストレージノードコンタクトパッド２６ｂ、２６ｄの中心位置間の距離Ｌ_１２、第４及び第３のストレージノードコンタクトパッド２６ｄ、２６ｃの中心位置間の距離Ｌ_１３、及び第３及び第１のストレージノードコンタクトパッド２６ｃ、２６ａの中心位置間の距離Ｌ_１４はすべて等しく設定され、これらの点を連続的に結ぶ線は菱形になる。また、別の視点によれば、第２のストレージノードコンタクトパッド２６ｂの中心位置及び第３のストレージノードコンタクトパッド２６ｃの中心位置を結ぶＸ方向の線分と、第１のストレージノードコンタクトパッド２６ａの中心位置及び第４のストレージノードコンタクトパッド２６ｄの中心位置を結ぶＹ方向の線分が互いに直交し、かつ一方の線分が他方の線分の中点を通過することになる。

また、図２０に示すように、Ｙ方向に連続する活性領域１３Ｆ乃至１３Hと、活性領域１３Ｇの長手方向に隣接する活性領域１３Bに着目すると、活性領域１３Ｆの一方の端部に形成された第１のストレージノードコンタクトパッド２６ｅと、活性領域１３Ｇの一方の端部に形成された第２のストレージノードコンタクトパッド２６ｆとの位置関係は、活性領域１３Ｂの一方の端部に形成された第３のストレージノードコンタクトパッド２６ｂと、活性領域１３Ｈの一方の端部に形成された第４のストレージノードコンタクトパッド２６ｇとの位置関係に等しい。また、第１のストレージノードコンタクトパッド２６ｅと第３のストレージノードコンタクトパッド２６ｂとの位置関係は、第２のストレージノードコンタクトパッド２６ｆと第４のストレージノードコンタクトパッド２６ｇとの位置関係に等しい。すなわち、第１及び第２のストレージノードコンタクトパッド２６ｅ、２６ｆの中心位置間の距離Ｌ_２１、第２及び第４のストレージノードコンタクトパッド２６ｆ、２６ｇの中心位置間の距離Ｌ_２２、第４及び第３のストレージノードコンタクトパッド２６ｇ、２６ｂの中心位置間の距離Ｌ_２３、及び第３及び第１のストレージノードコンタクトパッド２６ｂ、２６ｅの中心位置間の距離Ｌ_２４はすべて等しく設定され、これらの点を連続的に結ぶ線は、図１９に示したものと同形の菱形になる。また、別の視点によれば、第２のストレージノードコンタクトパッド２６ｂの中心位置及び第３のストレージノードコンタクトパッド２６ｆの中心位置を結ぶＸ方向の線分と、第１のストレージノードコンタクトパッド２６ｅの中心位置及び第４のストレージノードコンタクトパッド２６ｇの中心位置を結ぶＹ方向の線分が互いに直交し、かつ一方の線分が他方の線分の中点を通過することになる。

また、図２１に示すように、Ｙ方向に連続する活性領域１３B及び１３Cと、活性領域１３Ｃの長手方向に隣接する活性領域１３Hに着目すると、活性領域１３Ｃの一方の端部に形成された第１のストレージノードコンタクトパッド２６ｃと、活性領域１３Ｃの他方の端部に形成された第２のストレージノードコンタクトパッド２６ｄとの位置関係は、活性領域１３Ｂの一方の端部に形成された第３のストレージノードコンタクトパッド２６ｂと、活性領域１３Ｈの一方の端部に形成された第４のストレージノードコンタクトパッド２６ｇとの位置関係に等しい。また、第１のストレージノードコンタクトパッド２６ｃと第３のストレージノードコンタクトパッド２６ｂとの位置関係は、第２のストレージノードコンタクトパッド２６ｄと第４のストレージノードコンタクトパッド２６ｇとの位置関係に等しい。すなわち、第１及び第２のストレージノードコンタクトパッド２６ｃ、２６ｄの中心位置間の距離Ｌ_３４と第３及び第４のストレージノードコンタクトパッド２６ｂ、２６ｇの中心位置間の距離Ｌ_３２は等しく設定され、また第１及び第３のストレージノードコンタクトパッド２６ｃ、２６ｂの中心位置間の距離Ｌ_３１と第２及び第４のストレージノードコンタクトパッド２６ｄ、２６ｇの中心位置間の距離Ｌ_３３は等しく設定され、これらの点を連続的に結ぶ線は平行四辺形になる。

また、図２２に示すように、Ｙ方向に連続する活性領域１３Ａ及び１３Ｂと、活性領域１３Ａの長手方向に隣接する活性領域１３Ｆと、活性領域１３ＦとＹ方向に隣接し且つ活性領域１３Ｂの長手方向に隣接する活性領域１３Ｇに着目すると、活性領域１３Ａの一方の端部に形成された第１のストレージノードコンタクトパッド２６ａと、活性領域１３Ｂの一方の端部に形成された第２のストレージノードコンタクトパッド２６ｂとの位置関係は、活性領域１３Ｆの一方の端部に形成された第３のストレージノードコンタクトパッド２６ｅと、活性領域１３Ｇの一方の端部に形成された第４のストレージノードコンタクトパッド２６ｆとの位置関係に等しい。また、第１のストレージノードコンタクトパッド２６ａと第３のストレージノードコンタクトパッド２６ｅとの位置関係は、第２のストレージノードコンタクトパッド２６ｂと第４のストレージノードコンタクトパッド２６ｆとの位置関係に等しい。すなわち、第１及び第２のストレージノードコンタクトパッド２６ａ、２６ｄの中心位置間の距離Ｌ_４４と第３及び第４のストレージノードコンタクトパッド２６ｅ、２６ｇの中心位置間の距離Ｌ_４２は等しく設定され、また第１及び第３のストレージノードコンタクトパッド２６ａ、２６ｅの中心位置間の距離Ｌ_４１と第２及び第４のストレージノードコンタクトパッド２６ｂ、２６ｆの中心位置間の距離Ｌ_４３は等しく設定され、これらの点を連続的に結ぶ線は、図２１に示したものと同形の平行四辺形になる。

各ストレージノードコンタクトパッド２６が以上のようにレイアウトされていることにより、ストレージノードコンタクトパッド２６は基板全面において均一な千鳥状となる。

次に、図９及び図１８に示すように、各ストレージノードコンタクトパッド２６の上方にストレージキャパシタ２８を形成する。ストレージキャパシタ２８は、基板全面に層間絶縁膜２７を形成し、各ストレージノードコンタクトパッド２６の上方において層間絶縁膜２７を貫通するシリンダホールを形成した後、シリンダホール内に下部電極、容量絶縁膜及び上部電極を順次堆積することにより形成される。本実施形態においては、ストレージキャパシタ２８の下部電極がＨＳＧ−Ｓｉであることが好ましい。ＨＳＧ−Ｓｉによれば電極の表面積の増大によりリフレッシュ特性の大幅な向上を図ることができる。ストレージキャパシタ２８の中心位置はストレージノードコンタクトパッド２６の中心位置と一致しているので、Ｘ方向に隣接する２つのストレージキャパシタ２８（及びストレージノードコンタクトパッド２６）間の中心距離は３．０Ｆとなり、それ以外の斜め方向に配置された隣接する２つのシリンダ型のストレージキャパシタ２８、２８間の中心距離は２．５Ｆとなる。シリンダホールのボトム径の短軸、長軸はそれぞれ８６ｎｍ、１２４ｎｍであることが好ましく、トップ径の短軸、長軸はそれぞれ１４３ｎｍ、１８１ｎｍであることが好ましい。

以上説明したように、本実施形態によれば、ストレージノードコンタクトの中心位置をセルコンタクトの中心位置からオフセットして、ストレージノードコンタクトを等間隔な千鳥状にレイアウトした後、ストレージノードコンタクトパッドの中心位置をストレージノードコンタクトの中心位置からさらにオフセットして、ストレージノードコンタクトパッドを等間隔な千鳥状にレイアウトしたことにより、ストレージキャパシタを最密状態で配置することが可能となる。また、ストレージキャパシタの短辺ピッチを従来よりも大きくすることができ、これにより、キャパシタの容量の増大及びＨＳＧ閉塞マージンの拡大が可能となる。

本発明は、以上の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲内で種々の変更を加えることが可能であり、これらも本発明の範囲に包含されるものであることは言うまでもない。

例えば、上記実施形態においては、ストレージキャパシタ２８がシリンダ形状を有しているが、ストレージキャパシタの形状がこれに限定されるものではなく、柱型やクラウン型など、他の形状を有していても構わない。

また、上記実施形態においては、シリコン窒化膜等のハードマスクを用いたエッチングによりビット線２１を形成しているが、ダマシンプロセス等の超微細加工技術を用いて、溝幅の十分に細いビット線２１を形成することも可能である。

また、上記実施形態においては、下部電極にＨＳＧ−Ｓｉを用いたＭＩＳキャパシタを例に説明したが、本発明はＭＩＭ（Metal Insulator Metal）キャパシタにも適用可能である。ＭＩＭキャパシタの場合、下部電極として窒化チタン等の金属材料をＣＶＤ法により形成し、絶縁層として酸化アルミニウムや酸化ハフニウムをＡＬＤ法により形成することにより、ＨＳＧーＳｉを用いたＭＩＳキャパシタよりもさらに大きな容量を得ることができる。窒化チタン等の下部電極は、ストレージノードコンタクト及びストレージノードコンタクトパッドと同時に形成してもよく、ストレージノードコンタクトをシリコンの埋め込みにより形成した後、窒化チタンからなるストレージノードコンタクトパッドを形成してもよい。ただし、いずれの場合も、窒化チタンとその下部にあるシリコンとの界面にはチタンシリサイドを形成する必要があることは言うまでもない。

本発明の好ましい実施形態に係るＤＲＡＭ１０のレイアウトの一部（活性領域１３の形成）を示す略平面図である。 本発明の好ましい実施形態に係るＤＲＡＭ１０のレイアウトの一部（ワード線１４の形成）を示す略平面図である。 本発明の好ましい実施形態に係るＤＲＡＭ１０のレイアウトの一部（サイドウォール１５及びシリコンエピタキシャル層１６の形成）を示す略平面図である。 本発明の好ましい実施形態に係るＤＲＡＭ１０のレイアウトの一部（セルコンタクト１８の形成）を示す略平面図である。 本発明の好ましい実施形態に係るＤＲＡＭ１０のレイアウトの一部（ビット線コンタクト２０の形成）を示す略平面図である。 本発明の好ましい実施形態に係るＤＲＡＭ１０のレイアウトの一部（ビット線２２の形成）を示す略平面図である。 本発明の好ましい実施形態に係るＤＲＡＭ１０のレイアウトの一部（ストレージノードコンタクト２４の形成）を示す略平面図である。 本発明の好ましい実施形態に係るＤＲＡＭ１０のレイアウトの一部（ストレージノードコンタクトパッド２６の形成）を示す略平面図である。 本発明の好ましい実施形態に係るＤＲＡＭ１０のレイアウト（ストレージキャパシタ２８）の一部を示す略平面図である。 図１のＰ−Ｐ線に沿ったＤＲＡＭ１０の略部分断面図である。 図２のＰ−Ｐ線に沿ったＤＲＡＭ１０の略部分断面図である。 図３のＰ−Ｐ線に沿ったＤＲＡＭ１０の略部分断面図である。 図４のＰ−Ｐ線に沿ったＤＲＡＭ１０の略部分断面図である。 図５のＰ−Ｐ線に沿ったＤＲＡＭ１０の略部分断面図である。 図６のＰ−Ｐ線に沿ったＤＲＡＭ１０の略部分断面図である。 図７のＰ−Ｐ線に沿ったＤＲＡＭ１０の略部分断面図である。 図８のＰ−Ｐ線に沿ったＤＲＡＭ１０の略部分断面図である。 図９のＰ−Ｐ線に沿ったＤＲＡＭ１０の略部分断面図である。 図８に示したレイアウトについて詳細に説明するための略平面図である。 図８に示したレイアウトについて詳細に説明するための略平面図である。 図８に示したレイアウトについて詳細に説明するための略平面図である。 図８に示したレイアウトについて詳細に説明するための略平面図である。 ６Ｆ^２のセル面積を有する従来のＤＲＡＭのレイアウトの一例を示す略平面図である。

符号の説明

１０ 半導体記憶装置
１１ シリコン基板
１２ フィールド酸化膜
１３ 活性領域
１３Ａ〜１３Ｈ 活性領域
１４ ワード線
１４ａ ゲート酸化膜
１４ｂ 導電膜
１４ｃ ゲートキャップ絶縁膜
１４Ｄ ダミーワード線
１５ サイドウォール
１６ シリコンエピタキシャル層
１７ 層間絶縁膜
１８ セルコンタクト
１８ａ 第１のセルコンタクト
１８ｂ 第２のセルコンタクト
１９ 層間絶縁膜
２０ ビット線コンタクト
２２ ビット線
２２ａ 窒化タングステン膜
２２ｂ タングステン膜
２３ 層間絶縁膜
２４ ストレージノードコンタクト
２６ ストレージノードコンタクトパッド
２６ａ〜２６ｇ ストレージノードコンタクトパッド
２７ 層間絶縁膜
２８ ストレージキャパシタ

Claims (24)

1. 半導体基板と、
   前記半導体基板に帯状に形成された複数の活性領域と、
   前記活性領域と交差するように等間隔に配列された複数のワード線と、
   前記活性領域上であってその長手方向の中央部に形成された第１のセルコンタクト及び前記長手方向の両端部にそれぞれ形成された第２のセルコンタクトを含む複数のセルコンタクトと、
   前記第１のセルコンタクト上に形成されたビット線コンタクトと、
   前記ビット線コンタクト上を通過するように配線されたビット線と、
   前記第２のセルコンタクト上に形成されたストレージノードコンタクトと、
   前記ストレージノードコンタクト上に形成されたストレージノードコンタクトパッドと、
   前記ストレージノードコンタクトパッド上に形成されたストレージキャパシタとを備え、
   前記ストレージノードコンタクトの中心位置は、前記第２のセルコンタクトの中心位置から所定の方向にオフセットされており、
   前記ストレージノードコンタクトパッドの中心位置は、前記ストレージノードコンタクトの中心位置から所定の方向にオフセットされていることを特徴とする半導体記憶装置。
2. 前記複数の活性領域は、前記ワード線と直交するＸ方向と所定の角度をなす直線上に整列しているとともに、前記ワード線に平行なＹ方向に整列していることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記直線は、前記Ｘ方向と約１８度の角度をなしていることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記ストレージノードコンタクトの中心位置は、前記第２のセルコンタクトの中心位置に対して、対応するビット線コンタクト側にオフセットされていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体記憶装置。
5. 前記ストレージノードコンタクトの中心位置は、前記第２のセルコンタクトの中心位置に対して前記Ｘ方向にオフセットされていることを特徴とする請求項４に記載の半導体記憶装置。
6. 前記ストレージノードコンタクトは、Ｘ方向に等間隔となるようオフセットされていることを特徴とする請求項４又は５に記載の半導体記憶装置。
7. 対応する活性領域の中央部に近づく方向に前記ストレージノードコンタクトパッドの位置がオフセットされた第１のパッドレイアウトと、対応する活性領域の中央部から離れる方向に前記ストレージノードコンタクトパッドの位置がオフセットされた第２のパッドレイアウトとが、前記Ｙ方向に配列された複数の活性領域に対して交互に採用されていることを特徴とする請求項２乃至６のいずれか一項に記載の半導体記憶装置。
8. 対応する活性領域の中央部に近づく方向に前記ストレージノードコンタクトパッドの位置がオフセットされた第１のパッドレイアウトと、対応する活性領域の中央部から離れる方向に前記ストレージノードコンタクトパッドの位置がオフセットされた第２のパッドレイアウトとが、前記直線上に配列された複数の活性領域に対して交互に採用されていることを特徴とする請求項２乃至７のいずれか一項に記載の半導体記憶装置。
9. 前記ストレージノードコンタクトパッドのオフセット量が、前記Ｘ方向に３／４Ｆ、前記Ｙ方向に１／３Ｆであることを特徴とする請求項２乃至８のいずれか一項に記載の半導体記憶装置。
10. 前記直線に沿って隣接する２つのストレージノードコンタクトパッドの中心位置間の距離が３．０Ｆであり、前記ストレージノードコンタクトパッドの前記Ｙ方向の配列間隔が２Ｆであることを特徴とする請求項２乃至９のいずれか一項に記載の半導体記憶装置。
11. 前記複数の活性領域は、前記Ｙ方向にこの順に連続する第１、第２及び第３の活性領域とを含み、前記第１の活性領域の一方の端部に形成された第１のストレージノードコンタクトパッドと、前記第２の活性領域の一方の端部に形成された第２のストレージノードコンタクトパッドとの位置関係が、前記第３の活性領域の両端部にそれぞれ形成された第３及び第４のストレージノードコンタクトパッドとの位置関係に等しいことを特徴とする請求項２乃至１０のいずれか一項に記載の半導体記憶装置。
12. 前記第１のストレージノードコンタクトパッドと前記第３のストレージノードコンタクトパッドとの位置関係が、前記第２のストレージノードコンタクトパッドと、前記第４のストレージノードコンタクトパッドとの位置関係に等しいことを特徴とする請求項１１に記載の半導体記憶装置。
13. 前記複数の活性領域は、前記Ｙ方向にこの順に連続する第１、第２及び第３の活性領域と、前記直線に沿った方向において前記第２の活性領域と隣接する第４の活性領域とを含み、前記第１の活性領域の一方の端部に形成された第１のストレージノードコンタクトパッドと、前記第４の活性領域の一方の端部に形成された第４のストレージノードコンタクトパッドとの位置関係が、前記第２の活性領域の一方の端部に形成された第２のストレージノードコンタクトパッドと、前記第３の活性領域の一方の端部に形成された第３のストレージノードコンタクトパッドとの位置関係に等しいことを特徴とする請求項２乃至１０のいずれか一項に記載の半導体記憶装置。
14. 前記第１のストレージノードコンタクトパッドと前記第２のストレージノードコンタクトパッドとの位置関係が、前記第４のストレージノードコンタクトパッドと前記第３のストレージノードコンタクトパッドとの位置関係に等しいことを特徴とする請求項１３に記載の半導体記憶装置。
15. 前記第１及び前記第２のストレージノードコンタクトパッドの中心位置間の距離、前記第２及び前記第３のストレージノードコンタクトパッドの中心位置間の距離、前記第３及び前記第４のストレージノードコンタクトパッドの中心位置間の距離、及び前記第４及び前記第１のストレージノードコンタクトパッドの中心位置間の距離がすべて等しいことを特徴とする請求項１１乃至１４のいずれか一項に記載の半導体記憶装置。
16. 前記第１のストレージノードコンタクトパッドの中心位置、前記第２のストレージノードコンタクトパッドの中心位置、前記第３のストレージノードコンタクトパッドの中心位置、及び前記第４のストレージノードコンタクトパッドの中心位置を連続的に結ぶ線が菱形になることを特徴とする請求項１１乃至１５のいずれか一項に記載の半導体記憶装置。
17. 前記複数の活性領域は、前記Ｙ方向に連続する第１及び第２の活性領域と、前記直線に沿った方向において前記第１の活性領域と隣接する第３の活性領域とを含み、前記第１の活性領域の両端部に形成された第１及び第２のストレージノードコンタクトパッドとの位置関係が、前記第２の活性領域の一方の端部に形成された第３のストレージノードコンタクトパッドと、前記第３の活性領域の一方の端部に形成された第４のストレージノードコンタクトパッドとの位置関係に等しいことを特徴とする請求項２乃至１０のいずれか一項に記載の半導体記憶装置。
18. 前記複数の活性領域は、前記Ｙ方向に連続する第１及び第２の活性領域と、前記直線に沿った方向において前記第１の活性領域と隣接する第３の活性領域と、前記直線に沿った方向において前記第２の活性領域と隣接し且つ前記Ｙ方向において前記第３の活性領域と隣接する第４の活性領域とを含み、前記第１の活性領域の一方の端部に形成された第１のストレージノードコンタクトパッドと、前記第２の活性領域の一方の端部に形成された第２のストレージノードコンタクトパッドとの位置関係が、前記第３の活性領域の一方の端部に形成された第３のストレージノードコンタクトパッドと、前記第４の活性領域の一方の端部に形成された第４のストレージノードコンタクトパッドとの位置関係に等しいことを特徴とする請求項２乃至１０のいずれか一項に記載の半導体記憶装置。
19. 前記第１のストレージノードコンタクトパッドと前記第３のストレージノードコンタクトパッドとの位置関係が、
    前記第２のストレージノードコンタクトパッドと前記第４のストレージノードコンタクトパッドとの位置関係に等しいことを特徴とする請求項１７又は１８に記載の半導体記憶装置。
20. 前記第１のストレージノードコンタクトパッドの中心位置、前記第２のストレージノードコンタクトパッドの中心位置、前記第３のストレージノードコンタクトパッドの中心位置、及び前記第４のストレージノードコンタクトパッドの中心位置を連続的に結ぶ線が平行四辺形になることを特徴とする請求項１７乃至１９のいずれか一項に記載の半導体記憶装置。
21. 前記ビット線は、前記直線と並行に延在する部分を有していることを特徴とする請求項３乃至２０のいずれか一項に記載の半導体記憶装置。
22. 所定の方向に配列された複数の活性領域と、
    前記活性領域と交差するよう前記所定の方向に延在して設けられた複数のワード線と、
    前記活性領域上であってその長手方向の中央部に形成された第１のセルコンタクト及び前記長手方向の両端部にそれぞれ形成された第２のセルコンタクトを含む複数のセルコンタクトと、
    前記第１のセルコンタクト上に形成されたビット線コンタクトと、
    前記ビット線コンタクト上を通過するように配線されたビット線と、
    前記第２のセルコンタクト上に形成されたストレージノードコンタクトと、
    前記ストレージノードコンタクト上に形成されたストレージノードコンタクトパッドと、
    前記ストレージノードコンタクトパッド上に形成されたストレージキャパシタとを備え、
    対応する活性領域の中央部に近づく方向に前記ストレージノードコンタクトパッドの位置がオフセットされた第１のパッドレイアウトと、対応する活性領域の中央部から離れる方向に前記ストレージノードコンタクトパッドの位置がオフセットされた第２のパッドレイアウトとが、前記所定の方向に配列された複数の活性領域に対して交互に採用されていることを特徴とする半導体記憶装置。
23. 前記複数の活性領域の前記長手方向は、前記所定の方向と直交する方向に対して所定の傾きを有していることを特徴とする請求項２２に記載の半導体記憶装置。
24. 前記所定の傾きが約１８度であることを特徴とする請求項２３に記載の半導体記憶装置。
    

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