TW202133339A - 記憶體結構 - Google Patents

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Abstract

一種記憶體結構，其包括具有記憶體區與周邊區的基底、電容器陣列、電晶體陣列、多個位元線以及多個接觸窗。所述電容器陣列設置於所述記憶體區中的所述基底上。所述電晶體陣列設置於所述電容器陣列上，且與所述電容器陣列電性連接。所述多個位元線沿列方向延伸且彼此平行地設置於所述電晶體陣列上，且與所述電晶體陣列電性連接。所述多個接觸窗各自連接所述多個位元線中的一個與位於所述周邊區中的所述基底處的導電元件。所述多個接觸窗中的每一個包括第一部分、第二部分以及第三部分。所述第二部分設置於所述第一部分與所述第三部分之間，且所述第三部分與所述導電元件電性連接。每一所述第三部分與所述記憶體區的距離是相同的。

Description

記憶體結構
本發明是有關於一種半導體結構，且特別是有關於一種記憶體結構。
目前發展出一種包括電晶體與電容器的記憶體結構。在此種記憶體結構中，使用電容器作為儲存元件。在目前提高元件積集度的趨勢下，如何達成不增加記憶胞尺寸且可有效地提升記憶體元件的電性效能為目前業界持續努力的目標。在目前的技術中，垂直電晶體（vertical transistor）即可取代水平電晶體，以節省記憶胞佈局面積，達到增加元件積集度的效果。
本發明提供一種記憶體結構，其具有垂直電晶體。
本發明的記憶體結構包括具有記憶體區與周邊區的基底、電容器陣列、電晶體陣列、多個位元線以及多個接觸窗。所述電容器陣列設置於所述記憶體區中的所述基底上。所述電晶體陣列設置於所述電容器陣列上，且與所述電容器陣列電性連接。所述多個位元線沿列方向延伸且彼此平行地設置於所述電晶體陣列上，且與所述電晶體陣列電性連接。所述多個接觸窗各自連接所述多個位元線中的一個與位於所述周邊區中的所述基底處的導電元件。所述多個接觸窗中的每一個包括第一部分、第二部分以及第三部分。所述第二部分設置於所述第一部分與所述第三部分之間，且所述第三部分與所述導電元件電性連接。每一所述第三部分與所述記憶體區的距離是相同的。
在本發明的記憶體結構的一實施例中，所述多個位元線延伸至所述周邊區中。
在本發明的記憶體結構的一實施例中，與奇數列的所述位元線連接的所述接觸窗的所述第二部分在所述行方向上彼此對準，與偶數列的所述位元線連接的所述接觸窗的所述第二部分在所述行方向上彼此對準，且所述奇數列中的所述第二部分與所述偶數列中的所述第二部分在所述行方向上彼此不對準。
在本發明的記憶體結構的一實施例中，與奇數列的所述位元線連接的所述接觸窗的所述第二部分與所述記憶體區的距離是相同的。
在本發明的記憶體結構的一實施例中，與偶數列的所述位元線連接的所述接觸窗的所述第二部分與所述記憶體區的距離是相同的。
在本發明的記憶體結構的一實施例中，每一所述接觸窗的所述第三部分在與所述列方向交錯的行方向上彼此對準。
在本發明的記憶體結構的一實施例中，自俯視方向來看，所述第二部分在所述基底上的投影面積大於所述第三部分在所述基底上的投影面積。
在本發明的記憶體結構的一實施例中，自俯視方向來看，所述第一部分在所述基底上的投影面積小於所述第二部分在所述基底上的投影面積。
在本發明的記憶體結構的一實施例中，自俯視方向來看，所述第一部分在所述基底上的投影面積小於所述第三部分在所述基底上的投影面積。
在本發明的記憶體結構的一實施例中，所述導電元件包括感測放大器（sense amplifier）。
基於上述，在連接位元線與周邊區中的基底處的導電元件的這些接觸窗中，與導電元件連接的第三部分與記憶體區的距離是相同的，使得導電元件經由這些第三部分能夠接收到相同的電訊號。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文列舉實施例並配合所附圖式來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為了方便理解，在下述說明中相同的元件將以相同的符號標示來說明。
關於文中所提到「包含」、「包括」、「具有」等的用語均為開放性的用語，也就是指「包含但不限於」。
此外，文中所提到「上」、「下」等的方向性用語，僅是用以參考圖式的方向，並非用以限制本發明。
圖1為依照本發明實施例的記憶體結構所繪示的上視示意圖。圖2A為沿圖1中的A-A剖線所繪示的剖面示意圖。圖2B為沿圖1中的B-B剖線所繪示的剖面示意圖。
請同時參照圖1、圖2A與圖2B，本實施例的記憶體結構10包括基底100、電容器陣列102、電晶體陣列104、位元線106以及接觸窗108。在圖1、圖2A與圖2B中，為了使圖示清楚以及便於說明，省略了形成於基底100上且包覆記憶體結構10的介電層。此外，本發明不對電容器陣列102以及電晶體陣列104的實際架構作限制，亦即本發明適用於任何種類的電容器陣列以及電晶體陣列，因此在圖1、圖2A與圖2B中並未繪示出電容器陣列102以及電晶體陣列104的細部結構，且以方塊圖形作為示意。因此，本領域技術人員對於本實施例中的電容器陣列102以及電晶體陣列104的皆能清楚明瞭。
基底100具有記憶體區100a與周邊區100b。基底100例如為設置於矽基底上的介電層，且周邊區100b中的基底100處設置有導電元件101。在本實施例中，周邊區100b中的基底100中設置有導電元件101，且導電元件101例如為感測放大器，其用以接收來自記憶體區100a的電訊號，但本發明不限於此。在圖1、圖2A與圖2B中，為了使圖示清楚以及便於說明，並未繪示出導電元件101的實際結構。
電容器陣列102設置於記憶體區100a中的基底100上。電容器陣列102包括以陣列方式排列的多個電容器（未繪示），且這些電容器例如是具有高的深寬比的垂直式電容器，但本發明不限於此。此外，電晶體陣列104設置於電容器陣列102上，且藉由接觸窗105而與電容器陣列102電性連接。電晶體陣列104包括以陣列方式排列的多個電晶體（未繪示），電晶體的數量可視實際設計而與電容器的數量對應。在圖2A中，作為示意之用，僅繪示出一個連接電容器陣列102與電晶體陣列104的接觸窗105，但本領域技術人員應明瞭在實際架構中每一個電晶體與所對應的電容器之間可設置有適當數量的接觸窗。
多個位元線106沿列方向（圖1中的X方向）延伸，且彼此平行地設置於電晶體陣列104上。這些位元線106藉由接觸窗107而與電晶體陣列104電性連接。在圖1中，作為示意之用，僅繪示出6個位元線106，但本領域技術人員應明瞭在實際架構中位元線106的數量可取決於電晶體陣列104中電晶體的數量。在本實施例中，位元線106自記憶體區100a延伸至周邊區100b中，但本發明不限於此。在其他實施例中，位元線106的末端可位於記憶體區100a與周邊區100b的邊界處，或位於記憶體區100a中。
為了將記憶體區100a的電訊號經由位元線106傳送至周邊區100b的導電元件101（例如感測放大器），每一個位元線106經由設置於其與導電元件101之間的接觸窗108而與導電元件101電性連接。隨著半導體元件的積集度不斷提高且元件尺寸不斷微型化，在相鄰的兩列中，連接位元線與導電元件的接觸窗之間往往無可避免地會產生寄生電容（parasitic capacitance）。此外，為了提高電容量，電容器陣列104中的電容器通常具有高的深寬比，因而造成連接位元線與導電元件的接觸窗也具有高的深寬比，且因此導致連接位元線與導電元件的接觸窗具有過高的阻值。受到上述寄生電容與高阻值的影響，周邊區100b的導電元件101（例如感測放大器）將無法接收準確的電訊號。因此，在本實施例中，連接位元線106與導電元件101的接觸窗108分為三個部分，以將上述寄生電容與高阻值的影響降至最低。以下將對此進行詳細說明。
在本實施例中，每一個接觸窗108包括第一部分108a、第二部分108b以及第三部分108c。第二部分108b設置於第一部分108a與第三部分108c之間，並連接第一部分108a與第三部分108c。在本實施例中，接觸窗108的第一部分108a與位元線106連接，而接觸窗108的第三部分108c與導電元件101連接。此外，自俯視方向來看（如圖1所示），為了與位元線106連接，第一部分108a通常具有較小的寬度。換句話說，在本實施例中，第一部分108a在基底100上的投影面積小於第二部分108b在基底100上的投影面積，且小於第三部分108c在基底100上的投影面積。
此外，為了降低接觸窗108的阻值，在本實施例中，第二部分108b相較於第一部分108a與第三部分108c具有最大的寬度。換句話說，在本實施例中，第二部分108b在基底100上的投影面積大於第三部分108c在基底100上的投影面積。另外，為了減少在相鄰的兩列中的接觸窗之間所產生的寄生電容，相較於第一部分108a與第二部分108b，第三部分108c具有最大的長度，且相較於第二部分108b具有較小的寬度。如此一來，可有效地減少相鄰的兩列中的接觸窗108之間所產生的寄生電容。
另外，為了避免在相鄰的兩列中的具有較大寬度的第二部分108b之間的距離過小而產生寄生電容，在本實施例中，在相鄰的兩列中的第二部分108b彼此不對準。詳細地說，如圖1所示，與奇數列（由上自下的第1列、第3列與第5列）的位元線106連接的接觸窗108的第二部分108b在行方向（圖1中的Y方向）上彼此對準，與偶數列（由上自下的第2列、第4列與第6列）的位元線106連接的接觸窗108的第二部分108b在行方向上彼此對準，且奇數列中的第二部分108b與偶數列中的第二部分108b在行方向上彼此不對準。如此一來，可大幅地減少相鄰的位元線106之間的距離以有效地縮小元件尺寸，且可減少甚至避免因相鄰的第二部分108b之間的距離過小而產生的寄生電容。
然而，如圖1所示，由於奇數列中的第二部分108b至記憶體區100a的距離d1與偶數列中的第二部分108b至記憶體區100a的距離d2不相同，因此若直接將這些第二部分108b與基底100中的導電元件101連接，則會因上述的不同距離而使得導電元件101接收的電訊號有所差異。因此，在本實施例中，藉由第三部分108c來連接第二部分108b與導電元件101，且將每一個接觸窗108的第三部分108c在行方向上彼此對準，使得這些第三部分108c與記憶體區100a的距離是相同的。
如圖1所示，對於每一個接觸窗108的第三部分108c來說，這些第三部分108c與記憶體區100a的距離皆為d3，每一個第三部分108c與2個另外的第三部分108c相鄰且與所述另外的第三部分108c的距離皆為d4，且每一個第三部分108c與2個第二部分108b相鄰且與所述2個第二部分108b的距離皆為d5。也就是說，每一個接觸窗108的第三部分108c皆處於相同的環境之下，因此導電元件101經由這些第三部分108c能夠接收到相同的電訊號。
此外，在本實施例中，這些接觸窗108的第三部分108c與記憶體區100a的距離是相同的，且這些接觸窗108的第三部分108c在行方向上彼此對準（亦即這些第三部分108c位於相同的水平高度處），但本發明不限於此。在其他實施例中，這些第三部分108c可位於不同的水平高度處，例如奇數列中的第三部分108c與偶數列中的第三部分108c分別位於不同的水平高度處，只要這些接觸窗108的第三部分108c與記憶體區100a的距離是相同的即可。
綜上所述，在本實施例中，接觸窗108可具有低阻值，且相鄰的兩列中的接觸窗108之間可具有較小的（甚至不存在）寄生電容。此外，每一個接觸窗108的第三部分108c皆處於相同的環境之下，因此導電元件101經由這些第三部分108c能夠自記憶體區100a接收到相同的電訊號。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:記憶體結構 100:基底 101:導電元件 100a:記憶體區 100b:周邊區 102:電容器陣列 104:電晶體陣列 105、107、108:接觸窗 106:位元線 108a:第一部分 108b:第二部分 108c:第三部分 d1、d2、d3、d4、d5:距離
圖1為依照本發明實施例的記憶體結構所繪示的上視示意圖。 圖2A為沿圖1中的A-A剖線所繪示的剖面示意圖。 圖2B為沿圖1中的B-B剖線所繪示的剖面示意圖。
10:記憶體結構
100:基底
100a:記憶體區
100b:周邊區
104:電晶體陣列
106:位元線
108a:第一部分
108b:第二部分
108c:第三部分
d1、d2、d3、d4、d5:距離

Claims (10)

  1. 一種記憶體結構，包括： 基底，具有記憶體區與周邊區； 電容器陣列，設置於所述記憶體區中的所述基底上； 電晶體陣列，設置於所述電容器陣列上，且與所述電容器陣列電性連接； 多個位元線，沿列方向延伸且彼此平行地設置於所述電晶體陣列上，且與所述電晶體陣列電性連接； 多個接觸窗，各自連接所述多個位元線中的一個與位於所述周邊區中的所述基底處的導電元件， 其中所述多個接觸窗中的每一個包括第一部分、第二部分以及第三部分， 所述第二部分設置於所述第一部分與所述第三部分之間，且所述第三部分與所述導電元件電性連接，以及 每一所述第三部分與所述記憶體區的距離是相同的。
  2. 如請求項1所述的記憶體結構，其中所述多個位元線延伸至所述周邊區中。
  3. 如請求項1所述的記憶體結構，其中與奇數列的所述位元線連接的所述接觸窗的所述第二部分在與所述列方向交錯的行方向上彼此對準，與偶數列的所述位元線連接的所述接觸窗的所述第二部分在所述行方向上彼此對準，且所述奇數列中的所述第二部分與所述偶數列中的所述第二部分在所述行方向上彼此不對準。
  4. 如請求項1所述的記憶體結構，其中與奇數列的所述位元線連接的所述接觸窗的所述第二部分與所述記憶體區的距離是相同的。
  5. 如請求項1所述的記憶體結構，其中與偶數列的所述位元線連接的所述接觸窗的所述第二部分與所述記憶體區的距離是相同的。
  6. 如請求項1所述的記憶體結構，其中每一所述接觸窗的所述第三部分在與所述列方向交錯的行方向上彼此對準。
  7. 如請求項1所述的記憶體結構，其中自俯視方向來看，所述第二部分在所述基底上的投影面積大於所述第三部分在所述基底上的投影面積。
  8. 如請求項1所述的記憶體結構，其中自俯視方向來看，所述第一部分在所述基底上的投影面積小於所述第二部分在所述基底上的投影面積。
  9. 如請求項1所述的記憶體結構，其中自俯視方向來看，所述第一部分在所述基底上的投影面積小於所述第三部分在所述基底上的投影面積。
  10. 如請求項1所述的記憶體結構，其中所述導電元件包括感測放大器。
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