JPH10163480A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10163480A JPH10163480A JP8315115A JP31511596A JPH10163480A JP H10163480 A JPH10163480 A JP H10163480A JP 8315115 A JP8315115 A JP 8315115A JP 31511596 A JP31511596 A JP 31511596A JP H10163480 A JPH10163480 A JP H10163480A
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Abstract
(57)【要約】
【課題】拡散層の浅接合化および横方向拡がりを小さく
した場合に生じるＰＮ接合の逆バイアスでのリーク電流
の増加現象を防止し、信頼性の高い半導体装置およびそ
の製造方法を提供する。 【解決手段】一導電型の半導体基板の所定の領域に形成
された素子分離絶縁膜と前記素子分離絶縁膜に接して形
成された不純物拡散層とを有し、前記不純物拡散層の表
面に薄く熱酸化されて形成された熱酸化シリコン膜が被
着される。ここで、この熱酸化シリコン膜の膜厚は１ｎ
ｍ以上になるように形成される。あるいは、このような
不純物拡散層にはキャパシタの下部電極が接続される。
した場合に生じるＰＮ接合の逆バイアスでのリーク電流
の増加現象を防止し、信頼性の高い半導体装置およびそ
の製造方法を提供する。 【解決手段】一導電型の半導体基板の所定の領域に形成
された素子分離絶縁膜と前記素子分離絶縁膜に接して形
成された不純物拡散層とを有し、前記不純物拡散層の表
面に薄く熱酸化されて形成された熱酸化シリコン膜が被
着される。ここで、この熱酸化シリコン膜の膜厚は１ｎ
ｍ以上になるように形成される。あるいは、このような
不純物拡散層にはキャパシタの下部電極が接続される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に半導体装置を構成する絶縁ゲー
ト電界効果トランジスタのＰＮ接合の漏洩（リーク）電
流を低減するための構造とその製造方法に関する。
の製造方法に関し、特に半導体装置を構成する絶縁ゲー
ト電界効果トランジスタのＰＮ接合の漏洩（リーク）電
流を低減するための構造とその製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化の進展に伴って、
その原動力となるパターン寸法の微細化に対する要求は
益々厳しいものとなってきている。また、このパターン
寸法の急激な微細化が進む中で、半導体素子や半導体素
子間の素子分離領域がそれぞれ機能を維持しあるいはそ
の機能をさらに向上させるために、絶縁ゲート電界効果
トランジスタ（以下、ＭＯＳトランジスタという）のソ
ース・ドレイン領域を構成する不純物拡散層の浅接合
化、あるいは、半導体基板表面上における不純物拡散層
の水平方向拡がりの低減が進められている。
その原動力となるパターン寸法の微細化に対する要求は
益々厳しいものとなってきている。また、このパターン
寸法の急激な微細化が進む中で、半導体素子や半導体素
子間の素子分離領域がそれぞれ機能を維持しあるいはそ
の機能をさらに向上させるために、絶縁ゲート電界効果
トランジスタ（以下、ＭＯＳトランジスタという）のソ
ース・ドレイン領域を構成する不純物拡散層の浅接合
化、あるいは、半導体基板表面上における不純物拡散層
の水平方向拡がりの低減が進められている。
【０００３】ＭＯＳトランジスタで構成される半導体集
積回路の不純物拡散層の形成方法としては、厚いフィー
ルド酸化膜およびゲート電極をマスクとし自己整合的
（セルフアライン）に半導体基板と逆導電型の不純物を
イオン注入し、引き続き熱処理を行って不純物イオンを
活性化する手法が広く一般的に採用されている。さら
に、不純物拡散層形成後、半導体基板上に形成された個
々の素子を相互接続する配線を形成するにあたり配線下
の絶縁層表面の平坦化のためＢＰＳＧ膜（ボロンガラス
とリンガラスを含有するシリコン酸化膜）等の材料にた
いして熱処理を施す手法が用いられる。この熱処理によ
り不純物拡散層を形成する不純物は熱拡散されＰＮ接合
の位置は半導体基板表面から深くかつ水平方向に広が
る。従って、ＰＮ接合の半導体基板表面の端部は不純物
イオン注入の際のマスクであるフィールド酸化膜の下部
深くにまで達していた。
積回路の不純物拡散層の形成方法としては、厚いフィー
ルド酸化膜およびゲート電極をマスクとし自己整合的
（セルフアライン）に半導体基板と逆導電型の不純物を
イオン注入し、引き続き熱処理を行って不純物イオンを
活性化する手法が広く一般的に採用されている。さら
に、不純物拡散層形成後、半導体基板上に形成された個
々の素子を相互接続する配線を形成するにあたり配線下
の絶縁層表面の平坦化のためＢＰＳＧ膜（ボロンガラス
とリンガラスを含有するシリコン酸化膜）等の材料にた
いして熱処理を施す手法が用いられる。この熱処理によ
り不純物拡散層を形成する不純物は熱拡散されＰＮ接合
の位置は半導体基板表面から深くかつ水平方向に広が
る。従って、ＰＮ接合の半導体基板表面の端部は不純物
イオン注入の際のマスクであるフィールド酸化膜の下部
深くにまで達していた。
【０００４】以下、図８に基づいて従来の技術を説明す
る。ここで、図８は従来の技術のＭＯＳトランジスタの
製造工程順の断面図である。この製造工程の説明と共に
その構造についても説明する。
る。ここで、図８は従来の技術のＭＯＳトランジスタの
製造工程順の断面図である。この製造工程の説明と共に
その構造についても説明する。
【０００５】図８（ａ）に示すように、例えば、導電型
がＰ型で不純物濃度が１×１０16原子／ｃｍ3 程度のシ
リコン基板１０１の表面部にフィールド酸化膜１０２が
形成される。そして、このシリコン基板１０１の表面に
ゲート酸化膜１０３が形成される。
がＰ型で不純物濃度が１×１０16原子／ｃｍ3 程度のシ
リコン基板１０１の表面部にフィールド酸化膜１０２が
形成される。そして、このシリコン基板１０１の表面に
ゲート酸化膜１０３が形成される。
【０００６】次に、図８（ｂ）に示すように、ゲート酸
化膜１０３上の所定の領域にゲート電極１０４が形成さ
れる。そして、フィールド酸化膜１０２とゲート電極１
０４にセルフアラインになるように低濃度不純物拡散層
１０５が形成される。ここで、通常、低濃度不純物拡散
層１０５の不純物にはリン不純物が使用される。次に、
化学気相成長（ＣＶＤ）法等でシリコン酸化膜が形成さ
れ、さらに、異方性のドライエッチング（エッチバッ
ク）が施され、図８（ｃ）に示すように、サイドウォー
ル絶縁膜１０６がゲート電極１０４の側壁に形成される
ようになる。このエッチバックの工程では、フィールド
酸化膜１０２の表面も少しエッチングされる。
化膜１０３上の所定の領域にゲート電極１０４が形成さ
れる。そして、フィールド酸化膜１０２とゲート電極１
０４にセルフアラインになるように低濃度不純物拡散層
１０５が形成される。ここで、通常、低濃度不純物拡散
層１０５の不純物にはリン不純物が使用される。次に、
化学気相成長（ＣＶＤ）法等でシリコン酸化膜が形成さ
れ、さらに、異方性のドライエッチング（エッチバッ
ク）が施され、図８（ｃ）に示すように、サイドウォー
ル絶縁膜１０６がゲート電極１０４の側壁に形成される
ようになる。このエッチバックの工程では、フィールド
酸化膜１０２の表面も少しエッチングされる。
【０００７】次に、ヒ素不純物等の高濃度不純物がイオ
ン注入され、さらに熱処理が施されて、ＬＤＤ（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のソース・ド
レイン拡散層１０７が形成される。ここで、ソース・ド
レイン拡散層１０７のシリコン基板１０１との接合面
は、フィールド酸化膜１０２の端部でフィールド酸化膜
１０２の下部に位置するように形成される。なお、この
高濃度不純物の濃度は１０19原子／ｃｍ3 程度に設定さ
れる。あるいは、場合によってはソース・ドレイン拡散
層１０７の不純物濃度が低濃度状態で形成されることが
ある。この場合の不純物濃度は１０18原子／ｃｍ3 程度
に設定されるようになる。このような構造に関する技術
としては、特開昭６１−１５６８６２号公報に記載され
ている。
ン注入され、さらに熱処理が施されて、ＬＤＤ（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のソース・ド
レイン拡散層１０７が形成される。ここで、ソース・ド
レイン拡散層１０７のシリコン基板１０１との接合面
は、フィールド酸化膜１０２の端部でフィールド酸化膜
１０２の下部に位置するように形成される。なお、この
高濃度不純物の濃度は１０19原子／ｃｍ3 程度に設定さ
れる。あるいは、場合によってはソース・ドレイン拡散
層１０７の不純物濃度が低濃度状態で形成されることが
ある。この場合の不純物濃度は１０18原子／ｃｍ3 程度
に設定されるようになる。このような構造に関する技術
としては、特開昭６１−１５６８６２号公報に記載され
ている。
【０００８】次に、図８（ｄ）に示すように、シリコン
基板１０１表面に形成されたフィールド酸化膜１０２お
よびソース・ドレイン拡散層１０７表面さらにはゲート
電極１０４およびサイドウォール絶縁膜１０６を被覆す
るように、ＣＶＤ法で保護絶縁膜１０８が形成される。
基板１０１表面に形成されたフィールド酸化膜１０２お
よびソース・ドレイン拡散層１０７表面さらにはゲート
電極１０４およびサイドウォール絶縁膜１０６を被覆す
るように、ＣＶＤ法で保護絶縁膜１０８が形成される。
【０００９】次に、層間絶縁膜１０９が形成される。こ
こで、この層間絶縁膜１０９はＣＶＤ法で堆積されるＢ
ＰＳＧ膜であり、熱処理でその表面は平坦化されてい
る。
こで、この層間絶縁膜１０９はＣＶＤ法で堆積されるＢ
ＰＳＧ膜であり、熱処理でその表面は平坦化されてい
る。
【００１０】そして、保護絶縁膜１０８および層間絶縁
膜１０９の所定の領域にコンタクト孔が形成され、ソー
ス・ドレイン拡散層１０７に接続されるソース・ドレイ
ン電極１１０が形成される。
膜１０９の所定の領域にコンタクト孔が形成され、ソー
ス・ドレイン拡散層１０７に接続されるソース・ドレイ
ン電極１１０が形成される。
【００１１】このようにして、シリコン基板１０１上に
ゲート酸化膜１０３、ゲート電極１０４、ソース・ドレ
イン拡散層１０７を有するＭＯＳトランジスタが形成さ
れる。ここで、ソース・ドレイン拡散層１０７の端とな
る拡散層端部１０７ａは、図８（ｄ）に示すようにフィ
ールド酸化膜１０２の端部でその下部に位置するところ
に形成されなければならない。
ゲート酸化膜１０３、ゲート電極１０４、ソース・ドレ
イン拡散層１０７を有するＭＯＳトランジスタが形成さ
れる。ここで、ソース・ドレイン拡散層１０７の端とな
る拡散層端部１０７ａは、図８（ｄ）に示すようにフィ
ールド酸化膜１０２の端部でその下部に位置するところ
に形成されなければならない。
【００１２】
【発明が解決しようとする課題】このように、半導体装
置の高集積化とともにＭＯＳトランジスタ等の半導体素
子は微細化される。そして、ＰＮ接合は浅接合化される
とともに素子分離領域も微細化される。しかし、このよ
うにＭＯＳトランジスタ等が従来の技術のように微細化
されてくると、このＰＮ接合の逆ダイオード特性が劣化
する。すなわち、ＰＮ接合の逆バイアスでのリーク電流
が増加するようになることが判った。
置の高集積化とともにＭＯＳトランジスタ等の半導体素
子は微細化される。そして、ＰＮ接合は浅接合化される
とともに素子分離領域も微細化される。しかし、このよ
うにＭＯＳトランジスタ等が従来の技術のように微細化
されてくると、このＰＮ接合の逆ダイオード特性が劣化
する。すなわち、ＰＮ接合の逆バイアスでのリーク電流
が増加するようになることが判った。
【００１３】これについて図９を参照して説明する。図
９は、従来の技術でのＭＯＳトランジスタのＰＮ接合部
の断面を模式的に示したものである。ここで、図９
（ａ）は従来の技術で説明したソース・ドレイン拡散層
１０７が高濃度不純物を有する場合であり、図９（ｂ）
はソース・ドレイン拡散層１０７が低濃度不純物を有す
る場合である。なお、図９では、図８と同一なものは同
一符号で示されている。
９は、従来の技術でのＭＯＳトランジスタのＰＮ接合部
の断面を模式的に示したものである。ここで、図９
（ａ）は従来の技術で説明したソース・ドレイン拡散層
１０７が高濃度不純物を有する場合であり、図９（ｂ）
はソース・ドレイン拡散層１０７が低濃度不純物を有す
る場合である。なお、図９では、図８と同一なものは同
一符号で示されている。
【００１４】図９（ａ）に示すように、導電型がＰ型の
シリコン基板１０１上にフィールド酸化膜１０２が形成
されている。そして、導電型がＮ型であるソース・ドレ
イン拡散層１０７が設けられ、全体を被覆するように保
護絶縁膜１０８が形成されている。さらに、この保護絶
縁膜１０８上に層間絶縁膜１０９が形成され、ソース・
ドレイン電極１１０がコンタクト孔を通してソース・ド
レイン拡散層１０７に接続されている。
シリコン基板１０１上にフィールド酸化膜１０２が形成
されている。そして、導電型がＮ型であるソース・ドレ
イン拡散層１０７が設けられ、全体を被覆するように保
護絶縁膜１０８が形成されている。さらに、この保護絶
縁膜１０８上に層間絶縁膜１０９が形成され、ソース・
ドレイン電極１１０がコンタクト孔を通してソース・ド
レイン拡散層１０７に接続されている。
【００１５】ここで、従来の技術で説明したエッチバッ
クの時間がずれたり、フッ酸溶液での処理時間が長くな
ると、フィールド酸化膜１０２ の表面がエッチングさ
れ拡散層端部１０７ａがフィールド酸化膜１０２から露
出するようになる。これは、拡散層が浅接合になるほど
顕著になることである。このために、フィールド酸化膜
端部１１１の位置は拡散層端部１０７ａの位置より下側
になる。そして、拡散層端部１０７ａが保護絶縁膜１０
８で直接に覆われるようになる。
クの時間がずれたり、フッ酸溶液での処理時間が長くな
ると、フィールド酸化膜１０２ の表面がエッチングさ
れ拡散層端部１０７ａがフィールド酸化膜１０２から露
出するようになる。これは、拡散層が浅接合になるほど
顕著になることである。このために、フィールド酸化膜
端部１１１の位置は拡散層端部１０７ａの位置より下側
になる。そして、拡散層端部１０７ａが保護絶縁膜１０
８で直接に覆われるようになる。
【００１６】このような構造で、ソース・ドレイン拡散
層１０７とシリコン基板１０１間に逆バイアスが印加さ
れると、第１の空乏層１１２がシリコン基板１０１側に
形成されるようになる。この場合には、ソース・ドレイ
ン拡散層１０７の不純物濃度が高いので、空乏層はソー
ス・ドレイン拡散層１０７側にはほとんど形成されな
い。このようにして、図９（ａ）の場合にはＰＮ接合に
形成される空乏層表面に保護絶縁膜１０８が形成される
構造になる。ここで、従来技術では保護絶縁膜１０８と
第１の空乏層１１２との境界には界面準位が形成されて
いる。このために、この界面準位を介するリーク電流が
発生するようになる。
層１０７とシリコン基板１０１間に逆バイアスが印加さ
れると、第１の空乏層１１２がシリコン基板１０１側に
形成されるようになる。この場合には、ソース・ドレイ
ン拡散層１０７の不純物濃度が高いので、空乏層はソー
ス・ドレイン拡散層１０７側にはほとんど形成されな
い。このようにして、図９（ａ）の場合にはＰＮ接合に
形成される空乏層表面に保護絶縁膜１０８が形成される
構造になる。ここで、従来技術では保護絶縁膜１０８と
第１の空乏層１１２との境界には界面準位が形成されて
いる。このために、この界面準位を介するリーク電流が
発生するようになる。
【００１７】同様に、図９（ｂ）に示すように、シリコ
ン基板１０１上にフィールド酸化膜１０２が形成されて
いる。そして、低濃度不純物を有するソース・ドレイン
拡散層１０７が設けられ、全体を被覆するように保護絶
縁膜１０８が形成されている。さらに、この保護絶縁膜
１０８上に層間絶縁膜１０９が形成され、ソース・ドレ
イン電極１１０がコンタクト孔を通してソース・ドレイ
ン拡散層１０７に接続されている。
ン基板１０１上にフィールド酸化膜１０２が形成されて
いる。そして、低濃度不純物を有するソース・ドレイン
拡散層１０７が設けられ、全体を被覆するように保護絶
縁膜１０８が形成されている。さらに、この保護絶縁膜
１０８上に層間絶縁膜１０９が形成され、ソース・ドレ
イン電極１１０がコンタクト孔を通してソース・ドレイ
ン拡散層１０７に接続されている。
【００１８】そして、この場合には拡散層端部１０７ａ
はフィールド酸化膜端部１１１の下部に位置するように
なる。
はフィールド酸化膜端部１１１の下部に位置するように
なる。
【００１９】このような構造で、ソース・ドレイン拡散
層１０７とシリコン基板１０１間に逆バイアスが印加さ
れると、第１の空乏層１１２がシリコン基板１０１側に
形成される。また、この場合には、ソース・ドレイン拡
散層１０７の不純物濃度が低いので、第２の空乏層１１
３がソース・ドレイン拡散層１０７側にも形成されるよ
うになる。そして、空乏層端部１１３ａの位置がフィー
ルド酸化膜端部１１１の上部に位置するようになる。こ
のようにして、図９（ｂ）の場合にもＰＮ接合に形成さ
れる空乏層表面に保護絶縁膜１０８が形成される構造に
なる。このために、先述したのと同様にして、界面準位
を介するリーク電流が発生するようになる。
層１０７とシリコン基板１０１間に逆バイアスが印加さ
れると、第１の空乏層１１２がシリコン基板１０１側に
形成される。また、この場合には、ソース・ドレイン拡
散層１０７の不純物濃度が低いので、第２の空乏層１１
３がソース・ドレイン拡散層１０７側にも形成されるよ
うになる。そして、空乏層端部１１３ａの位置がフィー
ルド酸化膜端部１１１の上部に位置するようになる。こ
のようにして、図９（ｂ）の場合にもＰＮ接合に形成さ
れる空乏層表面に保護絶縁膜１０８が形成される構造に
なる。このために、先述したのと同様にして、界面準位
を介するリーク電流が発生するようになる。
【００２０】このようなＰＮ接合のリーク電流の増加は
僅かであり、感度の高い半導体装置で検出できるもので
ある。このようなＰＮ接合部のリーク電流およびその原
因は、本発明者がはじめて見つけだした新知見である。
僅かであり、感度の高い半導体装置で検出できるもので
ある。このようなＰＮ接合部のリーク電流およびその原
因は、本発明者がはじめて見つけだした新知見である。
【００２１】本発明の目的は、ＭＯＳトランジスタおよ
び素子分離の微細化のため、拡散層の浅接合化および横
方向拡がりを小さくした場合に生じる、ＰＮ接合の逆バ
イアスでのリーク電流の増加現象を防止し、信頼性の高
い半導体装置およびその製造方法を提供することにあ
る。
び素子分離の微細化のため、拡散層の浅接合化および横
方向拡がりを小さくした場合に生じる、ＰＮ接合の逆バ
イアスでのリーク電流の増加現象を防止し、信頼性の高
い半導体装置およびその製造方法を提供することにあ
る。
【００２２】
【課題を解決するための手段】このために、本発明の半
導体装置では、一導電型の半導体基板の所定の領域に形
成された逆導電型の不純物拡散層を有し、前記不純物拡
散層をソース・ドレイン領域とする絶縁ゲート電界効果
トランジスタが形成され、前記不純物拡散層の表面に薄
く熱酸化されて形成された熱酸化シリコン膜が被着され
る。
導体装置では、一導電型の半導体基板の所定の領域に形
成された逆導電型の不純物拡散層を有し、前記不純物拡
散層をソース・ドレイン領域とする絶縁ゲート電界効果
トランジスタが形成され、前記不純物拡散層の表面に薄
く熱酸化されて形成された熱酸化シリコン膜が被着され
る。
【００２３】あるいは、本発明の半導体装置では、一導
電型の半導体基板の所定の領域に形成された素子分離絶
縁膜と前記素子分離絶縁膜に接して形成された不純物拡
散層とを有し、前記不純物拡散層の表面に薄く熱酸化さ
れて形成された熱酸化シリコン膜が被着される。
電型の半導体基板の所定の領域に形成された素子分離絶
縁膜と前記素子分離絶縁膜に接して形成された不純物拡
散層とを有し、前記不純物拡散層の表面に薄く熱酸化さ
れて形成された熱酸化シリコン膜が被着される。
【００２４】ここで、本発明の半導体装置では、前記不
純物拡散層の不純物濃度は前記半導体基板の不純物濃度
より１桁程度高くなるように設定され、これらの間に逆
バイアスが印加されると、前記半導体基板側と前記不純
物拡散層側に形成される空乏層幅の値が同一の桁にな
る。
純物拡散層の不純物濃度は前記半導体基板の不純物濃度
より１桁程度高くなるように設定され、これらの間に逆
バイアスが印加されると、前記半導体基板側と前記不純
物拡散層側に形成される空乏層幅の値が同一の桁にな
る。
【００２５】そして、前記熱酸化シリコン膜の膜厚は１
ｎｍ以上になるように設定されるようになる。
ｎｍ以上になるように設定されるようになる。
【００２６】あるいは、前記素子分離絶縁膜は半導体基
板の凹部に埋設されるようにして形成され、前記半導体
基板と前記素子分離絶縁膜とに挟まれるようにして前記
熱酸化シリコン膜が形成される。
板の凹部に埋設されるようにして形成され、前記半導体
基板と前記素子分離絶縁膜とに挟まれるようにして前記
熱酸化シリコン膜が形成される。
【００２７】あるいは、前記不純物拡散層は浮遊状態の
導電層に接続され、前記導電層に電荷が蓄積されるよう
になっている。
導電層に接続され、前記導電層に電荷が蓄積されるよう
になっている。
【００２８】そして、前記導電層はキャパシタの下部電
極を構成するようになっている。
極を構成するようになっている。
【００２９】また、本発明の半導体装置の製造方法は、
半導体基板の表面に選択的に素子分離絶縁膜を形成する
工程と、前記半導体基板の所定の領域の表面にゲート絶
縁膜とゲート電極とを形成する工程と、前記ゲート電極
と前記素子分離絶縁膜とにセルフアラインに不純物拡散
層を形成する工程と、前記不純物拡散層表面の絶縁膜を
一度除去する工程と、その後、前記不純物拡散層表面を
熱酸化し薄いシリコン酸化膜を形成する工程と、前記薄
いシリコン酸化膜上に層間絶縁膜を形成する工程とを含
む。
半導体基板の表面に選択的に素子分離絶縁膜を形成する
工程と、前記半導体基板の所定の領域の表面にゲート絶
縁膜とゲート電極とを形成する工程と、前記ゲート電極
と前記素子分離絶縁膜とにセルフアラインに不純物拡散
層を形成する工程と、前記不純物拡散層表面の絶縁膜を
一度除去する工程と、その後、前記不純物拡散層表面を
熱酸化し薄いシリコン酸化膜を形成する工程と、前記薄
いシリコン酸化膜上に層間絶縁膜を形成する工程とを含
む。
【００３０】ここで、前記不純物拡散層表面の熱酸化は
減圧ＣＶＤ炉で行われ、引き続いて、同一の減圧ＣＶＤ
炉で層間絶縁膜が形成されるようになる。
減圧ＣＶＤ炉で行われ、引き続いて、同一の減圧ＣＶＤ
炉で層間絶縁膜が形成されるようになる。
【００３１】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１乃至図３に基づいて説明する。ここで、図１は本
発明の半導体素子の断面図であり、図２はその製造工程
順の断面図である。また、図３は本発明の主要工程の流
れ図である。
を図１乃至図３に基づいて説明する。ここで、図１は本
発明の半導体素子の断面図であり、図２はその製造工程
順の断面図である。また、図３は本発明の主要工程の流
れ図である。
【００３２】図１に示すように、一導電型のシリコン基
板１の表面に選択的にフィールド酸化膜２が形成されて
いる。そして、シリコン基板１の表面の所定の領域にゲ
ート酸化膜３が形成されている。さらに、このゲート酸
化膜３上にゲート電極４とその側壁のサイドウォール絶
縁膜５が形成されている。
板１の表面に選択的にフィールド酸化膜２が形成されて
いる。そして、シリコン基板１の表面の所定の領域にゲ
ート酸化膜３が形成されている。さらに、このゲート酸
化膜３上にゲート電極４とその側壁のサイドウォール絶
縁膜５が形成されている。
【００３３】そして、逆導電型のソース・ドレイン拡散
層６が形成されている。ここで、このソース・ドレイン
拡散層６の不純物濃度は低濃度になるように設定されて
いる。さらに、本発明ではソース・ドレイン拡散層６の
表面に保護熱酸化膜７が設けられている。そして、保護
熱酸化膜７、フィールド酸化膜２、ゲート電極４等を被
覆するように保護絶縁膜８が形成され、この保護絶縁膜
８上に層間絶縁膜９が形成されている。
層６が形成されている。ここで、このソース・ドレイン
拡散層６の不純物濃度は低濃度になるように設定されて
いる。さらに、本発明ではソース・ドレイン拡散層６の
表面に保護熱酸化膜７が設けられている。そして、保護
熱酸化膜７、フィールド酸化膜２、ゲート電極４等を被
覆するように保護絶縁膜８が形成され、この保護絶縁膜
８上に層間絶縁膜９が形成されている。
【００３４】このようなソース・ドレイン拡散層６上の
保護熱酸化膜７、保護絶縁膜８および層間絶縁膜９の所
定の領域にコンタクト孔が形成され、このコンタクト孔
を通してソース・ドレイン拡散層６に接続されるソース
・ドレイン電極１０が設けられる。
保護熱酸化膜７、保護絶縁膜８および層間絶縁膜９の所
定の領域にコンタクト孔が形成され、このコンタクト孔
を通してソース・ドレイン拡散層６に接続されるソース
・ドレイン電極１０が設けられる。
【００３５】なお、このようなＭＯＳトランジスタの半
導体素子において、サイドウォール絶縁膜５の設けられ
ないＭＯＳトランジスタでも同様に形成される。
導体素子において、サイドウォール絶縁膜５の設けられ
ないＭＯＳトランジスタでも同様に形成される。
【００３６】次に、このような半導体素子すなわちＭＯ
Ｓトランジスタの製造方法を図２および図３に基づいて
説明する。
Ｓトランジスタの製造方法を図２および図３に基づいて
説明する。
【００３７】図２（ａ）に示すように、従来の技術と同
様にして、Ｐ型で不純物濃度が１×１０16原子／ｃｍ3
程度のシリコン基板１の表面部に膜厚が３００ｎｍ程度
のフィールド酸化膜２が形成される。さらに、このシリ
コン基板１の表面にゲート酸化膜３が形成される。ここ
で、ゲート酸化膜３は膜厚が１０ｎｍ程度のシリコン酸
化膜である。
様にして、Ｐ型で不純物濃度が１×１０16原子／ｃｍ3
程度のシリコン基板１の表面部に膜厚が３００ｎｍ程度
のフィールド酸化膜２が形成される。さらに、このシリ
コン基板１の表面にゲート酸化膜３が形成される。ここ
で、ゲート酸化膜３は膜厚が１０ｎｍ程度のシリコン酸
化膜である。
【００３８】次に、図２（ｂ）に示すように、ゲート酸
化膜３上の所定の領域にゲート電極４が形成される。こ
こで、ゲート電極４はタングステンポリサイド膜等の高
融点金属を含むポリサイド膜で構成される。次に、ＣＶ
Ｄ法等でシリコン酸化膜が形成され、さらに、従来の技
術と同様にエッチバックが施され、図２（ｃ）に示すよ
うに、サイドウォール絶縁膜５がゲート電極４の側壁に
形成されるようになる。このエッチバックの工程では、
フィールド酸化膜２の表面もエッチングされる。そし
て、フィールド酸化膜２とゲート電極４にセルフアライ
ンになるようにソース・ドレイン拡散層６が形成され
る。このソース・ドレイン拡散層６は、不純物のイオン
注入とその後の熱処理とで形成される。ここで、このソ
ース・ドレイン拡散層６の不純物にはヒ素不純物が使用
され、その濃度は１０18原子／ｃｍ3程度に設定され
る。
化膜３上の所定の領域にゲート電極４が形成される。こ
こで、ゲート電極４はタングステンポリサイド膜等の高
融点金属を含むポリサイド膜で構成される。次に、ＣＶ
Ｄ法等でシリコン酸化膜が形成され、さらに、従来の技
術と同様にエッチバックが施され、図２（ｃ）に示すよ
うに、サイドウォール絶縁膜５がゲート電極４の側壁に
形成されるようになる。このエッチバックの工程では、
フィールド酸化膜２の表面もエッチングされる。そし
て、フィールド酸化膜２とゲート電極４にセルフアライ
ンになるようにソース・ドレイン拡散層６が形成され
る。このソース・ドレイン拡散層６は、不純物のイオン
注入とその後の熱処理とで形成される。ここで、このソ
ース・ドレイン拡散層６の不純物にはヒ素不純物が使用
され、その濃度は１０18原子／ｃｍ3程度に設定され
る。
【００３９】次に、図２（ｄ）に示すようにソース・ド
レイン拡散層６表面に、熱酸化による保護熱酸化膜７が
形成される。さらに、シリコン基板１表面に形成された
フィールド酸化膜２およびソース・ドレイン拡散層６表
面の保護熱酸化膜７さらにはゲート電極４およびサイド
ウォール絶縁膜５を被覆するように、ＣＶＤ法で保護絶
縁膜８が形成される。
レイン拡散層６表面に、熱酸化による保護熱酸化膜７が
形成される。さらに、シリコン基板１表面に形成された
フィールド酸化膜２およびソース・ドレイン拡散層６表
面の保護熱酸化膜７さらにはゲート電極４およびサイド
ウォール絶縁膜５を被覆するように、ＣＶＤ法で保護絶
縁膜８が形成される。
【００４０】ここで、この保護熱酸化膜７形成の工程に
ついて図３の工程流れ図に沿って説明する。
ついて図３の工程流れ図に沿って説明する。
【００４１】低濃度のヒ素不純物を含有するソース・ド
レイン拡散層６が形成された後、シリコン基板の表面特
にソース・ドレイン拡散層６の表面が清浄化される。こ
の表面清浄化では、汚染不純物の洗浄による除去と共
に、ソース・ドレイン拡散層６表面に形成されている自
然酸化膜の除去およびその表面の不活性化がなされる。
この不活性化によって、ソース・ドレイン拡散層６表面
には自然酸化膜は形成されなくなる。次に、このような
状態になったシリコン基板は減圧（ＬＰ）ＣＶＤ炉に入
れられて次のような処理が連続してなされる。ここで、
ＬＰＣＶＤ炉の温度は８００℃程度に設定される。
レイン拡散層６が形成された後、シリコン基板の表面特
にソース・ドレイン拡散層６の表面が清浄化される。こ
の表面清浄化では、汚染不純物の洗浄による除去と共
に、ソース・ドレイン拡散層６表面に形成されている自
然酸化膜の除去およびその表面の不活性化がなされる。
この不活性化によって、ソース・ドレイン拡散層６表面
には自然酸化膜は形成されなくなる。次に、このような
状態になったシリコン基板は減圧（ＬＰ）ＣＶＤ炉に入
れられて次のような処理が連続してなされる。ここで、
ＬＰＣＶＤ炉の温度は８００℃程度に設定される。
【００４２】すなわち、初めに第１の処理として、８０
０℃程度のＬＰＣＶＤ炉に亜酸化窒素（Ｎ2 Ｏ）ガスが
導入される。この第１の処理でソース・ドレイン拡散層
６表面に膜厚が１ｎｍ程度のシリコン酸化膜が形成され
る。この極薄のシリコン酸化膜が保護熱酸化膜７とな
る。
０℃程度のＬＰＣＶＤ炉に亜酸化窒素（Ｎ2 Ｏ）ガスが
導入される。この第１の処理でソース・ドレイン拡散層
６表面に膜厚が１ｎｍ程度のシリコン酸化膜が形成され
る。この極薄のシリコン酸化膜が保護熱酸化膜７とな
る。
【００４３】この保護熱酸化膜７の形成された後、第２
の処理として、引き続いてシラン（ＳｉＨ4 ）ガスと亜
酸化窒素ガスの混合ガスがＬＰＣＶＤ炉内に導入され、
比較的に高温でのＣＶＤ法によるシリコン酸化膜が上記
の保護熱酸化膜表面に堆積される。
の処理として、引き続いてシラン（ＳｉＨ4 ）ガスと亜
酸化窒素ガスの混合ガスがＬＰＣＶＤ炉内に導入され、
比較的に高温でのＣＶＤ法によるシリコン酸化膜が上記
の保護熱酸化膜表面に堆積される。
【００４４】この後は、従来の技術で説明したように層
間絶縁膜９が形成される。そして、保護熱酸化膜７、保
護絶縁膜８および層間絶縁膜９の所定の領域にコンタク
ト孔が形成され、ソース・ドレイン拡散層６に接続され
るソース・ドレイン電極１０が形成されることになる。
間絶縁膜９が形成される。そして、保護熱酸化膜７、保
護絶縁膜８および層間絶縁膜９の所定の領域にコンタク
ト孔が形成され、ソース・ドレイン拡散層６に接続され
るソース・ドレイン電極１０が形成されることになる。
【００４５】次に、第１の実施の形態の本発明の効果に
ついて図４に基づいて説明する。ここで、図４（ａ）は
本発明が適用されたＤＲＡＭのメモリセル部の断面図で
ある。なお、このメモリセルはＭＯＳトランジスタであ
る１個のトランスファトランジスタと１個のキャパシタ
とで構成される。以下、このメモリセルの要部を簡単に
説明する。
ついて図４に基づいて説明する。ここで、図４（ａ）は
本発明が適用されたＤＲＡＭのメモリセル部の断面図で
ある。なお、このメモリセルはＭＯＳトランジスタであ
る１個のトランスファトランジスタと１個のキャパシタ
とで構成される。以下、このメモリセルの要部を簡単に
説明する。
【００４６】図４（ａ）に示すように、Ｐ型のシリコン
基板１１の所定の領域の表面に選択的にフィールド酸化
膜１２が形成されている。そして、シリコン基板１１の
表面にゲート酸化膜を介してゲート電極１３が形成され
ている。このゲート電極１３の側壁にはサイドウォール
絶縁膜１４が形成されている。
基板１１の所定の領域の表面に選択的にフィールド酸化
膜１２が形成されている。そして、シリコン基板１１の
表面にゲート酸化膜を介してゲート電極１３が形成され
ている。このゲート電極１３の側壁にはサイドウォール
絶縁膜１４が形成されている。
【００４７】そして、フィールド酸化膜１２とゲート電
極１３間のシリコン基板表面に第１の拡散層１５と第２
の拡散層１６とが形成されている。ここで、第１の拡散
層１５の不純物濃度は低く、第２の拡散層１６の不純物
濃度は高くなるように設定されている。同様に、図４
（ａ）に示すように第１の拡散層１５ａと第２の拡散層
１６ａも形成されている。このゲート電極を挟んで形成
された第１の拡散層１５，１５ａがトランスファトラン
ジスタのソース・ドレイン領域となる。
極１３間のシリコン基板表面に第１の拡散層１５と第２
の拡散層１６とが形成されている。ここで、第１の拡散
層１５の不純物濃度は低く、第２の拡散層１６の不純物
濃度は高くなるように設定されている。同様に、図４
（ａ）に示すように第１の拡散層１５ａと第２の拡散層
１６ａも形成されている。このゲート電極を挟んで形成
された第１の拡散層１５，１５ａがトランスファトラン
ジスタのソース・ドレイン領域となる。
【００４８】そして、この第１の拡散層１５，１５ａ表
面に保護熱酸化膜１７が設けられている。
面に保護熱酸化膜１７が設けられている。
【００４９】さらに、層間絶縁膜１８内にキャパシタの
下部電極１９と容量絶縁膜を挟んで上部電極２０とが形
成されている。ここで、下部電極１９は第１の拡散層１
５に接続されている。また、第１の拡散層１５ａはビッ
ト線２１に接続されている。ここで、第２の拡散層１
６，１６ａは、それぞれ下部電極１９およびビット線２
１に含まれる高濃度不純物が拡散して形成されたもので
ある。
下部電極１９と容量絶縁膜を挟んで上部電極２０とが形
成されている。ここで、下部電極１９は第１の拡散層１
５に接続されている。また、第１の拡散層１５ａはビッ
ト線２１に接続されている。ここで、第２の拡散層１
６，１６ａは、それぞれ下部電極１９およびビット線２
１に含まれる高濃度不純物が拡散して形成されたもので
ある。
【００５０】なお、ゲート電極１３ａ，１３ｂは隣接す
るメモリセルのトランスファトランジスタのゲート電極
を構成するものである。
るメモリセルのトランスファトランジスタのゲート電極
を構成するものである。
【００５１】このような構造の１個のメモリセルの等価
回路を図４（ｂ）は示す。すなわち、トランスファトラ
ンジスタＴＲのゲート電極にワード線ＷＬが接続されて
いる。そして、トランスファトランジスタＴＲの一方の
ソース・ドレイン領域はビット線ＢＬに接続されてい
る。また、他方のソース・ドレイン領域はキャパシタＣ
Ｐの電極に接続されている。ここで、他方のソース・ド
レイン領域とキャパシタＣＰの電極との接続部をノード
Ｎ１と記す。
回路を図４（ｂ）は示す。すなわち、トランスファトラ
ンジスタＴＲのゲート電極にワード線ＷＬが接続されて
いる。そして、トランスファトランジスタＴＲの一方の
ソース・ドレイン領域はビット線ＢＬに接続されてい
る。また、他方のソース・ドレイン領域はキャパシタＣ
Ｐの電極に接続されている。ここで、他方のソース・ド
レイン領域とキャパシタＣＰの電極との接続部をノード
Ｎ１と記す。
【００５２】次に、図５に基づいて、このようなメモリ
セルを有するＤＲＡＭのＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅ
ｎｔａｌ Ｇｒｏｕｐ）の良品率と保護熱酸化膜厚との
関係について説明する。ここで、ＤＲＡＭのＴＥＧは１
６メガビット分のメモリセルを有する半導体チップであ
る。図５の縦軸はこの半導体チップの良品率を示し、横
軸は保護熱酸化膜の膜厚を示している。
セルを有するＤＲＡＭのＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅ
ｎｔａｌ Ｇｒｏｕｐ）の良品率と保護熱酸化膜厚との
関係について説明する。ここで、ＤＲＡＭのＴＥＧは１
６メガビット分のメモリセルを有する半導体チップであ
る。図５の縦軸はこの半導体チップの良品率を示し、横
軸は保護熱酸化膜の膜厚を示している。
【００５３】図５から判るように、チップ良品率は保護
熱酸化膜厚が１ｎｍに近づくと急激に増加し、１ｎｍで
はチップ良品率は１００％近くに向上するようになる。
このように本発明では、ソース・ドレイン拡散層の表面
に膜厚１ｎｍ以上の保護熱酸化膜が形成されると非常に
大きな効果が生じるようになる。
熱酸化膜厚が１ｎｍに近づくと急激に増加し、１ｎｍで
はチップ良品率は１００％近くに向上するようになる。
このように本発明では、ソース・ドレイン拡散層の表面
に膜厚１ｎｍ以上の保護熱酸化膜が形成されると非常に
大きな効果が生じるようになる。
【００５４】次に、このような発明の効果について図６
に基づいて説明する。図６は、本発明の技術でのＭＯＳ
トランジスタのＰＮ接合部の断面を模式的に示したもの
である。
に基づいて説明する。図６は、本発明の技術でのＭＯＳ
トランジスタのＰＮ接合部の断面を模式的に示したもの
である。
【００５５】図６に示すように、シリコン基板１上にフ
ィールド酸化膜２が形成されている。そして、低濃度不
純物を有するソース・ドレイン拡散層６が設けられ、こ
のソース・ドレイン拡散層６の表面にのみ保護熱酸化膜
７が形成されている。そして、全体を被覆するように保
護絶縁膜８が設けられる。さらに、この保護絶縁膜８上
に層間絶縁膜９が形成され、ソース・ドレイン電極１０
がコンタクト孔を通してソース・ドレイン拡散層６に接
続されている。
ィールド酸化膜２が形成されている。そして、低濃度不
純物を有するソース・ドレイン拡散層６が設けられ、こ
のソース・ドレイン拡散層６の表面にのみ保護熱酸化膜
７が形成されている。そして、全体を被覆するように保
護絶縁膜８が設けられる。さらに、この保護絶縁膜８上
に層間絶縁膜９が形成され、ソース・ドレイン電極１０
がコンタクト孔を通してソース・ドレイン拡散層６に接
続されている。
【００５６】そして、この場合には拡散層端部６ａはフ
ィールド酸化膜端部２２の下部に位置するようになる。
ィールド酸化膜端部２２の下部に位置するようになる。
【００５７】このような構造で、ソース・ドレイン拡散
層６とシリコン基板１間に逆バイアスが印加されると、
第１の空乏層２３がシリコン基板１側に形成される。ま
た、第２の空乏層２４がソース・ドレイン拡散層６側に
も形成されるようになる。そして、第２の空乏層端部２
４ａの位置がフィールド酸化膜端部２２の上部に位置す
るようになる。しかし、この場合には、保護熱酸化膜７
が第２の空乏層２４表面を被覆する構造になっている。
このために、従来の技術の場合と異なり、この領域の界
面準位は大幅に低減されるようになる。そして、この界
面準位を介するリーク電流が防止される。
層６とシリコン基板１間に逆バイアスが印加されると、
第１の空乏層２３がシリコン基板１側に形成される。ま
た、第２の空乏層２４がソース・ドレイン拡散層６側に
も形成されるようになる。そして、第２の空乏層端部２
４ａの位置がフィールド酸化膜端部２２の上部に位置す
るようになる。しかし、この場合には、保護熱酸化膜７
が第２の空乏層２４表面を被覆する構造になっている。
このために、従来の技術の場合と異なり、この領域の界
面準位は大幅に低減されるようになる。そして、この界
面準位を介するリーク電流が防止される。
【００５８】次に、本発明の第２の実施の形態を図７に
基づいて説明する。ここで、図７は本発明の半導体素子
であるＭＯＳトランジスタの断面図である。
基づいて説明する。ここで、図７は本発明の半導体素子
であるＭＯＳトランジスタの断面図である。
【００５９】図７に示すように、一導電型のシリコン基
板３１の表面の所定の領域にトレンチが形成され、この
トレンチ内に素子分離絶縁膜３２が形成されている。そ
して、第１の実施の形態と同様に、シリコン基板３１表
面の所定の領域にゲート酸化膜３３が形成されている。
さらに、このゲート酸化膜３３上にゲート電極３４とそ
の側壁のサイドウォール絶縁膜３５が形成されている。
板３１の表面の所定の領域にトレンチが形成され、この
トレンチ内に素子分離絶縁膜３２が形成されている。そ
して、第１の実施の形態と同様に、シリコン基板３１表
面の所定の領域にゲート酸化膜３３が形成されている。
さらに、このゲート酸化膜３３上にゲート電極３４とそ
の側壁のサイドウォール絶縁膜３５が形成されている。
【００６０】そして、逆導電型で低濃度不純物を含有す
るソース・ドレイン拡散層３６が形成されている。さら
に、ソース・ドレイン拡散層３６の表面およびトレンチ
内の表面に保護熱酸化膜３７が設けられている。そし
て、保護熱酸化膜３７、フィールド酸化膜３２、ゲート
電極３４等を被覆するように保護絶縁膜３８が形成さ
れ、この保護絶縁膜３８上に層間絶縁膜３９が形成され
ている。
るソース・ドレイン拡散層３６が形成されている。さら
に、ソース・ドレイン拡散層３６の表面およびトレンチ
内の表面に保護熱酸化膜３７が設けられている。そし
て、保護熱酸化膜３７、フィールド酸化膜３２、ゲート
電極３４等を被覆するように保護絶縁膜３８が形成さ
れ、この保護絶縁膜３８上に層間絶縁膜３９が形成され
ている。
【００６１】そして、このようなソース・ドレイン拡散
層３６上の保護熱酸化膜３７、保護絶縁膜３８および層
間絶縁膜３９の所定の領域にコンタクト孔が形成され、
このコンタクト孔を通してソース・ドレイン拡散層３６
に接続されるソース・ドレイン電極４０が設けられるよ
うになる。
層３６上の保護熱酸化膜３７、保護絶縁膜３８および層
間絶縁膜３９の所定の領域にコンタクト孔が形成され、
このコンタクト孔を通してソース・ドレイン拡散層３６
に接続されるソース・ドレイン電極４０が設けられるよ
うになる。
【００６２】この第２の実施の形態での効果は、第１の
実施の形態で説明したのと同様であり、ＰＮ接合部のリ
ーク電流が低減するようになる。また、この場合には、
素子分離領域がトレンチ構造に形成されているため、Ｍ
ＯＳトランジスタはさらに微細化されるようになる。
実施の形態で説明したのと同様であり、ＰＮ接合部のリ
ーク電流が低減するようになる。また、この場合には、
素子分離領域がトレンチ構造に形成されているため、Ｍ
ＯＳトランジスタはさらに微細化されるようになる。
【００６３】以上、２つの実施の形態について述べた
が、特に、１個のトランスファトランジスタと１個のキ
ャパシタとで構成されるメモリセルに適用した場合、そ
のデータ保持特性の著しい改善がなされるととも、メモ
リセルの小型化（面積の縮小化）が容易になる。
が、特に、１個のトランスファトランジスタと１個のキ
ャパシタとで構成されるメモリセルに適用した場合、そ
のデータ保持特性の著しい改善がなされるととも、メモ
リセルの小型化（面積の縮小化）が容易になる。
【００６４】また、さらに本発明は、前述のようなフロ
ーティング状態での電荷保持機能を有する回路節点を構
成する不純物拡散層領域に適用するのみならず、例え
ば、特開平２−１７６８１０号公報に開示された回路を
含む半導体装置に適用しても有効である。すなわち、高
抵抗素子のみ、あるいはトランジスタ素子との混成直列
回路においてその中間節点に不純物拡散層領域が接続さ
れ、そのＰＮ接合のリーク電流が大きい場合、この直列
回路の出力電位を設計値からの誤差を生じる場合があ
り、不具合につながることがある。これは直列のインピ
ーダンスの比で出力電位を決定している場合リーク電流
によりその比に狂いを生じるためである。
ーティング状態での電荷保持機能を有する回路節点を構
成する不純物拡散層領域に適用するのみならず、例え
ば、特開平２−１７６８１０号公報に開示された回路を
含む半導体装置に適用しても有効である。すなわち、高
抵抗素子のみ、あるいはトランジスタ素子との混成直列
回路においてその中間節点に不純物拡散層領域が接続さ
れ、そのＰＮ接合のリーク電流が大きい場合、この直列
回路の出力電位を設計値からの誤差を生じる場合があ
り、不具合につながることがある。これは直列のインピ
ーダンスの比で出力電位を決定している場合リーク電流
によりその比に狂いを生じるためである。
【００６５】従って、本発明は、高いインピーダンス回
路によって内部節点の電位を決める回路を有する半導体
装置に有効である。
路によって内部節点の電位を決める回路を有する半導体
装置に有効である。
【００６６】
【発明の効果】本発明によれば、一導電型の半導体基板
の一主表面上に形成された導電型の不純物拡散層による
ＰＮ接合およびその空乏層のフィールド酸化膜端部近傍
におけるリーク電流を増加させることなく、不純物拡散
層の浅接合化および水平方向への広がりを抑えることが
でき、ＭＯＳトランジスタおよび素子分離の微細化が可
能となり、超高集積半導体装置の実現に寄与する。
の一主表面上に形成された導電型の不純物拡散層による
ＰＮ接合およびその空乏層のフィールド酸化膜端部近傍
におけるリーク電流を増加させることなく、不純物拡散
層の浅接合化および水平方向への広がりを抑えることが
でき、ＭＯＳトランジスタおよび素子分離の微細化が可
能となり、超高集積半導体装置の実現に寄与する。
【００６７】また、微細ＭＯＳトランジスタのＰＮ接合
およびその空乏層をフィールド酸化膜端部の熱酸化シリ
コン層下に配することにより、熱酸化シリコン層とシリ
コン基板の界面準位密度は非常に低くなり、ＰＮ接合リ
ーク電流を最小化することができる。
およびその空乏層をフィールド酸化膜端部の熱酸化シリ
コン層下に配することにより、熱酸化シリコン層とシリ
コン基板の界面準位密度は非常に低くなり、ＰＮ接合リ
ーク電流を最小化することができる。
【図１】本発明の第１の実施の形態を説明するＭＯＳト
ランジスタの断面図である。
ランジスタの断面図である。
【図２】上記ＭＯＳトランジスタの製造工程順の断面図
である。
である。
【図３】上記ＭＯＳトランジスタ製造の主要工程の流れ
図である。
図である。
【図４】ＤＲＡＭのメモリセル部の断面図と等価回路図
である。
である。
【図５】本発明の効果を説明するためのＤＲＡＭ良品率
を示すグラフである。
を示すグラフである。
【図６】ＭＯＳトランジスタのＰＮ接合部を拡大した模
式的な断面図である。
式的な断面図である。
【図７】本発明の第２の実施の形態を説明するＭＯＳト
ランジスタの断面図である。
ランジスタの断面図である。
【図８】従来の技術を説明するＭＯＳトランジスタの製
造工程順の断面図である。
造工程順の断面図である。
【図９】従来のＭＯＳトランジスタのＰＮ接合部を拡大
した模式的な断面図である。
した模式的な断面図である。
１，１１，３１，１０１ シリコン基板 ２，１２，１０２ フィールド酸化膜 ３，３３，１０３ ゲート酸化膜 ４，１３，１３ａ，１３ｂ，３４，１０４ ゲート電
極 ５，１４，３５，１０６ サイドウォール絶縁膜 ６，３６，１０７ ソース・ドレイン拡散層 ６ａ，１０７ａ 拡散層端部 ７，１７，３７ 保護熱酸化膜 ８，３８、１０８ 保護絶縁膜 ９，１８，３９，１０９ 層間絶縁膜 １０，４０，１１０ ソース・ドレイン電極 １５，１５ａ 第１拡散層 １６，１６ａ 第２拡散層 １９ 下部電極 ２０ 上部電極 ２１ ビット線 ２２，１１１ フィールド酸化膜端部 ２３，１１２ 第１の空乏層 ２４，１１３ 第２の空乏層 ２４ａ，１１３ａ 空乏層端部 ３２ 素子分離絶縁膜 ＴＲ トランスファトランジスタ ＷＬ ワード線 ＢＬ ビット線 ＣＰ キャパシタ Ｎ１ ノード
極 ５，１４，３５，１０６ サイドウォール絶縁膜 ６，３６，１０７ ソース・ドレイン拡散層 ６ａ，１０７ａ 拡散層端部 ７，１７，３７ 保護熱酸化膜 ８，３８、１０８ 保護絶縁膜 ９，１８，３９，１０９ 層間絶縁膜 １０，４０，１１０ ソース・ドレイン電極 １５，１５ａ 第１拡散層 １６，１６ａ 第２拡散層 １９ 下部電極 ２０ 上部電極 ２１ ビット線 ２２，１１１ フィールド酸化膜端部 ２３，１１２ 第１の空乏層 ２４，１１３ 第２の空乏層 ２４ａ，１１３ａ 空乏層端部 ３２ 素子分離絶縁膜 ＴＲ トランスファトランジスタ ＷＬ ワード線 ＢＬ ビット線 ＣＰ キャパシタ Ｎ１ ノード
Claims (9)
- 【請求項１】 一導電型の半導体基板の所定の領域に形
成された逆導電型の不純物拡散層を有し、前記不純物拡
散層をソース・ドレイン領域とする絶縁ゲート電界効果
トランジスタが形成され、前記不純物拡散層の表面に薄
く熱酸化されて形成された熱酸化シリコン膜が被着して
いることを特徴とする半導体装置。 - 【請求項２】 一導電型の半導体基板の所定の領域に形
成された素子分離絶縁膜と前記素子分離絶縁膜に接して
形成された不純物拡散層とを有し、前記不純物拡散層の
表面に薄く熱酸化されて形成された熱酸化シリコン膜が
被着していることを特徴とする半導体装置。 - 【請求項３】 前記不純物拡散層の不純物濃度は前記半
導体基板の不純物濃度より１桁程度高くなるように設定
され、これらの間に逆バイアスが印加されると、前記半
導体基板側と前記不純物拡散層側に形成される空乏層幅
の値が同一の桁になることを特徴とする請求項１または
請求項２記載の半導体装置。 - 【請求項４】 前記熱酸化シリコン膜の膜厚が１ｎｍ以
上になるように形成されていることを特徴とする請求項
１、請求項２または請求項３記載の半導体装置。 - 【請求項５】 前記素子分離絶縁膜が半導体基板の凹部
に埋設されるようにして形成され、前記半導体基板と前
記素子分離絶縁膜とに挟まれるようにして前記熱酸化シ
リコン膜が形成されていることを特徴とする請求項１か
ら請求項４のうち１つの請求項に記載の半導体装置。 - 【請求項６】 前記不純物拡散層が浮遊状態の導電層に
接続され、前記導電層に電荷が蓄積されるようになって
いることを特徴とする請求項１から請求項４のうち１つ
の請求項に記載の半導体装置。 - 【請求項７】 前記導電層がキャパシタの下部電極を構
成することを特徴とする請求項６記載の半導体装置。 - 【請求項８】 半導体基板の表面に選択的に素子分離絶
縁膜を形成する工程と、前記半導体基板の所定の領域の
表面にゲート絶縁膜とゲート電極とを形成する工程と、
前記ゲート電極と前記素子分離絶縁膜とにセルフアライ
ンに不純物拡散層を形成する工程と、前記不純物拡散層
表面の絶縁膜を一度除去する工程と、その後、前記不純
物拡散層表面を熱酸化し薄いシリコン酸化膜を形成する
工程と、前記薄いシリコン酸化膜上に層間絶縁膜を形成
する工程と、を含むことを特徴とする半導体装置の製造
方法。 - 【請求項９】 前記不純物拡散層表面の熱酸化が減圧Ｃ
ＶＤ炉で行われ、引き続いて、同一の減圧ＣＶＤ炉で層
間絶縁膜が形成されることを特徴とする請求項８記載の
半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08315115A JP3123937B2 (ja) | 1996-11-26 | 1996-11-26 | 半導体装置およびその製造方法 |
| TW086117887A TW351838B (en) | 1996-11-26 | 1997-11-25 | Semiconductor device having a reduced leakage current transistor and method of manufacturing the same |
| KR1019970063231A KR100305625B1 (ko) | 1996-11-26 | 1997-11-26 | 반도체장치및그의제조방법 |
| CN97121689A CN1185661A (zh) | 1996-11-26 | 1997-11-26 | 有降低漏电流的晶体管的半导体器件及其制造方法 |
| GB9725023A GB2319890B (en) | 1996-11-26 | 1997-11-26 | Semiconductor device having a reduced leakage current transistor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08315115A JP3123937B2 (ja) | 1996-11-26 | 1996-11-26 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10163480A true JPH10163480A (ja) | 1998-06-19 |
| JP3123937B2 JP3123937B2 (ja) | 2001-01-15 |
Family
ID=18061598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08315115A Expired - Fee Related JP3123937B2 (ja) | 1996-11-26 | 1996-11-26 | 半導体装置およびその製造方法 |
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| Country | Link |
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| KR (1) | KR100305625B1 (ja) |
| CN (1) | CN1185661A (ja) |
| GB (1) | GB2319890B (ja) |
| TW (1) | TW351838B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3912558A (en) * | 1974-05-03 | 1975-10-14 | Fairchild Camera Instr Co | Method of MOS circuit fabrication |
| EP0218408A3 (en) * | 1985-09-25 | 1988-05-25 | Hewlett-Packard Company | Process for forming lightly-doped-grain (ldd) structure in integrated circuits |
| JPH0752774B2 (ja) * | 1988-04-25 | 1995-06-05 | 日本電気株式会社 | 半導体装置 |
| JPH07297397A (ja) * | 1994-04-23 | 1995-11-10 | Nec Corp | 半導体装置の製造方法 |
| JP2560637B2 (ja) * | 1994-04-28 | 1996-12-04 | 日本電気株式会社 | 電界効果トランジスタ及びその製造方法 |
-
1996
- 1996-11-26 JP JP08315115A patent/JP3123937B2/ja not_active Expired - Fee Related
-
1997
- 1997-11-25 TW TW086117887A patent/TW351838B/zh not_active IP Right Cessation
- 1997-11-26 GB GB9725023A patent/GB2319890B/en not_active Expired - Fee Related
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|---|---|
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| KR19980042797A (ko) | 1998-08-17 |
| TW351838B (en) | 1999-02-01 |
| GB9725023D0 (en) | 1998-01-28 |
| GB2319890B (en) | 1998-12-09 |
| CN1185661A (zh) | 1998-06-24 |
| KR100305625B1 (ko) | 2001-10-19 |
| GB2319890A (en) | 1998-06-03 |
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