CN1185661A - 有降低漏电流的晶体管的半导体器件及其制造方法 - Google Patents

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Abstract

本发明的一种半导体器件包括:一块第一导电类型的半导体基片,在半导体基片上的一个元件隔离区,一层第二导电类型的杂质扩散层,该杂质扩散层形成于所述半导体基片上并与元件隔离区相耦合,在元件隔离区和杂质扩散层之上的一层化学气相淀积硅绝缘膜,一层热生长的硅绝缘膜形成于杂质扩散层和化学气相淀积硅绝缘膜之间,以防止发生于化学气相淀积硅绝缘膜和杂质扩散层之间的电流泄漏。

Description

有降低漏电流的晶体管的半导体器件及其制造方法
本发明涉及一种半导体器件及其制造方法，尤其涉及能够降低所包含的MOS晶体管的PN结漏电流的半导体器件及其制造方法。
随着高集成度半导体器件的发展，越来越要求电路的布图更细密以实现更高的集成度。此外，随着电路布图迅速变得更加细密，为了保持或进一步提高半导体元件和元件之间的隔离区的功能，MOS晶体管的源和漏区杂质扩散层的结就更浅了，或者使半导体基片上的杂质扩散层的侧向扩展尺寸减小。制做含有MOS晶体管的半导体集成电路的杂质扩散层的常用方法包括这样的步骤：利用一层厚的场氧化物层和栅电极作为掩膜，采用自对准的方法，离子注入导电类型与半导体基片相反的杂质，并进行热处理，活化杂质离子，在形成了杂质扩散层之后，在半导体基片的整个表面上形成一层由例如BPSG(一种含有硼玻璃和磷玻璃的氧化硅膜)之类的材料组成的绝缘膜，并且可以进一步热处理使其表面平整化。经过这些热处理，用来形成杂质扩散层的杂质，通过热激发扩散进入基片，并且PN结从半导体基片表面扩展至更深的层次和更广的面积。相应地，半导体基片表面上PN结的边缘向在杂质离子注入过程中被用作掩膜的场氧化物膜的下方更远处渗透。
图8A-D绘示出在制做一个常规MOS晶体管的方法中各步骤的横断面视图。如图8A所示，在一片硅基片101的表面上形成一层场氧化物膜，该硅基片例如可以是P型的，且具有1×1016原子/立方厘米的杂质浓度。在此硅基片101的表面形成一层栅氧化物膜103。接下来，在栅氧化物膜103的一个特定区域上形成栅电极104。用场氧化物膜102和栅电板104作掩膜，以自对准方式形成低浓度杂质扩散层105。例如，该低浓度杂质扩散层通常可以含有磷杂质。用化学气相淀积(CVD)方法形成一层氧化硅膜，并对其进行各向异性的干法刻蚀(反刻蚀)，以便于在栅电极104的侧壁上形成侧壁绝缘膜106，如图8C所示。在此反刻蚀过程中，场氧化物膜102的表面也受到轻微刻除。高浓度杂质，例如砷，被离子注入，然后进行热处理，以产生一个具有轻掺杂漏结构(LDD)的源/漏扩散层107。在场氧化物膜102的边缘，源/漏扩散层107与硅基片101的界面的一部分位于场氧化物膜102的下面。所述高浓度杂质的浓度可以设定为1×1019原子/立方厘米。根据具体情况，源/漏扩散层107有更低的杂质浓度。在此情况下，这一浓度可以设定为1×1018原子/立方厘米。这种方法被公开在昭61-156862号日本专利申请公报中。
如图8D所示，用化学气相淀积方法形成绝缘保护膜108，将栅电极104和侧壁绝缘膜106以及场氧化物膜102和源/漏扩散层107都覆盖起来。然后，形成夹层绝缘膜109。此夹层绝缘膜109是用化学气相淀积方法由BPSG层组成的叠层膜，其表面经热处理被平整化。形成透过绝缘保护膜108和夹层绝缘膜109的接触孔。再形成源/漏电极110，使其通过接触孔与源/漏扩散层107相连接。
经过上述这些步骤，就形成了MOS晶体管，它包含有置于硅基片101上的一层栅氧化物膜103、一个栅电极104以及源/漏扩散层107。值得注意的是，源/漏扩散层107的边缘107a位于场氧化物膜102的边缘的下方，使得107和102两个区域有所交迭。
随着半导体器件的集成度的提高，象晶体管这样的半导体元件的制做也越加精细。于是，PN结变得更浅，元件隔离区或者说相邻元件的间距变得更窄。
并且，由于MOS晶体管在尺度上变得更小，它的PN结反向二极管特性变得更差。事实上，本发明的发明人已经发现，当在PN结上施加一个反向偏置电压时，PN结上会产生一个漏电流。
下面参照图9A和9B对这个问题做进一步解释。图9A和9B所示的是用已有技术制作的一MOS晶体管的PN结的横断面图。图9A表示的是一源/漏扩散层107具有高杂质浓度的已有晶体管，而图9B表示另一源/漏扩散层107具有低杂质浓度的已有晶体管。图9和图8A-D采用统一的标号表示相同的部分。
参见图9A，在P型硅基片101上形成一层场氧化物膜102。一层N型源/漏层107形成于P型硅基片101上，一层绝缘保护膜108形成于硅基片101的整个表面上。此外，在此绝缘保护膜108上形成一层夹层绝缘膜109，源/漏电极110通过一个接触孔与源/漏扩散层107相连接。
当对氧化硅膜进行反刻蚀所持续的时间超出预定的时间，或者说用氢氟酸处理的时间长于预定的时间，场氧化物膜102有其刻除的表面，使得扩散层的边缘107a不再被场氧化膜102所覆盖，而被暴露出来。如果扩散层107的结越浅，那么扩散层107边缘107a的这种暴露就越明显。相应地，场氧化物膜102的边缘111就变得比扩散层的边缘107a更低。于是，扩散层的边缘107a就被绝缘保护膜108所直接覆盖和接触。
当在具有这种结构的源/漏扩散层107和硅基片101之间施加一个反向偏置电压时，在硅片101中产生第一耗尽层112，并使该第一耗尽层112从硅基片101和源/漏扩散层107间的边界向硅基片101中延展。在这种情况下，由于源/漏扩散层107具有高杂质浓度，在源/漏扩散层107中几乎不会产生任何相应的耗尽层，并且绝缘保护膜108直接形成于耗尽层102的表面上。所以，在绝缘保护膜108与第一耗尽层112间的边界处产生一个边界势。这个边界势产生一个建立在边界上或通过边界的漏电流。
在图9B所示的另一个例子中，一层场氧化物膜102形成于硅基片101上。形成具有低杂质浓度的源/漏扩散层107，并在硅基片101的整个表面上形成绝缘保护膜108。此外，一层夹层绝缘膜109重叠在绝缘保护膜108上，源/漏电极110通过接触孔与源/漏扩散层107相连接。
在此种情况下，扩散层的边缘107a的位置低于场氧化物膜102的边缘111并位于其下方。尽管如此，扩散层的边缘107a的位置也可以高于场氧化物膜102的边缘111并位于其上方。
本发明的发明人发现，在一个具有低浓度源/漏扩散层107这种结构的半导体中，当在源/漏扩散层107和硅基片101之间施加一个反向偏置电压时，在硅基片101和源/漏扩散层107中就会产生第一耗尽层112，并使第一耗尽层112从硅基片101与源/漏扩散层107之间的边界向硅基片101延展。由于源/漏扩散层107具有低杂质浓度，第二耗尽层113就会产生于源/漏层107的一侧，并且其边缘113a位于场氧化物膜102的边缘111之上。所以，绝缘保护层108直接形成于第二耗尽层113之上，并由于边界势的存在而产生一个漏电流。
虽然在PN结上这一漏电流的增大是很微小的，但它依然能被灵敏的半导体器件检测到。就是说，本发明的发明人在具有浅结的低浓度和高浓度源/漏器件中都发现了这种漏电流在PN结中的存在及其产生的原因。
本发明的一个目的是提供一种能够防止增大PN结漏电流的半导体器件及其制造方法。
本发明的另一个目的是提供一种产生一个具有更浅PN结并更少侧向扩展的扩散层的晶体管的改进半导体器件及其制造方法。
本发明的又一个目的是提供一种能以相邻元件之间的窄元件隔离区生产更小MOS晶体管的半导体器件及其生产方法。
本发明还有一个目的是提供一种高可靠度的半导体器件及其生产方法。
一种半导体器件，它包括：
一个第一导电类型的半导体基片，一个形成于半导体基片上的元件隔离区，一层第二导电类型的杂质扩散层，杂质扩散层与元件隔离区耦合并形成于半导体基片上，以及一层形成于杂质扩散层上的热生长的二氧化硅膜。
一种制造一种半导体器件的方法，它包括如下步骤：在一个半导体基片上形成一个元件隔离区；在半导体基片上形成一层杂质扩散层，所述杂质扩散层紧邻元件隔离区的一个边缘；在杂质扩散层上形成一层热生长的二氧化硅膜；以及在热生长的二氧化硅膜和元件隔离区上形成一层化学气相淀积的硅绝缘膜。
热生长的硅绝缘膜，尤其是二氧化硅膜，比化学气相淀积的硅绝缘膜致密。尤其是，在硅-二氧化硅界面上，热生长的二氧化硅膜比化学气相淀积的二氧化硅膜具有更少的空键。因此，热生长的二氧化硅膜比化学气相淀积的二氧化硅膜具有更低的电流流过。由此说明，这种结构能够实现本发明的目的。附图说明
从下面结合附图所作的描述中，对本发明的目的、优点和特点将更为明显可见。
图1为本发明第一实施例的一个MOS晶体管的横断面示图；
图2A-图2D为表示本发明第一实施例制造MOS晶体管的方法各步骤的横断面视图；
图3为本发明第一实施例制造MOS晶体管的部分生产工艺的流程图；
图4A为绘示本发明第一实施例动态随机存取存贮器(DRAM)的存贮单元的横断面视图，而图4B则为图4A中存贮单元的等效电路；
图5为用以本发明优点而示出的DRAM的成品率曲线图；
图6为绘示本发明第一实施例的MOS晶体管PN结部分的横断面视图；
图7为绘示本发明第二实施例的MOS晶体管的横断面视图；
图8A-图8D为绘示制造常规MOS晶体管的方法各步骤的横断面视图；
图9A和图9B为两类常规MOS晶体管PN结部分横断面的示意图；
如图1所示，在具有某种导电类型的硅基片1的表面上，在选定的区域形成场绝缘(氧化物)膜2。一个有源区被场氧化物膜2所围绕。栅绝缘(氧化物)膜3形成于硅基片1表面上的有源区的部分区域上。在栅氧化物膜3上形成栅电极4和侧壁绝缘膜5。
与衬底的导电类型相反的源/漏扩散层6形成于有源区的部分区域上。在此例子中，源/漏扩散层6被设计成具有轻度掺杂漏极(LDD)结构的低杂质浓度。源/漏扩散层6的深度为0.1微米。在源/漏扩散层6的表面上形成热氧化保护膜7。形成一层绝缘保护膜8覆盖着热氧化保护膜7、场氧化物膜2和栅电极4。在绝缘保护膜8之上重叠一层夹层绝缘膜9。
穿透热氧化保护膜7、绝缘保护膜8及夹层绝缘膜9形成接触孔50，将源/漏扩散层6暴露出来。在接触孔50中形成源/漏电极10与源/漏扩散层6相连接。
在此应当提及的是，这种方法既可以应用于具有上面所述各层薄膜的MOS晶体管的生产，也可以应用于无侧壁绝缘膜的MOS晶体管的生产。
如图2A所示，在杂质浓度为1×1016原子/立方厘米的P型硅基片1上，有选择地形成厚度约为300纳米的场氧化物膜2。场氧化物膜2的制做是采用硅局部氧化(LOCOS)方法，它围绕着一个有源区。然后，在该硅基片1表面的有源区上形成栅氧化物膜3。栅氧化物膜3由硅组成，厚度约为10纳米。
如图2B所示，栅电极4形成于栅氧化物膜3的一个特定部分上。栅电极4由一层复合膜组成，这层复合膜包含有一层多晶硅膜和象硅化钨一类的耐熔硅金属化合物膜。利用化学气相淀积(CVD)或类似的方法在硅基片1的整个表面上形成一层氧化硅膜。然后，采用已有工艺对该氧化硅膜进行反刻蚀，在栅电极4的侧壁上形成侧壁绝缘膜5，如图2C所示。在此反刻蚀过程中，场氧化物膜2的表面被轻微去除。形成源/漏层6，使其与场氧化物膜2和栅电极4自对准。即，利用场氧化物膜2和栅电极4作为掩膜，将杂质注入到硅基片1中。源/漏层6所含有的杂质中包含磷并且杂质浓度约为1018原子/立方厘米。
如图2D所示，在源/漏扩散层6的表面上用热氧化处理方法形成一层热氧化保护膜7。然后，为了将已经在硅基片1上制做完备的栅电极4、侧壁绝缘膜5以及场氧化物膜2和源/漏扩散层6全都覆盖住，用化学气相淀积方法形成一层绝缘保护膜8。
制做热氧化保护膜7的过程是按照图3中所描述的步骤进行的。在具有低浓度砷杂质的源/漏扩散层6已经形成之后，对硅基片的表面，尤其是源/漏扩散层6的表面进行清洗。这一清洗处理是为了既去除污染表面的杂质又去除在表面上原已自然形成的氧化物膜，或者说是为了使表面钝化。该清洗处理是使用由NH4+H2O2组成的第一种混合物和由H2SO4+H2O2组成的第二种混合物进行的。这种钝化处理防止源/漏扩散层6进一步自然形成氧化物膜。
接下来，将经过了上述处理过程的硅基片放入低压化学气相淀积反应炉中，依次接受下列处理。低压化学气相淀积反应炉被控制在800℃左右的温度，这一温度的下限为750℃，上限为1100℃，以防止源/漏扩散层中的杂质发生再次扩散。
首先，将一氧化氮(N2O)气体引入温度保持在800℃的低压化学气相淀积反应炉中，在源/漏扩散层6的表面上形成一层厚度约为1纳米的氧化硅薄膜。这层超薄氧化硅薄膜即作为热氧化保护膜7。本发明的发明人发现，该热氧化保护膜7是为防止在氧化硅膜8和源/漏扩散层6之间产生漏电流的最好的一层薄膜。在另一个例子中，热氮化硅膜要差于热氧化保护膜7。因此，本发明的最佳实施例采用不含氮的热氧化保护膜7。
接着，在形成了热氧化保护膜7之后，由硅烷(SiH4)气体和一氧化二氮气体组成的混合气体被引入低压化学气相淀积反应炉中，使得一层氧化硅膜8得以通过化学气相淀积，在比较高的温度下形成于热氧化保护膜7的表面之上。
在随后的过程中，用化学气相淀积方法，形成由硼磷硅玻璃(BPSG)组成的夹层绝缘膜9，并经热处理使其表面平整化。然后，穿过热氧化保护膜7、绝缘保护膜8和夹层绝缘膜9形成接触孔，使得源/漏电极10得以通过接触孔连接于源/漏扩散层6。
下面结合图4A、4B描述本发明的第一实施例的优点。
参见图4A，一个存贮元包含一个由一MOS晶体管和一电容器构成的转换晶体管。
场氧化物膜12形成于P型硅基片11表面上的一个特定区域。一个栅电极13覆盖着形成于硅基片11表面上的栅氧化膜。栅电极13具有形成于其侧壁上的侧壁绝缘膜14。
第一扩散层15和第二扩散层16形成于硅基片的位于场氧化物膜12和栅电极13之间的部分的表面上。第一扩散层15具有较低的杂质浓度，而第二扩散层具有较高的杂质浓度。第二扩散层16的杂质浓度为1×1018原子/立方厘米。采用类似于上述的方式，如图4A所示，另一对第一和第二扩散层15a和15b也被形成。邻近于栅电极的第一扩散层15和15a作为该转换晶体管的源/漏区。
在这一对第一扩散层15和15a上覆盖着热氧化保护膜17。
在夹层绝缘膜18内形成有在其间夹置电容绝缘膜的电容器下电极19和上电极20。一层第一扩散层15与电容器的下电极相连。与此同时，另一第一扩散层15a与一位线21相连。由于含有高浓度杂质的下电极19和位线21的杂质扩散，从而形成了16和16a这一对第二扩散层。栅电极13a和13b构成了存贮单元的相邻转换晶体管的电极。
图4B给出了一个具有前述结构的存贮单元的等效电路。一根字线WL与转换晶体管TR的栅电极相连。转换晶体管TR的一个源/漏区则与一根位线BL相连，而另一个源/漏区与电容器CP的一个电极相连。结点N1用来表示后一个源/漏区与电容器的一个电极相连的位置。
图5是用以表示含有上述存贮单元的DRAM的测试基元组(TEG)的成品率与热氧化保护膜的厚度之间关系的曲线图。用作DKAM测试基元组研究的是一块半导体芯片，它具有相当于16兆字节容量的存贮单元。图5的纵轴代表半导体芯片的成品率百分比。而横轴则代表本发明中的热氧化保护膜的厚度。
从图5中可以看出，随着热氧化保护膜的厚度增加接近1纳米时，芯片的成品率百分比迅速提高，当厚度达到1纳米时，百分比成品率达到接近100％的水平。从以上描述可以清楚地看出，当能使热氧化保护膜具有1纳米或1纳米以上的厚度时，本发明将具有显著的效果。
下面结合图6介绍本发明的另一个优点。图6是采用本发明所提供的方法制做一个MOS晶体管的PN结的横断面示意图。
如图6所示，一层场氧化物薄膜2形成于硅基片1上。还提供了一层具有低杂质浓度的源/漏扩散层6。仅在此源/漏扩散层6上形成一层热氧化保护膜7。形成绝缘保护膜8，覆盖硅基片1的整个表面。一层夹层绝缘膜9覆盖在该绝缘保护膜8上，使一个源/漏电极10得以穿透过一个接触孔与源/漏扩散层6连接。如图中所示，在此器件中，扩散层的边缘6a位于场氧化物膜的边缘22之下。
在具有上述结构的一个晶体管中，当在源/漏扩散层6和硅基片1之间施加一个反向偏置电压时，就会在硅基片1的表面上形成第一耗尽层23。并且，在源/漏扩散层6的表面上形成第二耗尽层24。第一耗尽层23和第二耗尽层24的厚度大体一样。例如，第一耗尽层23的厚度为5×10-2微米而第二耗尽层24的厚度是3×10-2微米。第二耗尽层的边缘24a的位置高于场氧化物2的边缘22。但在此晶体管中，热氧化保护膜7是这样制备的，即，覆盖耗尽层24的表面将其与绝缘膜8分离开来。这种结构，与用已有技术制做的结构相比，能够使在界面上的边界势或表面能级被显著降低，从而防止由此边界势而导致的漏电流的产生。
图7所示是本发明的第二实施例。
如图7所示，在具有某种导电类型的硅基片1表面上的特定区域制做成沟槽，在这些沟槽的空腔内形成一层绝缘膜32用作电路元件的隔离。类似于第一个例子，在硅基片31表面上的一个特定区形成一层栅氧化物膜33。在此栅氧化物膜33上又再添加一个栅电极34和围绕着该电极侧壁的侧壁绝缘膜35。
还提供了导电类型与硅基片相反、且杂质浓度低的源/漏扩散层36。在源/漏扩散层36的表面上和沟槽的表面上形成氧化保护膜37。
形成绝缘保护膜38，几乎覆盖热氧化膜37、场氧化物膜32和栅电极34，并且，一夹层绝缘膜覆盖在此绝缘保护膜38之上。穿透热氧化保护膜37、绝缘保护膜38和夹层绝缘膜39的一个特定的空间开出一个接触孔。并通过该接触孔形成源/漏扩散层36的源/漏电极40。
本发明的此第二例与第一例有相同的优点，包括能够降低PN结的漏电流。在此晶体管中，相邻元件之间的间隙形成沟槽，这可以使MOS晶体管具有更精细和更小的尺寸。
上面，描述了本发明的两个实施例。因为本发明所提供的技术方案显著提高存贮单元的存贮容量，并同时能使存贮单元的尺寸更小(它使表面积减少)，所以当它被应用于含有一个转换晶体管和一个电容器的存贮单元时，它的效果尤其明显。
本发明还可用于如从前所述用作以浮动状态保持电容的一结点杂质扩散区的制造，又例如，还可适用于包含在平2-176810号日本专利申请公报中所公开的那种电路的半导体器件。此电路的杂质扩散区被插在高阻元件或电阻器和互相串联的晶体管之间的空隙中，若不进行适当的处理，很容易在PN结处产生大的漏电流，并产生偏离原设计值的输出电位，从而导致运行中的错误。其原因是，输出电位是由互相串联的有关阻抗间的比值来决定的，如果电路中增加了一个漏电流，这将会改变上述比值，从而导致产生大于或小于原设计值的输出电位。
从以上可以看出，当应用于根据高阻抗电路或者象存贮器电路一类的其它电路来确定其内部结点的电位的半导体器件时，本发明是有效的。
本发明的半导体器件在具有某种导电类型的半导体基片的主表面和其上面的具有相反导电类型的杂质扩散层之间所构成的PN结上可能出现的漏电流具有抑制作用。本发明克服了避免杂质扩散层具有更浅结的问题，避免了对更宽的水平扩展度的需要，从而有助于MOS晶体管以及电路元件间距的精细加工，进而也有助于实现半导体器件的超高度集成。
本发明的技术方案还使一个很精细的MOS晶体管的PN结和耗尽层能被置于一层热氧化的硅薄膜下面，而这层热氧化的硅薄膜又位于一层场氧化物薄膜的边缘下面，从而降低了产生于热氧化的硅薄膜和硅基片之间的边界势密度，并将PN结的漏电流减到最小。
很明显，本发明的技术方案并不仅仅局限于上述实施例，任何未离开本发明的范围和主旨的修改和改进，都属本为发明保护之列。

Claims (29)

1、一种半导体器件，其特征在于，它包括：
一块属于第一导电类型的半导体基片；
一个形成于所述半导体基片上的元件隔离区；
一层属于第二导电类型的杂质扩散层，所述杂质扩散层形成于所述半导体基片上并与所述元件隔离区相邻；
一层形成于所述杂质扩散层上的热生长的硅绝缘膜；以及
一层形成于所述元件隔离区上和所述热生长硅绝缘膜上的化学气相淀积(VCD)绝缘层。
2、一种如权利要求1所述的器件，其特征在于，所述热生长的硅绝缘膜的厚度为1纳米或1纳米以上。
3、一种如权利要求1所述的器件，其特征在于，所述热长生的硅绝缘膜是氧化膜。
4、一种如权利要求1所述的器件，其特征在于，所述杂质扩散层具有轻掺杂漏极结构。
5、一种半导体器件，其特征在于，它包括：
一块属于第一导电类型的半导体基片；
一个形成于所述半导体基片上的元件隔离区；
一层属于第二导电类型的杂质扩散层，所述杂质扩散层形成于所述半导体基片上并与所述元件隔离区相邻；以及
一层形成于所述元件隔离区和所述杂质扩散层之上的化学气相淀积硅绝缘膜，其中，一层热生长的硅绝缘膜形成于所述杂质扩散层和所述化学气相淀积硅绝缘膜之间，以防止所述化学气相淀积硅绝缘膜接触所述杂质扩散层。
6、一种如权利要求5所述的器件，其特征在于，所述热生长的硅绝缘膜的厚度为1纳米或1纳米以上。
7、一种如权利要求6所述的器件，其特征在于，所述热生长的硅绝缘膜是氧化膜。
8、一种如权利要求5所述的器件，其特征在于，所述元件隔离区是沟槽型的并且所述热生长的硅绝缘膜形成于所述元件隔离区和所述半导体基片之间。
9、一种如权利要求7所述的器件，其特征在于，它还包括一层形成于所述化学气相淀积硅绝缘膜之上的夹层绝缘膜。
10、一种如权利要求9所述的器件，其特征在于，所述杂质扩散层的厚度为0.1微米或0.1微米以下。
11、一种半导体器件，其特征在于，它包括：
一块第一导电类型的半导体基片，所述半导体基片具有第一部分和第二部分；
一个形成于所述半导体基片的所述第一部分上的元件隔离区；
一层形成于所述半导本基片的所述第二部分的一部分上的栅绝缘膜；
一层属于第二导电类型的杂质扩散层，所述杂质扩散层形成于所述半导体基片的所述第二部分上并且位于所述元件隔离区和所述栅绝缘膜之间。
一个形成于所述栅绝缘膜上的栅电极；
一个形成于所述栅电极的侧面的侧壁膜；
一层形成于所述杂质扩散层上并与所述元件隔离区相接触的热生长的氧化硅膜；
一层形成于所述热生长的氧化硅膜、所述元件隔离区、所述侧壁膜和所述栅电极之上的化学气相淀积氧化硅膜；
一层形成于所述化学气相淀积氧化硅膜之上的夹层绝缘膜；以及
一层埋置于一个位于所述夹层绝缘膜、所述化学气相淀积氧化硅膜和所述热生长的氧化硅膜中使所述杂质扩散层暴露出来的接触孔内的导电膜，所述导电膜与所述杂质扩散层相连接。
12、一种如权利要求11所述的器件，其特征在于，所述元件隔离区域是沟槽型的，并且一层热生长的氧化硅膜夹置于所述元件隔离区和所述杂质扩散层之间。
13、一种制造一种半导体器件的方法，其特征在于，它包括以下步骤：
在一块半导体基片上形成一个元件隔离区；
在所述半导体基片上形成一层紧邻所述元件隔离区的杂质扩散层；
在所述杂质扩散层上形成一层热生长的硅绝缘膜，以及：
在所述热生长的硅绝缘膜和所述元件隔离区之上形成一层化学气相淀积硅绝缘膜。
14、一种如权利要求13所述的方法，其特征在于，所述热生长的硅绝缘膜和所述化学气相淀积硅绝缘膜是在原位形成的。
15、一种如权利要求13所述的方法，其特征在于，所述热生长的硅绝缘膜是在750℃-1100℃之间的温度下形成的。
16、一种如权利要求15所述的方法，其特征在于，所述热生长的硅绝缘膜是用一种含有氮气和氧气的气体形成的
17、一种如权利要求16所述的方法，其特征在于，所述化学气相淀积硅绝缘膜是用一种含有N2O和SiH4的气体形成的。
18、一种如权利要求17所述的方法，其特征是在于，在形成所述热生长的硅绝缘膜之前，对所述杂质扩散层的一个表面进行清洗，以去除自然形成的氧化物并防止这种氧化物的进一步生长。
19、一种如权利要求18所述的方法，其特征在于，所述热生长的硅绝缘膜的厚度为1纳米或1纳米以上。
20、一种制造一种半导体器件的方法，其特征在于，它包括如下步骤：
在一块半导体基片的第一部分上形成一层场绝缘膜；
在所述半导体基片的第二部分上形成一层第一绝缘膜；
在所述第一绝缘膜的一部分上有选择地形成一层栅电极膜；
在所述栅电极膜的侧表面上有选择地形成一层第二绝缘膜；
利用所述场绝缘膜和所述栅电极膜作为掩膜，将杂质引入所述第二部分，从而在所述半导体基片的所述第二部分上形成一层杂质扩散层；
在所述杂质扩散层上形成一层热生长的氧化硅膜；
在所述热生长的氧化硅膜和所述场绝缘膜之上形成一层化学气相淀积氧化硅膜；
在所述化学气相淀积硅绝缘膜之上形成一层夹层绝缘膜；
在所述夹层绝缘膜、所述化学气相淀积硅绝缘膜和所述热生长的硅绝缘膜中形成一个接触孔，以使所述杂质扩散层暴露出来，埋置一层与所述杂质扩散层相连接的第二导电膜。
21、一种如权利要求20所述的方法，其特征在于，所述热生长的氧化硅膜是在750℃至1100℃之间温度下形成的。
22、一种如权利21所述的方法，其特征在于，所述热生长的氧化硅膜是用一种含有氮气和氧气的气体形成的。
23、一种如权利要求22所述的方法，其特征在于，所述化学气相淀积氧化硅膜是用一种含有N2O和SiH4的混合气体形成的。
24、一种如权利要求23所述的方法，其特征在于，在形成所述热生长的氧化硅膜之前对所述杂质扩散层的一个表面进行清洗，以去除自然形成的氧化物并防止这种氧化物在所述杂质扩散层上再生长。
25、一种如权利要求书24所述的方法，其特征在于，所述热生长的氧化硅膜的厚度为1纳米或1纳米以上。
26、一种如权利要求25所述的方法，其特征在于，所述热生长的氧化硅膜和所述化学气相淀积氧化硅膜是在原位形成的。
27、一种制造一种半导体器件的方法，其特征在于，它包括如下步骤：
在一块半导体基片上形成一个元件隔离区；
在所述半导体基片上形成一层邻近所述元件隔离区的杂质扩散层；
在所述元件隔离区和所述杂质扩散层之上形成一层化学气相淀积硅绝缘膜；以及
形成一层具有比所述化学气相淀积硅绝缘膜的空键更少的膜，用以将所述杂质扩散层和所述化学气相淀积硅绝缘膜分离开来。
28、一种半导体器件，其特征在于，它包括：
一块属于第一导电类型的半导体基片；
一个形成于所述半导体基片上的元件隔离区；
一层属于第二导电类型的杂质扩散层，所述杂质扩散层形成于所述半导体基片上并与所述元件隔离区相邻，一层形成于所述元件隔离区和所述杂质扩散层之上的化学气相淀积硅绝缘膜；以及
一个用来把所述杂质扩散层与所述化学气相淀积硅绝缘膜分离开来的分隔绝缘体，所述分隔绝缘体具有比所述化学气相淀积硅绝缘膜更少的空键，用来把所述杂质扩散层与所述化学气相淀积硅绝缘膜分离开来。
29、一种半导体器件，其特征在于，它包括：
一块属于第一导电类型的半导体基片；
一个形成于所述半导体基片上的元件隔离区；
一层属于第二导电类型的杂质扩散层，所述杂质扩散层形成于所述半导体基片上并与所述元件隔离区相邻，一层形成于所述元件隔离区和所述杂质扩散层之上的化学气相淀积硅绝缘膜；以及
一种用来把所述杂质扩散层与所述化学气相淀积硅绝缘膜分离开来的机构，所述机构具有比所述化学气相淀积硅绝缘膜更少的空键，用来把所述杂质扩散层与所述化学气相淀积硅绝缘膜分离开来。
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WD01 Invention patent application deemed withdrawn after publication