KR930004241B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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슈이치 사마타
사토시 마에다
시즈오 사와다
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

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Description

반도체장치 및 그 제조방법
제 1 도 ∼ 제 3 도는 본 발명의 실시예에 따른 반도체장치 및 그 제조방법을 제조공정순으로 나타낸 단면도.
제 4 도는 종래기술에 따른 반도체장치를 제조공정순으로 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1,11 : P형 실리콘반도체기판 2,15,16,25,26,27 : N형 불순물확산층
3,13,20,21,23 : 실리콘산화막 4,4',33 : 접속구멍
5,5',34 : SEG실리콘층 6,9,17,22,35 : 폴리실리콘층
7 : 자연산화막 8 : 열산화막
12 : 필드산화막 14 : 마스크(포토레지스트)
18,19 : 캐패시터전극
24 : 게이트전극으로 되는 워드선(게이트전극부)
28,29 : 캐패시터 N형 불순물확산층
30 : 게이트전극부 측면에 잔류하는 실리콘산화막
31 : 2개의 게이트전극부간에 형성되는 폴리실리콘층
32 : BPST막 36 : 실리사이드층
37 : 폴리사이드구조의 비트선
[산업상의 이용분야]
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 반도체기판내에 형성된 불순물확산층과 그 상부에 형성된 폴리실리콘층간의 접속 및 반도체기판상에 형성된 반도체층과 그 상부에 형성된 폴리실리콘층간의 접속에 있어서, 형성되어진 접속구멍내에만 선택적으로 실리콘층을 기상 성장시키는 SEG(Selective Epitaxial Growth)법을 이용한 반도체장치 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
종래기술에 있어서, 반도체기판내에 형성된 불순물확산층과 그 상부에 형성된 폴리실리콘층간의 접속 및, 반도체기판상에 형성된 반도체층과 그 상부에 형성된 폴리실리콘층간의 접속에 있어서, 형성되어진 접속구멍내에만 선택적으로 실리콘층을 기상성장시키는 SEG법을 이용한 반도체장치 및 그 제조방법에 대해 제 4 도의 제조공정도를 참조해서 설명한다.
제 4(a) 도 ∼제 4(c) 도는 종래기술에 의한 접속구멍내에서 SEG법을 이용한 반도체장치 및 그 제조방법을 제조공정순으로 도시한 단면도로서, 우선 제 4(a) 도에 도시된 것처럼, P형 실리콘반도체기판(1)에 도시되지 않은 포토레지스트(Photo Resist)를 이용하여 N형 불순물확산층영역 패턴을 형성하고, 이 포토레지스트를 마스크로 이용하여 N형 이온, 예컨대 비소(As)를 반도체기판(1)에 이온주입해서 N형 불순물 확산층(2)을 형성한다. 이어서, 전면에 CVD(Chemical Vapor Deposition)법을 이용하여 실리콘산화막(3)을 예컨대 6000Å정도 퇴적시킨다. 그후, 상기 N형 불순물확산층(2)에 대해 RIE(Reactive Ion Etching)법을 이용하여 실리콘산화막(3)내에 접속구멍(4)을 개공(開孔)한다.
다음에는 제 4(b) 도에 도시된 것처럼, SEG법을 이용하여 상기 접속구멍(4)내에 선택적으로 에피택셜 실리콘층(5 : 이후, SEG 실리콘층이라 칭함)을 기상성장시킨다. 이때, 성장하는 SEG실리콘층(5)은 단결정이다.
이어서 제 4(c) 도에 도시된 것처럼, 예컨대 CVD법을 이용하여 전면에 폴리실리콘층(6)을 퇴적시키고 소정의 패터닝을 해서 N형 불순물확산층(2)과 CVD폴리실리콘층(6)간에 SEG실리콘층(5)을 개재시킨 반도체 장치를 완성한다.
그렇지만, 이와 같은 구성의 종래기술의 접속구멍(4)내에서 SEG법을 이용한 반도체장치 및 그 제조방법에 의하면, SEG법을 이용하여 형성한 SEG실리콘층(5)과 그 상부에 형성되는 CVD폴리실리콘층(6)의 경계면에 제 4(c) 도에 도시된 것처럼 자연산화막(7)이 형성되어 버린다. 즉, 이들 SEG실리콘층(5)과 CVD폴리실리콘층(6)은 종래에는 각기 다른 공정을 통하여 형성되기 때문에, 특히 CVD법을 이용하여 폴리실피콘층(6)을 퇴적하는 공정에 있어서 웨이퍼를 SEG용의 노(爐)로부터 CVD용의 노로 옮길 때 이들 2개의 노의 뚜껑을 열게 되어, 외부의 공기중의 산소(O2)가 예컨대 후공정에 있는 CVD용 노의 내부로 들어가서 이 CVD용 노 내의 열에 의해 산소가 반응하여 웨이퍼의 표면에 열산화막이 형성되고(이하, 자연산화막이라 칭함), SEG실리콘층(5)의 상부에도 자연산화막(7)이 형성되어 버린다. 따라서, SEG실리콘층(5)과 CVD폴리실리콘층(6)간의 접속저항의 증대를 초래하게 된다.
[발명의 목적]
본 발명은 상기와 같은 점을 감안해서 발명된 것으로, SEG실리콘층과 그 상부에 형성되는 폴리실리콘층의 접속에 있어서, 이들 2개 층의 경계면에 형성되는 자연산화막에 의한 접속저항의 증대를 초래하지 않고, 즉 자연산화막을 형성하지 않고 SEG실리콘층과 그 상부에 형성되는 폴리실리콘층을 접속시킬 수 있도록 된 반도체장치 및 그 제조방법을 제공하고자 함에 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명에 따른 반도체장치는, 제 1 도전형의 반도체기판이고, 이 반도체기판과의 표면에 형성된 제 2 도전형의 불순물확산층, 상기 반도체기판상에 형성된 절연층, 이 절연층에 개공되어 상기 불순물확산층에 도달하는 접속구멍, 이 접속구멍의 내부에 선택적으로 형성된 에피택셜 실리콘층 및, 상기 절연층상 및 상기 에피택셜 실리콘층상에 형성된 폴리실리콘층을 갖춘 반도체장치에 있어서, 상기 에피택셜 실리콘층 및 상기 폴리실리콘층이 동일한 노 내에서 원료가스를 바꾸어 줌으로써 연속형성된 것을 특징으로 한다.
또, 본 발명에 따른 반도체장치의 제조방법은, 제 1 도전형의 반도체기판의 표면에 제 2 도전형의 불순물확산층을 형성하는 공정과, 상기 반도체기판상에 절연층을 형성하는 공정, 상기 불순물확산층에 도달하는 접속구멍을 상기 절연층에 개공하는 공정, 상기 접속구멍의 내부에 에피택셜 실리콘층을 선택적으로 형성하는 공정 및, 상기 절연층상 및 상기 에피택셜 실리콘층상에 폴리실리콘층을 형성하는 공정을 갖춘 반도체장치의 제조방법에 있어서, 상기 에피택셜 실리콘층의 형성공정 및 상기 폴리실리콘층의 형성공정을 동일한 노내에서 원료가스를 바꾸어 줌으로써 연속해서 행하도록 된 것을 특징으로 한다.
[작용]
본 발명의 반도체장치 및 그 제조방법에 의하면, SEG실리콘층과 그 상부에 형성되는 폴리실리콘층을 동일한 노 내에서 이 노 내의 실리콘기상성장의 원료가스를 바꾸어 주는 것만으로 연속해서 성장시켜서 형성함으로써, SEG실리콘층과 그 상부에 형성되는 폴리실리콘층의 경계면에 있어서 외부의 공기중으로부터의 O2(산소)가 노 내로 침입해서 노 내의 열에 의해 이 O2와 반응하여 생기는 자연산화막의 형성을 방지할 수 있으므로, SEG실리콘층과 그 상부에 형성되는 폴리실리콘층간의 접속저항을 감소시킬 수 있게 된다. 또한, 동일한 공정으로 SEG실리콘층과 폴리실리콘층을 형성할 수 있으므로, 제조공정의 간략화 및 코스트절감도 아울러 달성할 수 있게 된다.
[실시예]
이하, 제 1 도∼ 제 3 도의 제조공정을 참조하여 본 발명의 실시예에 따른 반도체장치 및 그 제조방법을 상세히 설명한다.
제 1(a) 도∼제 2(c) 도는 본 발명의 제 1 실시예에 따른 반도체장치 및 그 제조방법을 제조공정순으로 나타낸 단면도이다.
우선 제 1(a) 도에 도시된 것처럼, P형의 실리콘반도체기판(1)에 도시되지 않은 포토레지스트를 이용하여 N형 불순물확산영역 패턴을 형성하고, 이 포토레지스트를 마스크로 이용하여 N형 이온, 예컨대 As(비소)를 반도체기판(1)에 이온주입해서 N형 불순물확산층(2)을 형성한다. 이어, 전면에 CVD법을 이용하여 실리콘산화막(3)을 예컨대 6000Å정도 퇴적시킨 후, 상기 N형 불순물확산층(2)에 대해 RIE법을 이용하여 실리콘산화막(3)내에 접속구멍(4)을 개공한다.
다음에는 제 1(b) 도에 도시된 것처럼, 접속구멍(4)내에 SEG법을 이용하여 선택적으로 에피택셜 실리콘층(5; 이후 SEG실리콘층이라 칭함)을, 예컨대 실리콘기상성장의 원료가스를 SiH2Cl2+HCl+H2로 하여 온도 900℃, 압력 50Torr의 조건에서 6000Å의 두께로 기상성장시킨다. 이때, 성장하는 SEG실리콘층(5)은 단결정이다.
다음에는 제 1(c) 도에 도시된 것처럼, 상기 SEG법에서 이용한 노의 동일한 노내에서 실리콘기상성장의 원료가스인 SiH2Cl2+ HCl+H2를 Si2H6또는 SiH4로 바꾸어 줌으로써, SEG실리콘층(5)상 및 실리콘산화막(3)상에 폴리실리콘층(6)을 연속해서 기상성장시킨다. 이어, SEG실리콘층(5)가 폴리실리콘층(6)에 예컨대 N형 불순물을 도핑시키는 바, 예컨대 As이온을 낮은 도우즈량 예컨대 1011∼1013cm-3으로 이온주입하고, 그후 폴리실리콘층(6)을 소정의 형상으로 예컨대 포토레지스트를 이용한 사진식각법에 의해 패터닝함으로써, 제 1 실시예에 따른 반도체장치가 제조된다.
한편, 도면에는 도시하지 않았지만, 폴리실리콘층(6)의 위에 Al(알루미늄)등의 금속, 혹은 W(텅스텐)등의 고융점금속, 혹은 WSi(텅스텐 실리사이드)등의 실리사이드를 퇴적시켜서 폴리실리콘과의 적층구조로 하여 소정의 형상으로 패터닝해도 좋다.
또, 본 실시예에서는 SEG실리콘층(5)과 폴리실리콘층(6)에 N형 불순물의 도핑을 이온주입법에 의해 수행했지만, 이와 달리 SEG실리콘층(5)과 폴리실리콘층(6)의 기상성장중에 노 내에 예컨대 AsH3를 흘림으로써 N형 불순물을 도핑시켜도 좋다.
또한, 본 실시예에서는 P형 실리콘반도체기판(1)에 N형 불순물확산층(2)을 형성했지만, 이와 달리 N형 실리콘반도체기판에 P형 불순물확산층을 형성해도 좋은 것은 물론이다.
이와같은 구성에 의한 반도체장치 및 그 제조방법에 의하면, SEG실리콘층(5)과, 이 SEG실리콘층(5) 및 실리콘산화막(3)의 상부에 형성되는 폴리실리콘층(6)을 동일한 노 내에서 이 노내의 실리콘기상성장의 원료가스를 바꾸어 주는 것만으로 이들 2개 층을 연속해서 성장시킴으로써, 종래에 이들 2개 층의 경계면에 존재하고 있던 자연산화막이 형성되지 않게 되고, 이로써 SEG실리콘층(5)과 그 상부에 형성되는 폴리실리콘층(6)간의 접속저항을 감소시킬 수 있게 된다.
제 2(a) 도 ∼ 제 2(c) 도는 본 발명의 제 2 실시예에 따른 반도체장치 및 그 제조방법을 제조공정순으로 나타낸 단면도이다.
우선 제 2(a) 도에 도시된 것처럼, P형 실리콘반도체기판(1)에 도시되지 않은 포토레지스트를 이용하여 N형 불순물확산영역 패턴을 형성하고, 이 포토레지스트를 마스크로 이용하여 N형 이온, 예컨대 As(비소)를 반도체기판(1)에 이온주입해서 N형 불순물확산층(2)을 형성한다. 그 다음에는 실리콘반도체기판(1)상에 예컨대 두께 2000Å의 열산화막(8)을 열산화법에 의해 형성한다. 이어서 전면에 CVD법을 이용하여 폴리실리콘층을 3000Å정도 퇴적시킨 후, N형 불순물 예컨대 As(비소)이온을 주입해서 이 퇴적된 폴리실리콘층을 N형으로 도핑하고, 예컨대 포토레지스트를 이용한 사진식각법에 의해 이 N형 폴리실리콘층을 소정의 형상으로 패터닝해서 N형 폴리실리콘층(9)을 형성한다. 다음에는 전면에 CVD법을 이용하여 실리콘산화막(3)을 예컨대 6000Å의 두께로 퇴적시킨다. 그후, 상기 N형 불순물확산층(2) 및 N형 폴리실리콘층(9)에 대해 RIE법을 이용하여 산화막(3,8; 3)내에 제 1, 제 2 접속구멍(4,4')을 개공한다.
다음에는 제 2(b) 도에 도시된 것처럼, 제 1, 제 2 접속구멍(4,4')내에 SEG법을 이용하여 선택적으로 에피택셜 실리콘층(5,5' ; 이후, SEG실리콘층이라 칭함)을, 예컨대 실리콘기상성장의 원료가스를 SiH2Cl2+HCl+H2로 하여 온도 900℃, 압력 50Torr의 조건에서 6000Å의 두께로 기상성장시킨다. 이때, N형 불순물확산층(2)상의 제 1 접속구멍(4)내에는 단결정실리콘에 의한 SEG실리콘층(5)이, 또 N형 폴리실리콘층(9)상의 제 2 접속구멍(4')내에는 다결정실피콘(폴리실리콘)에 의한 SEG실리콘층(5')이 성장한다. 이러한 차이가 생기는 이유는, 다결정실리콘에 접하여 SEG실리콘층을 성장시키면, 이 에피택셜 실리콘이 다결정실리콘으로 되어 성장하기 때문이다.
다음에는 제 2(c) 도에 도시된 것처럼, 상기 SEG법에서 이용한 노와 동일한 노내에서 이 노 내의 실리콘기상성장의 원료가스인 SiH2Cl2+HCl+H2를 Si2H6또는 SiH4로 바꾸어 줌으로써, SEG실리콘층(5,5')상 및 실리콘산화막(3)상에 폴리실리콘층(6)을 연속해서 기상성장시킨다. 이어서 상기 SEG실리콘층상(5,5') 및 폴리실리콘층(6)에 예컨대 N형 불순물을 도핑하는 바, 예컨대 As(비소)이온을 낮은 도우즈량 예컨대 1011∼1013cm-3으로 이온주입하고, 그후 폴리실리콘층(6)을 소정형상으로 예컨대 포토레지스트를 이용한 사진식각법에 의해 패터닝함으로써, 제 2 실시예에 따른 반도체장치가 제조된다.
한편, 도면에는 도시하지 않았지만, 상기 폴리실리콘층(6)의 위에 Al(알루미늄) 등의 금속, 혹은 W(텅스펜) 등의 고융점금속, 혹은 WSi(텅스텐 실리사이드)등의 실리사이드를 퇴적시켜서 폴리실리콘과의 적층구조로 하여 소정의 형상으로 패터닝해도 좋다.
또, 본 실시예에서는 SEG실리콘층(5,5')과 폴리실리콘층(6)에 N형 불순물의 도핑을 이온주입법에 의해 수행했지만, 이와 달리 SEG실리콘층(5,5')과 폴리실리콘층(6)의 기상성장중에 노 내에 예컨대 AsH3를 흘림으로써 N형 불순물을 도핑시켜도 좋다.
또한, 본 실시예에서는 P형 실리콘반도체기판(1)에 N형 불순물확산층(2)을 형성했지만, 이와 달리 N형 실리콘반도체기판에 P형 불순물확산층을 형성해도 좋은 것은 물론이다.
이와 같은 구성에 의한 반도체장치 및 그 제조방법에 의하면, SEG실리콘층(5,5')과, 이 SEG실리콘층(5,5') 및 실리콘산화막(3)의 상부에 형성되는 폴리실리콘층(6)을 동일한 노 내에서 실리콘기상성장의 원료가스를 바꾸어 주는 것만으로 연속해서 성장시킬 수 있게 된다. 따라서, 종래에 이들 층의 경계면에 존재하고 있던 자연산화막이 형성되지 않게 되어, SEG실리콘층(5,5')과 그 상부에 형성되는 폴리실리콘층(6)간의 접속저항을 감소시킬 수 있게 된다.
제 3(a) 도 ∼ 제 3(g) 도는 본 발명의 제 3 실시예에 따른 반도체장치 및 그 제조방법을 제조공정순으로 나타낸 단면도로서, 이 제 3 실시예에 따른 반도체장치에 있어서는 1트랜지스터와 1캐패시터로 메모리셀을 구성하도록 되어 있다.
우선 제 3(a) 도에 도시된 것처럼, P형 실리콘반도체기판(11)의 표면에 예컨대 LOCOS법을 이용하여 소자분리용 필드산화막(12)을 형성한다. 이어, 열산화법을 이용하여 상기 P형 반도체기판(11)의 표면에 실리콘산화막(13)을 형성하고, 이렇게 형성된 실리콘산화막(13)상에 N형 불순물확산영역용 이온주입을 위한 마스크(14)를 포토레지스트로 형성한다. 그후, 이 토포레지스트의 마스크(14)를 이용하여 N형 불순물 예컨대 As(비소)를 반도체기판(11)에 이온주입해서 N형 불순물확산층(15,16)을 형성한다.
다음에는 제 3(b) 도에 도시된 것처럼, 상기 마스크(14)를 제거한 다음 그 위에다 예컨대 CVD법을 이용하여 폴리실리콘층(17)을 퇴적시키고, 계속해서 예컨대 포토레지스트를 이용한 사진식각법에 의해 상기 폴리실리콘층(17) 및 실리콘산화막(13)을 패터닝해서 폴리실리콘층에 의한 캐패시터전극(18,19)을 형성한다.
이어서 제 3(c) 도에 도시된 것처럼, 열산화법을 이용하여 캐패시터전극(18,19)인 각각의 폴리실리콘층(17)의 표면을 산화시켜서 실리콘산화막(20)을 형성한다. 그후, 기판표면에 형성된 도시되지 않은 실리콘산화막을 제거하여 반도체기판(11)의 표면을 노출시킨다.
다음에는 제 3(d) 도에 도시된 것처럼, 반도체기판(11)에 열산화법을 이용하여 새롭게 실리콘산화막(21)을 형성한다. 이 실리콘산화막(21)은 후에 형성되는 캐패시터선택용 MOS트랜지스터의 게이트 절연막으로 되는 것으로서, 그 두께는 예컨대 200Å이다.
이어서, 제 3(e) 도에 도시된 것처럼, 전면에 폴리실리콘층(22)을 예컨대 CVD법을 이용하여 퇴적시키고, 더욱이 그 위에다 실리콘산화막(23)을 예컨대 CVD법을 이용하여 퇴적시킨 후, 예컨대 포토레지스트를 이용한 사진식각법에 의해 이 폴리실리콘층(22) 및 실리콘산화막(23)으로 이루어진 적층막을 소정의 형상으로 패터닝해서, 캐패시터선택용 MOS트랜지스터의 게이트전극으로 되는 워드선(24; 게이트전극부)을 형성한다. 그 다음에는 상기 워드선(24) 및 폴리실리콘층(17)을 마스크로 이용하여 N형 불순물 예컨대 As(비소)를 반도체기판(11)에 이온주입해서 캐패시터선택용 MOS트랜지스터의 드레인영역으로 되는 N형 불순물확산층(25)을 형성함과 더불어 상기 N형 불순물확산층(15,16)에 각각 일체화된 N형 불순물확산층(26,27)을 형성한다.
이 시점에서, N형 불순물확산층(15,26)과 N형 불순물확산층(16,27)은 2개의 캐패시터의 N형 불순물확산층(28,29)으로 된다. 이어, 전면에 예컨대 CVD법을 이용하여 실리콘산화막을 퇴적시키고, RIE법을 이용하여 게이트전극부(24)의 측벽에 상기 실리콘산화막이 잔존하도록 에칭해서 게이트전극부(24)의 측벽에 실리콘산화막(30)을 형성한다.
다음에는 제 3(f) 도에 도시된 것처럼, 전면에 예컨대 CVD법을 이용하여 폴리실리콘층을 예컨대 1000Å정도 퇴적시키고, 계속해서 이 폴리실리콘층을 도시되지 않은 소정의 마스크를 이용하여 선택적으로 제거함으로써 상기 N형 불순물확산층(25) 및 인접한 워드선(24)을 덮도록 폴리실리콘층(31)을 남긴다. 이어서 전면에 저융점 유리막, 예컨대 BPSG막(Boron Phosphor Silicate Glass 膜 ; 32)을 예컨대 7000Å의 두께로 퇴적시킨 후, 열처리를 하여 이 BPSG막(32)의 표면을 평탄화시킨다. 계속해서, 도시되지 않은 소정의 마스크를 이용하여 상기 BPSG막(32)을 선택적으로 제거함으로써 상기 폴리실리콘층(31)을 노출시키는 접속구멍(33)을 개공한다.
다음에는 제 3(g) 도에 도시된 것처럼, 폴리실리콘층(31)을 노출시킨 접속구멍(33)에 SEG(Selective Epitaxial Growth)법을 이용하여 선택적으로 에피택셜 실리콘층(34 ; 이후, SEG실리콘층이라 칭함)을, 예컨대 실리콘기상성장의 원료가스를 SiH2Cl2+ HCl+H2로 하여 온도 900℃, 압력 50Torr의 조건에서 기상성장시킨다. 이때, 이 SEG실리콘층(34)은 폴리실리콘층(31)에 접해서 기상성장하고 있기 때문에, 성장하는 SEG실리콘층(34)은 폴리실리콘으로 된다. 여기서, 이 SEG실리콘층(34)은 그 하부보다도 상부쪽의 불순물농도가 높게 되어 있다.
더욱이, 상기 SEG법에서 이용한 노와 동일한 노 내에서 이 노 내의 실리콘기상성장의 원료가스인 SiH2Cl2+ HC+H2로 Si2H6또는 SiH4로 바꾸어 줌으로써, SEG실리콘층(34)상 및 BPSG막(32)상에 폴리실리콘층(35)을 연속해서 기상성장시킨다. 이어서 상기 폴리실리콘층(35)의 위에 실리사이드, 예컨대 WSi층(텅스텐 실리사이드층 ; 36)을 퇴적시킨다. 다음에는 폴리실리콘층(35)과 실리사이드층(36)을 소정의 형상으로 예컨대 포토레지스트를 이용한 사진식각법에 의해 패터닝해서, 폴리실리콘층(35)과 실리사이드층(36)으로 이루어진 적층구조(소위, 폴리사이드구조)의 비트선(37)을 형성함으로써, 제 3 실시예에 따른 반도체장치가 제조된다.
이 제 3 실시예에서는 P형 실리콘반도체기판(11)에 N형 불순물확산층(25,28,29)을 형성했지만, 이와 달리 N형 실리콘반도체기판에 P형 불순물확산층을 형성해도 좋은 것은 물론이다.
이와 같은 구성에 의한 반도체장치 및 그 제조방법에 의하면, 인접하는 게이트 전극부(24)간의 N형 불순물확산층(25)에 대해 접속구멍(33)을 개공할 때, 인접하는 게이트전극부(24)간에 적어도 이 게이트전극부(24)를 덮도록 폴리실리콘층(31)을 형성함으로써 이 폴리실리콘층(31)상이면 어느 위치에라도 접속구멍(33)을 개공해도 좋은 소위 자기정합(Self Align)구조로 하여 필요한 마스크정합의 여유를 없앨 수 있으므로, 반도체장치의 횡방향의 집적도가 향상되게 된다. 더욱이, 종래 접속부에 있어서 접속사이즈가 서브미크론이하로 된 경우에 접속저항이 상승해서 반도체장치의 구동속도가 느려지게 되는 문제가 있었지만, 본 실시예에 있어서는 폴리실리콘층(31)이 존재하고 있으므로 이 폴리실리콘층(31)의 위라면 접속사이즈를 얼마든지 크게 할 수 있기 때문에 그러한 문제를 해결할 수 있게 된다. 더욱이, 저융점 유리인 BPSG막(32)을 전면에 퇴적시키고 그 표면을 평탄화시키고 있기 때문에, 그 위에 형성되는 비트선(37)의 단절도 방지되게 된다. 또, SEG실리콘층(34)과 이 SEG실리콘층(34) 및 BPSG막(32)의 위에 형성되는 폴리실리콘층(35)을 동일한 노 내에서 이 노내의 실리콘기상성장의 원료가스를 바꾸어 주는 것만으로 이들 2개 층을 연속해서 성장시킬 수 있기 때문에, 종래 이들 2개층의 경계면에 존재하고 있던 자연산화막이 형성되지 않게 되어, SEG실리콘층(34)과 그 상부에 형성되는 에피택셜 실리콘층(35)간의 접속저항을 감소시킬 수 있게 된다. 그 결과, 고집적이면서 접속저항이 작은 반도체장치 및 그 제조방법을 제공할 수 있게 된다.
또는, 도면에는 도시하지 않았지만 상기 제 3 실시예의 변형예로서, 2개의 게이트전극부(24)사이에 적어도 이들을 덮도록 형성되는 폴리실리콘층(31)이 형성방법에 대해 CVD법에 의한 퇴적이 아니라 에피택셜법에 의한 기상성장을 적용해도 좋다. 이 경우, CVD법에 의한 퇴적에서는 CVD법에서 이용하는 노 내의 혼입된 산소가 이 노내의 높은 열에 의해 반응해서 열산화가 일어나 웨이퍼의 표면에 자연산화막이 형성되어 버리지만, 에피택셜법에 의한 기상성장이라면 이 자연산화막이 형성되지 않게 되므로, 접속저항을 한층 더 감소시킬 수 있게 된다.
또, 이 변형예에 의하면, 종래기술에 있어서 확산층과 그 상부에 형성된 실리콘층의 경계면에 자연산화막이 형성된 경우, 높은 도우즈량으로 이온주입을 해서 이 형성된 자연산화막을 파괴한다고 하는 처리가 행하여지고 있는데, 이 방법에 의하면 높은 도우즈량의 이온주입에 의해 반도체기판내의 불순물확산층이 팽창해서 경우에 따라서는 불순물확산층들끼기 단락을 일으켜서 반도체장치가 정상적으로 동작하지 않거나, 혹은 반도체장치 자체가 파괴되어 버릴 우려가 있다. 그러나, 본 발명에 따른 제 1, 제 2 실시예에 있어서는 불순물확산층(2)상에 형성되는 실리콘층(5 혹은 5')이 기상성장법에 의해 형성되므로, 이들의 경계면에 자연산화막은 형성되지 않게 된다. 따라서, 자연산화막을 파괴하기 위한 높은 도우즈량의 이온주입은 필요치 않게 된다. 또한, 제조공정중에 SEG실리콘층(5,5')과 그 상부에 형성되는 폴리실리콘층(6)에 대한 불순물 도핑공정이 있지만, 이때의 이온주입은 낮은 도우즈량으로 실행되므로 상기한 문제점에 대해 염려할 필요는 없다.
또한, 제 3 실시예에 있어서 이와 같은 변형예를 실시함으로써, 불순물확산층(25)상의 폴리실리콘층(31)을 기상성장법에 의해 형성한 경우에 이들 2개 층의 경계면에 자연산화막이 형성되지 않게 되므로, 상기와 마찬가지로 자연산화막을 파괴하기 위한 높은 도우즈량의 이온주입이 필요치 않게 되어, 높은 도우즈량의 이온주입에 의한 불순물확산층의 팽창이라는 문제가 해결되게 된다.
한편, 본 발명의 특허청구의 범위의 각 구성요소에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 반도체장치에 형성되는 접속구멍 내에 선택적으로 에피택셜층을 성장시키는 SEG법을 이용한 SEG실리콘층과 그 상부에 형성되는 폴리실리콘층을 동일한 노 내에서 연속해서 기상성장시키기 때문에, 이들 2개의 층의 경계면에 자연산화막이 형성되지 않게 되어 접속저항을 감소시킬 수 있게 된다.
또한, 불순물확산층과 그 상부에 형성되는 실리콘층의 형성방법으로서 기상성장법을 이용하면 이들 2개층의 경계면에 자연산화막이 형성되지 않게 되므로, 자연산화막이 형성된 경우의 높은 도우즈량의 이온주입에 의한 자연산화막과 파괴처리시에 높은 도우즈량의 이온주입에 의해 불순물확산층이 팽창해서 불순물확산층끼리 단락되어 반도체장치가 정상적으로 동작하지 않게 되거나, 혹은 반도체장치가 파괴되어 버린다고 하는 문제점도 해결할 수 있게 된다.

Claims (8)

  1. 제 1 도전형의 반도체기판(1)과, 이 반도체기판(1)의 표면에 형성된 제 2 도전형의 불순물확산층(2), 상기 반도체기판(1)상에 형성된 절연층(3), 이 절연층(3)에 개공되어 상기 불순물확산층(2)에 도달하는 접속구멍(4), 이 접속구멍(4)의 내부에 선택적으로 형성된 에피택셜 실리콘층(5) 및, 상기 절연층(3)상 및 상기 에피택셜 실리콘층(5)상에 형성된 폴리실리콘층(6)을 갖춘 반도체장치에 있어서, 상기 에피택셜 실리콘층(5) 및 상기 폴리실리콘층(6)이 동일한 노 내에서 원료가스를 바꾸어 줌으로써 연속형성된 것을 특징으로 하는 반도체장치.
  2. 제 1 도전형의 반도체기판(1)과, 이 반도체기판(1)의 표면에 형성된 제 2 도전형의 불순물확산층(2), 상기 반도체기판(1)상에 형성된 제 1 절연층(8), 이 제 2 절연층(8)상에 형성된 소정형상의 제 1 폴리실리콘층(9), 이 제 1 폴리실리콘층(9)상 및 상기 제 1 절연층(8)상에 형성된 제 2 절연층(3), 상기 제 1 및 제 2 절연층(8,3)에 개공되어 상기 불순물확산층(2)에 도달하는 제 1 접속구멍(4), 상기 제 2 절연층(3)에 개공되어 상기 제 1 폴리실리콘층(9)에 도달하는 제 2 접속구멍(4'), 상기 제 1 및 제 2 접속구멍(4,4')의 내부에 선택적으로 형성된 에피택셜 실리콘층(5,5') 및, 상기 제 1 및 제 2 절연층(8,3)상 및 상기 에피택셜 실리콘층(5,5')상에 형성된 제 2 폴리실리콘층(6)을 갖춘 반도체장치에 있어서, 상기 에피택셜 실리콘층(5,5') 및 상기 제 2 폴리실리콘층(6)이 동일한 노 내에서 원료가스를 바꾸어 줌으로써 연속형성된 것을 특징으로 하는 반도체장치.
  3. 제 1 도전형의 반도체기판(1)의 표면에 제 2 도전형의 불순물확산층(2)을 형성하는 공정과, 상기 반도체기판(1)상에 절연층(3)을 형성하는 공정, 상기 불순물확산층(2)에 도달하는 접속구멍(4)을 상기 절연층(3)에 개공하는 공정, 상기 접속구멍(4)의 내부에 에피택셜 실리콘층(5)을 선택적으로 형성하는 공정, 및 상기 절연층(3)상 및 상기 에피택셜 실리콘층(5)상에 폴리실리콘층(6)을 형성하는 공정을 갖춘 반도체장치의 제조방법에 있어서, 상기 에피택셜 실리콘층(5)의 형성공정 및 상기 폴리실리콘층(6)의 형성공정을 동일한 노 내에서 원료가스를 바꾸어 줌으로써 연속해서 행하도록된 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 1 도전형의 반도체기판(1)의 표면에 제 2 도전형의 불순물확산층(2)을 형성하는 공정과, 상기 반도체기판(1)상에 제 1 절연층(8)을 형성하는 공정, 상기 제 1 절연층(8)상에 소정형상의 제 1 폴리실리콘층(9)을 형성하는 공정, 상기 제 1 폴리실리콘층(9)상 및 상기 제 1 절연층(8)상에 제 2 절연층(3)을 형성하는 공정, 상기 불순물확산층(2)에 도달하는 제 1 접속구멍(4)을 상기 제 1 및 제 2 절연층(8,3)에 개공함과 더불어 상기 제 1 폴리실리콘층(9)에 도달하는 제 2 접속구멍(4')을 상기 제 2 절연층(3)에 개공하는 공정, 상기 제 1 및 제 2 접속구멍(4,4')의 내부에 에피택셜 실리콘층(5,5')을 선택적으로 형성하는 공정, 상기 제 1 및 제 2 절연층(8,3)상 및 상기 에피택셜 실리콘층(5,5')상에 제 2 폴리실리콘층(6)을 형성하는 공정을 갖춘 반도체장치의 제조방법에 있어서, 상기 에피택셜 실리콘층(5,5')의 형성공정 및 상기 제 2 폴리실리콘층(6)의 형성공정을 동일한 노 내에서 원료가스를 바꾸어 줌으로써 연속해서 행하도록 된 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제 1 도전형의 반도체기판(11)의 표면에 제 2 도전형의 불순물확산층(25)을 형성하는 공정과, 상기 불순물확산층(25)을 덮도록 제 1 폴리실리콘층(31)을 형성하는 공정, 상기 반도체기판(11)상 및 상기 제 1 폴리실리콘층(31)상에 절연층(32)을 형성하는 공정, 상기 제 1 폴리실리콘층(31)에 도달하는 접속구멍(33)을 상기 절연층(32)에 개공하는 공정, 상기 접속구멍(33)의 내부에 에피택셜 실리콘층(34)을 선택적으로 형성하는 공정 및, 상기 절연층(32)상 및 상기 에피택셜 실리콘층(34)상에 제 2 폴리실리콘층(35)을 형성하는 공정을 갖춘 반도체장치의 제조방법에 있어서, 상기 에피택셜 실리콘층(34)의 형성공정 및 상기 제 2 폴리실리콘층(35)의 형성공정을 동일한 노 내에서 원료가스를 바꾸어 줌으로써 연속해서 행하도록 된 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 5 항에 있어서, 상기 제 1 폴리실리콘층(31)을 기상성장법으로 형성하도록 된 것을 특징으로 하는 반도체장치의 제조방법.
  7. 1트랜지스터와 1캐패시터로 메모리셀을 구성하는 반도체장치의 제조방법에 있어서, 제 1 도전형의 반도체기판(11)상에 소자분리영역(12)을 형성하는 공정과, 상기 제 1 도전형의 반도체기판(11)상에 제 1 절연층(13)을 형성하는 공정, 상기 제 1 도전형의 반도체기판(11)내에 제 2 도전형의 제 1 불순물확산층(15,16)을 형성하는 공정, 전면에 제 1 도전체층(17)을 형성하는 공정, 이 제 1 도전체층(17) 및 제 1 절연층(13)을 일괄적으로 소정의 형상으로 가공해서 제 1 의 소정형상 가공부분을 형성하는 공정, 전면에 제 2 절연층(20)을 형성하는 공정, 이 제 2 절연층(20)을 적어도 상기 제 1 의 소정형상 가공부분을 덮도록 남기고 나머지는 제거하는 공정, 적어도 상기 제 2 절연층(20)이 제거된 부분에 제 3 절연층(21)을 형성하는 공정, 전면에 제 2 도전체층(22)을 형성하는 공정, 전면에 제 4 절연층(23)을 형성하는 공정, 이 제 4 절연층(23)과 제 2 도전체층(22) 및 제 3 절연층(21)을 일괄적으로 소정의 형상으로 가공해서 제 2의 소정형상 가공부분을 형성하는 공정, 이 제 2 의 소정형상가공부분 및 상기 제 1의 소정형상 가공부분과 이들을 덮고 있는 제 2 절연층(20)을 마스크로 이용하여 분순물을 주입해서 제 2 불순물확산층(25,26,27)을 형성하는 공정, 전면에 제 5 절연층(30)을 형성하는 공정, 이 제 5 절연층(30)을 적어도 상기 제 2의 소정형상 가공부분의 측벽에 남기고 나머지는 제거하는 공정, 전면에 제 3 도 전체층(31)을 형성하는 공정, 이 제 3 도전체층(31)을 적어도 상기 제 2의 소정형상 가공부분과 이것의 측벽에 잔존하는 제 5 절연층(30)을 덮도록 남기고 나머지는 제거하는 공정, 전면에 제 6 절연층(32)을 형성하는 공정, 이 제 6 절연층(32)을 열처리해서 그 표면을 평탄화시키는 공정, 상기 제 3 도전체층(31)에 대해 접속구멍(33)을 개공하는 공정, 이 접속구멍(33)내에 선택적으로 에피택셜 실리콘층(34)을 성장시키고 실리콘기상성장의 원료가스를 바꾸어 주는 것만으로 동일한 노 내에서 상기 에피택셜 실리콘층(34)과 연속해서 상기 에피택셜 실리콘층(34)상 및 제 6 절연층(32)상에 폴리실리콘층(35)을 성장시키는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 7 항에 있어서, 상기 접속구멍(33)내에 선택적으로 형성된 에피택셜 실리콘층(34)의 하부보다도 상부쪽의 불순물농도가 높은 것을 특징으로 하는 반도체장치의 제조방법.
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