JPS6221210A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6221210A JPS6221210A JP15981885A JP15981885A JPS6221210A JP S6221210 A JPS6221210 A JP S6221210A JP 15981885 A JP15981885 A JP 15981885A JP 15981885 A JP15981885 A JP 15981885A JP S6221210 A JPS6221210 A JP S6221210A
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- semiconductor layer
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- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
基板上に被着された絶縁層を開口して、露出した基板上
には単結晶半導体層を、絶縁層上には多結晶半導体層を
成長する際、単結晶半導体層と多結晶半導体層との境界
の表面に凸部を生ずる欠点を除去するため、成長層の下
地にクラスタイオンビーム成長法による薄い成長層を介
在させる。
には単結晶半導体層を、絶縁層上には多結晶半導体層を
成長する際、単結晶半導体層と多結晶半導体層との境界
の表面に凸部を生ずる欠点を除去するため、成長層の下
地にクラスタイオンビーム成長法による薄い成長層を介
在させる。
本発明は半導体基板上に単結晶半導体層と多結晶半導体
層を同時に成長する工程を含む半導体装置の製造方法に
関する。
層を同時に成長する工程を含む半導体装置の製造方法に
関する。
バイポーラトランジスタのＳＩＣＯＳ（ＳｉＳｌＣ０５
（Ｓｉｄｅ−Ｃｏｎｔａｃｔ ５ｔｒｕｃｔｕｒｅ）に
代表されるような、ベースとエミッタを立体的に配置し
た構造を実現する手段として、基板上に被着された絶縁
層の、トランジスタ形成部を開口して、露出した基板上
には単結晶半導体層を、絶縁層上には多結晶半導体層を
同時に成長する。
（Ｓｉｄｅ−Ｃｏｎｔａｃｔ ５ｔｒｕｃｔｕｒｅ）に
代表されるような、ベースとエミッタを立体的に配置し
た構造を実現する手段として、基板上に被着された絶縁
層の、トランジスタ形成部を開口して、露出した基板上
には単結晶半導体層を、絶縁層上には多結晶半導体層を
同時に成長する。
単結晶半導体層には、トランジスタを構成するコレクタ
、ベース、エミッタの各領域を形成し、単結晶半導体層
の周囲をとりま（多結晶半導体］はドープして低抵抗層
にし、ベースコンタクト領域としベース電極を引き出す
。
、ベース、エミッタの各領域を形成し、単結晶半導体層
の周囲をとりま（多結晶半導体］はドープして低抵抗層
にし、ベースコンタクト領域としベース電極を引き出す
。
従来のトランジスタのトランジスタ形成領域は、電極引
出しのため実際にトランジスタ作用にあずかる領域より
かなり大きくなっていたが、以上のような構造は、ベー
ス電極をベース領域の側面より引き出しているため、ト
ランジスタ形成領域の大きさは実質分だけの大きさだけ
あればよく、トランジスタの微細化、高速化に有効であ
る。
出しのため実際にトランジスタ作用にあずかる領域より
かなり大きくなっていたが、以上のような構造は、ベー
ス電極をベース領域の側面より引き出しているため、ト
ランジスタ形成領域の大きさは実質分だけの大きさだけ
あればよく、トランジスタの微細化、高速化に有効であ
る。
従って、この構造、ないしは類似の構造は、最近のバイ
ポーラトランジスタに多用されるようになったが、単結
晶半導体層と多結晶半導体層の同時成長時に生ずる凸部
がつぎのプロセスの微細化を阻害するため、成長時に凸
部の発生を抑制する方法が望まれている。
ポーラトランジスタに多用されるようになったが、単結
晶半導体層と多結晶半導体層の同時成長時に生ずる凸部
がつぎのプロセスの微細化を阻害するため、成長時に凸
部の発生を抑制する方法が望まれている。
第２図（１）、（２）は従来例による半導体基板上に単
結晶半導体層と多結晶半導体層を同時に成長する工程を
説明する断面図である。
結晶半導体層と多結晶半導体層を同時に成長する工程を
説明する断面図である。
第２図（１）において、１は半導体基板で珪素（Ｓｔ）
基板を用い、この上に絶縁層として厚さ１０００人の二
酸化珪素（Ｓｉ０２）層２と厚さ５００人の多結晶珪素
（ポリＳ＋）層４を被着する。
基板を用い、この上に絶縁層として厚さ１０００人の二
酸化珪素（Ｓｉ０２）層２と厚さ５００人の多結晶珪素
（ポリＳ＋）層４を被着する。
つぎに、通常のフォトプロセスを用いて、素子形成部の
ポリＳｉ層４とＳｉＯ□層２を開口し、Ｓｉ基板１を露
出させる。
ポリＳｉ層４とＳｉＯ□層２を開口し、Ｓｉ基板１を露
出させる。
第２図（２）において、化学気相成長（ＣＶＤ）法によ
り、Ｓｉ基板１上には単結晶（エピタキシャル）Ｓｔ層
５八を、ポリＳｉ層４上にはポリＳｉ層５Ｂを同時にそ
れぞれ厚さ１ｏｏｏｏ人に成長する。
り、Ｓｉ基板１上には単結晶（エピタキシャル）Ｓｔ層
５八を、ポリＳｉ層４上にはポリＳｉ層５Ｂを同時にそ
れぞれ厚さ１ｏｏｏｏ人に成長する。
以上の工程において、エピタキシャル５ｉｌｉ５Ａとポ
リＳｉ層５Ｂの同時成長の前に、ＳｉＯ□層２上に低温
（約６００℃）で薄くポリＳｉ層４をあらかじめ形成し
ているが、この層を省略するとエピタキシャルＳｉ層５
ＡとポリＳｉ層５Ｂの同時成長の成長温度が９００℃以
上（エピタキシャル成長を行う関係上高温になる）と高
いためＳｉＯ□上のＳｉのグレインが異常成長し、成長
層の表面状態が非常に悪くなる。
リＳｉ層５Ｂの同時成長の前に、ＳｉＯ□層２上に低温
（約６００℃）で薄くポリＳｉ層４をあらかじめ形成し
ているが、この層を省略するとエピタキシャルＳｉ層５
ＡとポリＳｉ層５Ｂの同時成長の成長温度が９００℃以
上（エピタキシャル成長を行う関係上高温になる）と高
いためＳｉＯ□上のＳｉのグレインが異常成長し、成長
層の表面状態が非常に悪くなる。
あらかじめ成長する下地のポリＳｉ層４のＣＶＤは、反
応ガスとしてモノシラン（ＳｉＨａ）を数Ｔｏｒｒに！
圧し６００℃で熱分解して行う。
応ガスとしてモノシラン（ＳｉＨａ）を数Ｔｏｒｒに！
圧し６００℃で熱分解して行う。
従って、最近はＳｉＯ□Ｎ２上に低温で薄くポリＳｉ層
４をあらかじめ形成してＳｔのグレインの成長を抑え、
表面状態を改善しているが、どうしてもエピタキシャル
Ｓｔ層５ＡとポリＳｉ層５Ｂの境界に不連続な凸部６を
残してしまう。
４をあらかじめ形成してＳｔのグレインの成長を抑え、
表面状態を改善しているが、どうしてもエピタキシャル
Ｓｔ層５ＡとポリＳｉ層５Ｂの境界に不連続な凸部６を
残してしまう。
改善された従来例によると、基板上に単結晶半導体層と
多結晶半導体層を同時成長する際、多結晶半導体層の表
面状態を改善するためにその下地に薄い多結晶半導体層
を敷いたが、同時成長する両層の境界部に不連続な凸部
を生じ、微細化工程の妨げとなっていた。
多結晶半導体層を同時成長する際、多結晶半導体層の表
面状態を改善するためにその下地に薄い多結晶半導体層
を敷いたが、同時成長する両層の境界部に不連続な凸部
を生じ、微細化工程の妨げとなっていた。
上記問題点の解決は、半導体基板＋１１上に絶縁層（２
）を被着し、該絶縁層（２）の一部を除去して該半導体
・基板（１）を露出させ、クラスタイオンビーム成長法
により基板（１）上には第１の単結晶半導体層（３Ａ）
、絶縁層（２）上には非晶質半導体層（３Ｂ）を成長し
、っぎに化学気相成長法により該第１の単結晶半導体層
（３Ａ）上には第２の単結晶半導体層（５Ａ）、該非
晶質半導体層（３Ｂ）上には多結晶半導体層（５Ｂ）を
成長する工程を含む本発明による半導体装置の製造方法
により達成される。
）を被着し、該絶縁層（２）の一部を除去して該半導体
・基板（１）を露出させ、クラスタイオンビーム成長法
により基板（１）上には第１の単結晶半導体層（３Ａ）
、絶縁層（２）上には非晶質半導体層（３Ｂ）を成長し
、っぎに化学気相成長法により該第１の単結晶半導体層
（３Ａ）上には第２の単結晶半導体層（５Ａ）、該非
晶質半導体層（３Ｂ）上には多結晶半導体層（５Ｂ）を
成長する工程を含む本発明による半導体装置の製造方法
により達成される。
上記の凸部６は、ＳｔＯ□層２の厚さに対して、ポリＳ
ｉ層５Ｂの下地に敷いたポリＳｉ層４が薄い場合に現れ
る。すなわち、ポリＳｉ層４が薄いと相対的にＳｉ０２
層２の開口部側面の影響が大きくなるためである。
ｉ層５Ｂの下地に敷いたポリＳｉ層４が薄い場合に現れ
る。すなわち、ポリＳｉ層４が薄いと相対的にＳｉ０２
層２の開口部側面の影響が大きくなるためである。
この影響を除去するため、上記の下地のポリ５ｉＮ４０
代わりに、クラスタイオンビーム（ｌｏｎｉｚｅｄＣｌ
ｕｓｔｅｒ Ｂｅａｍ、省略してＩＣＢ）成長法を用い
てＳｉ基板１上にはエピタキシャル層を、５ｉＯｚ層２
上には非晶質珪素（ａ−Ｓｉ）層を薄く同時成長すると
、エピタキシャル層はＳｉ基板１上だけでなく ＳｉＯ
□層２−の開口部側面をも覆うため、凸部６の発生を抑
制することができる。
代わりに、クラスタイオンビーム（ｌｏｎｉｚｅｄＣｌ
ｕｓｔｅｒ Ｂｅａｍ、省略してＩＣＢ）成長法を用い
てＳｉ基板１上にはエピタキシャル層を、５ｉＯｚ層２
上には非晶質珪素（ａ−Ｓｉ）層を薄く同時成長すると
、エピタキシャル層はＳｉ基板１上だけでなく ＳｉＯ
□層２−の開口部側面をも覆うため、凸部６の発生を抑
制することができる。
ＩＣＢ 成長法によると、スパッタエツチング効果、基
板に被着したクラスタが原子に分解して移動するマイグ
レーション効果により、薄くてカバレージのよい層が得
られる。
板に被着したクラスタが原子に分解して移動するマイグ
レーション効果により、薄くてカバレージのよい層が得
られる。
また、ＩＣＢ成長法によると、５ｉＯｚ層２上の成長は
グレインサイズが小さく殆どが非晶質層となるため、こ
の後、ＣＶＤ法によりエピタキシャル層とポリＳｉ層を
同一時成長すると、ポリＳｉ層表面は滑らかで、両層の
境界部が連続な層ができる。
グレインサイズが小さく殆どが非晶質層となるため、こ
の後、ＣＶＤ法によりエピタキシャル層とポリＳｉ層を
同一時成長すると、ポリＳｉ層表面は滑らかで、両層の
境界部が連続な層ができる。
第１図（１）、（２）は本発明による半導体基板上に単
結晶半導体層と多結晶半導体層を同時に成長する工程を
説明する断面図である。
結晶半導体層と多結晶半導体層を同時に成長する工程を
説明する断面図である。
第１図（１）において、１は半導体基板でＳｉ基板を用
い、この上に絶縁層として厚さ１０００人のＳｉｎ、層
２を被着する。
い、この上に絶縁層として厚さ１０００人のＳｉｎ、層
２を被着する。
つぎに、素子形成部の５ｔ（ｈ層２を開口し、Ｓｉ基板
１を露出させる。
１を露出させる。
つぎに、ＩＣＢ成長法により、Ｓｉ基板１上には単結晶
半導体層としてエピタキシャルＳｉ層３八を、５ｉＯｚ
層２上には非晶質半導体層としてａ−３ｔ層３Ｂを同時
にそれぞれ厚さ５００人に成長する。
半導体層としてエピタキシャルＳｉ層３八を、５ｉＯｚ
層２上には非晶質半導体層としてａ−３ｔ層３Ｂを同時
にそれぞれ厚さ５００人に成長する。
第１図（２）において、ＣＶＤ法により、エピタキシャ
ルＳｉ層３Ａ上には第２の単結晶半導体層としてエピタ
キシャルＳｉ層５Ａを、ａ−ＳｉＪ！ｆ３Ｂ上には多結
晶半導体層としてポリＳｉ層５Ｂを同時にそれぞれ厚さ
１００００人に成長する。
ルＳｉ層３Ａ上には第２の単結晶半導体層としてエピタ
キシャルＳｉ層５Ａを、ａ−ＳｉＪ！ｆ３Ｂ上には多結
晶半導体層としてポリＳｉ層５Ｂを同時にそれぞれ厚さ
１００００人に成長する。
上記のエビ、ポリ同時成長のＣＶＤは、反応ガスとして
水素（Ｈ２）−で希釈したト、’Ｊクロルシラン（Ｓｉ
ＨＣＩ：＋）をｌ Ｔｏｒｒに減圧して９００℃で熱分
解して行う。
水素（Ｈ２）−で希釈したト、’Ｊクロルシラン（Ｓｉ
ＨＣＩ：＋）をｌ Ｔｏｒｒに減圧して９００℃で熱分
解して行う。
第３図はＩＣＢ成長装置を説明する模式的な断面図ずあ
る。
る。
図において、小さな開口部を備えた容器３１中に３１片
３２を多数いれ、外部より電子銃を用いて電子ビームを
容器３１中に照射して加熱することにより、３１片３２
は溶解し、ガス化して容器３１の開口部より飛び出し、
その際断熱膨張を行いＳｔクラスタとなる。
３２を多数いれ、外部より電子銃を用いて電子ビームを
容器３１中に照射して加熱することにより、３１片３２
は溶解し、ガス化して容器３１の開口部より飛び出し、
その際断熱膨張を行いＳｔクラスタとなる。
Ｓｔクラスタは、イオン化源３３により電離されて電荷
を帯び、加速電極３４により加速されて基板３５に被着
される。
を帯び、加速電極３４により加速されて基板３５に被着
される。
イオン化源３３により電離されたＳｔクラスタは、Ｓｉ
原子が１００〜１０００個程度ファンデルワール力によ
りゆるく結合された団塊で、クラスタ全体で電子１個分
の正の電荷を帯びている。 ″イオン化源３３に
おいては、円筒系の、格子状の電極３３１をＩ ＫＶの
直流電源３３２により正にバイアスする。接地された、
リング状のカソード３３３を交流電源３３４で加熱して
電子を放射し、電極３３１で加速してＳｔクラスタに衝
突させる。
原子が１００〜１０００個程度ファンデルワール力によ
りゆるく結合された団塊で、クラスタ全体で電子１個分
の正の電荷を帯びている。 ″イオン化源３３に
おいては、円筒系の、格子状の電極３３１をＩ ＫＶの
直流電源３３２により正にバイアスする。接地された、
リング状のカソード３３３を交流電源３３４で加熱して
電子を放射し、電極３３１で加速してＳｔクラスタに衝
突させる。
加速電極３４は５ ＫＶの直流電源３６により、負にバ
イアスされる。
イアスされる。
第４図は本発明によるバイポーラトランジスタの断面図
である。
である。
図において、５Ａ−８，５Ａ−Ｂ、 ５Ａ−Ｃはそれぞ
れエミッタ、ベース、コレクタ領域、５Ｂはｐ゛型のベ
ースコンタクト層、１１と７はｎ＋型のコレクタコンタ
クト領域、ＥはポリＳｉよりなるエミッタ電極、Ｂ、Ｃ
はそれぞれＡＩよりなるベース、コレクタ電極である。
れエミッタ、ベース、コレクタ領域、５Ｂはｐ゛型のベ
ースコンタクト層、１１と７はｎ＋型のコレクタコンタ
クト領域、ＥはポリＳｉよりなるエミッタ電極、Ｂ、Ｃ
はそれぞれＡＩよりなるベース、コレクタ電極である。
煩雑を避けるため、図中で第１図のエピタキシャル層３
八とａ−３ｉ層３Ｂは省略した。
八とａ−３ｉ層３Ｂは省略した。
以上詳細に説明したように本発明によれば、基板上に単
結晶半導体層と多結晶半導体層を同時成長する際、その
下地にＩＣＢ成長法による成長層を敷くことにより、同
時成長する両層の境界部に不連続な凸部を生じることな
く、また多結晶半導体層の表面状態を滑らかにできる。
結晶半導体層と多結晶半導体層を同時成長する際、その
下地にＩＣＢ成長法による成長層を敷くことにより、同
時成長する両層の境界部に不連続な凸部を生じることな
く、また多結晶半導体層の表面状態を滑らかにできる。
従ってデバイスの信頼性を向上し、製造工程において微
細化プロセスが可能となる。
細化プロセスが可能となる。
第１図（１）、（２）は本発明による半導体基板上に単
結晶半導体層と多結晶半導体層を同時に成長する工程を
説明する断面図、 第２図（１）、（２）は従来例による半導体基板上に単
結晶半導体層と多結晶半導体層を同時に成長する工程を
説明する断面図、 第３図はＩＣＵ成長装置を説明する模式的な断面図、 第４図は本発明によるバイポーラトランジスタの断面図
である。 図において、 ｌは半導体基板でＳｔ基板、 ２は絶縁層でＳｉＯ□層、 ３Ａは第１の単結晶半導体層でエピタキシャルＳｉ層、 ３Ｂは非晶質半導体層でａ−３ｉＮ、 ５Ａは第２の単結晶半導体層でエピタキシャルＳｉ層、 ５Ｂは多結晶半導体層でポリＳｉ層 〕ミ肩≦ 日Ｒシ仄長工ａ あ １ 図 伎末伊し尻長工牲 茶２ 図
結晶半導体層と多結晶半導体層を同時に成長する工程を
説明する断面図、 第２図（１）、（２）は従来例による半導体基板上に単
結晶半導体層と多結晶半導体層を同時に成長する工程を
説明する断面図、 第３図はＩＣＵ成長装置を説明する模式的な断面図、 第４図は本発明によるバイポーラトランジスタの断面図
である。 図において、 ｌは半導体基板でＳｔ基板、 ２は絶縁層でＳｉＯ□層、 ３Ａは第１の単結晶半導体層でエピタキシャルＳｉ層、 ３Ｂは非晶質半導体層でａ−３ｉＮ、 ５Ａは第２の単結晶半導体層でエピタキシャルＳｉ層、 ５Ｂは多結晶半導体層でポリＳｉ層 〕ミ肩≦ 日Ｒシ仄長工ａ あ １ 図 伎末伊し尻長工牲 茶２ 図
Claims (1)
- 半導体基板（１）上に絶縁層（２）を被着し、該絶縁層
（２）の一部を除去して該半導体基板（１）を露出させ
、クラスタイオンビーム成長法により基板（１）には第
１の単結晶半導体層（３Ａ）、絶縁層（２）上には非晶
質半導体層（３Ｂ）を成長し、つぎに化学気相成長法に
より該第１の単結晶半導体層（３Ａ）上には第２の単結
晶半導体層（５Ａ）、該非晶質半導体層（３Ｂ）上には
多結晶半導体層（５Ｂ）を成長する工程を含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15981885A JPS6221210A (ja) | 1985-07-19 | 1985-07-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15981885A JPS6221210A (ja) | 1985-07-19 | 1985-07-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6221210A true JPS6221210A (ja) | 1987-01-29 |
Family
ID=15701917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15981885A Pending JPS6221210A (ja) | 1985-07-19 | 1985-07-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6221210A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5356830A (en) * | 1988-09-19 | 1994-10-18 | Kabushiki Kaisha Tobshiba | Semiconductor device and its manufacturing method |
-
1985
- 1985-07-19 JP JP15981885A patent/JPS6221210A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5356830A (en) * | 1988-09-19 | 1994-10-18 | Kabushiki Kaisha Tobshiba | Semiconductor device and its manufacturing method |
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