KR930000582B1 - 디램의 스택 트렌치 커패시터 셀의 제조방법 - Google Patents
디램의 스택 트렌치 커패시터 셀의 제조방법 Download PDFInfo
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Abstract
내용 없음.
Description
첨부된 도면(a)는 본 발명 제조후의 설계도 (b) 내지 (g)는 (a)의 가-가선 단면도로 본 발명의 공정 순서도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 폴리실리콘
3 : 캡게이트 산화막 4 : 필드산화막
5 : 측벽 6 : 패드 폴리실리콘
7,11 : 산화막 8 : 질화막
9 : 트랜치 10 : 트렌치형 커패시터의 스토리지 전극
12 : 접촉창 13 : 스택형 커패시터의 스토리지 전극
14 : 유전체 15 : 플레이트 폴리실리콘
16 : 비트라인 17 : 비트라인콘택
18 : 게이트 산화막 19a,19b,19c : 불순물영역
20 : BPSG 21 : 보호막
22 : 액티브영역
본 발명은 디램(DRAM)의 스택 트렌치 커패시터 셀의 제조방법에 관한 것으로, 특히 16M디램 이상급에 있어서 스택 커패시터 셀 구조와 트렌치 커패시터 셀 구조를 복합하여 커패시턴스를 증가시킬 수 있도록 한 것이다.
일반적으로 고집적 디램 셀에서 적용되는 적층구조의 커패시터는 용량을 배가하기 위하여 실리콘 기판에 얕은 트렌치(Shallow trench)를 형성하여 면적 효과를 늘릴 수 있도록 하고 있으나 반도체 디바이스가 더욱 고집적화됨에 따라 이러한 콘밴셜 스택 커패시터 셀 구조로 요구되는 커패시턴스를 얻기가 어렵고 또한 트렌치 커패시터 셀구조는 바로 옆에 형성되는 트랜치의 확산영역과 전기적 상호작용에 의한 누설전류를 발생시킬 수 있으며 이는 트랜치 간격이 좁을수록 깊이가 깊을수록 더욱 증가하게 되어 신뢰성 있는 커패시터 역할을 할 수 없게 되는 결점이 있었다.
따라서, 본 발명은 상기와 같은 종래 스택 커패시터 셀과 트랜치 커패시터 셀의 결점을 해결하기 위하여 이들을 복합적으로 구성하므로 결점을 보완함을 물론 커패시턴스를 극대화시킬 수 있게 함을 그 목적으로 한다.
이하에서 첨부된 도면 제1도를 참고로 하여 본 발명의 복합 스택트렌치 커패시터 셀의 제조공정을 상세히 설명하면 다음과 같다.
먼저(a)는 본 발명에 의해 완성된 스택 트랜치 커패시터의 설계도(Layout)를 나타낸 것으로, 액티브영역(22)이 일자형으로 형성되고 비트라인용 패드폴리실리콘 (6)이 형성되어 필드영역에서 비트라인(6)과 패드 폴리실리콘(6)이 콘택(17)된다.
이의 가-가선 단면도로 본 제조공정을 (b)로부터 설명하면, 실리콘 기판(1) 위에 필드산화막(4)을 성장시키고 액티브영역에 산화막(18)을 성장하고, 전면에 폴리실리콘(2)과 캡게이트산화막(3)을 차례로 증착하고 포토/에치 공정으로 패터닝하여 게이트를 형성한 다음, 게이트 양측 기판에 n형 불순물이온 주입으로 제1,제2,제3불순물영역(19a,19b,19c)을 형성한다.
이때 폴리실리콘(2)위의 캡게이트 산화막(3)는 자기정열(Self Align) 콘택트가 되는 측벽 형성시의 오버 에치(Over etch)에 대비하여 두껍게 형성한다.
다음에 (c)와 같은 전면에 산화막을 증착하고 에치백(Etch Back)하여 게이트 측벽에 측벽산화막(5)을 형성한 후 전면에 폴리 실리콘을 디포지션하고 포토 에치하여 제2불순물영역(19b) 상측에 비트라인 콘택용 패드 폴리 실리콘(6)을 형성한다.
그리고 (d)와 같이 전면에 산화막(7)과 질화막(8)을 디포지션 한후 RIE (Reactive Ion Etch) 방식으로 일측 제1불순물영역(19a)에 접촉창(Contact Window )을 열고 실리콘 기판(1)까지 에치하여 트렌치(9)을 형성한다.
다음에 (e)와 같이 스토리지 노드로 사용될 폴리 실리콘을 디포지션 하여 상기 트렌치(9) 영역에만 남도록 불필요한 부분을 에치하므로 트렌치형 커패시터의 스토리지 전극(10)(하부전극)을 형성하고 산화막(11)을 디포지션 한 후 제3불순물영역 (19c) 상측의 상기 산화막(7)(11)과 질화막(8)을 부분 에치하므로 스토라지 노드 콘택으로 사용될 접촉창(12)을 형성한다.
이후(f)와 같이 폴리 실리콘을 디포지션하고 불필요한 부분을 에치하므로 스택형 커패시터의 스토리지 전극(13)(상부전극)을 형성한다.
그리고 (g)와 같이 습식 에치에 의해 상기 산화막(11)을 제거하고 트랜치형 커패시터의 스토리지 전극(10) 상측과 스택형 커패시터 스토리지 전극(13) 표면에 커패시터 유전체(14)를 형성한 후 두껍게 플레이트 폴리 실리콘(15)을 디포지션한다.
마지막 공정으로 전면에 평탄화용 절연 물질인 BPSG(Boron Phosphorus Silical Glass)(20)을 디포지션하고 단면도에는 도시되지 않았지만 (a)와 같이 패드 폴리실리콘(6)에 비트라인 콘택트 홀을 형성한 후 비트라인(16)을 형성하고 전면에 보호막(21)을 형성한다.
이상과 같은 제조공정을 갖는 본 발명은 스택 커패시터 셀과 트렌치 커패시터 셀을 복합적으로 구성하여 넓게 확장된 스택 커패시터의 구조를 갖게 하므로 트렌치 (9)와 근접하는 트렌치의 간격이 멀어져 캐패시턴스를 극대화시킴은 물론 전기적인 약점을 감소시킬 수 있는 장점을 갖는다.
Claims (1)
- 기판(1)위에 필드산화막(4)과 게이트 산화막(18)을 성장한 뒤 폴리실리콘(2)과 캡 게이트 산화막(3)을 성장하고 패터닝하여 게이트를 형성하는 공정과, 상기 게이트를 마스크로 하여 기판(1)에, 제1,제2,제3불순물영역(19a,19b,19c)을 형성하고 게이트에 측벽을 형성하는 공정과, 상기 제2불순물영역(19b) 상측에 비트라인 콘택용 패드폴리실리콘(6)을 형성하고 전면에 산화막(7)과 질화막(8)을 형성하는 공정과, 상기 제1불순물 영역(19a)에 접촉창을 만들어 기판(1)에 트렌치(9)을 형성하는 공정과, 트렌치 영역에 트렌치형 커패시터의 스토리지 전극(10)을 형성하고 전면에 산화막(11)을 형성하는 공정과, 상기 제3불순물영역(19c)에 접촉창(12)을 만들고 접촉창(12)과 산화막(11) 표면에 걸쳐 스택형 커패시터의 스토리지 전극(13)을 형성하는 공정과, 상기 산화막(11)을 제거하고 스토리지 전극(10,13)에 유전체를 형성하고 플레이트 폴리실리콘(15)을 형성하는 공정과, 전면에 평탄화용 절연막을 증착하고 패드폴리실리콘 (6) 부위에 콘택을 형성하고 비트라인(16)을 형성하는 공정으로 이루어짐을 특징으로 하는 디램의 스택 트렌치 커패시터 셀의 제조방법.
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