KR20010058349A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20010058349A
KR20010058349A KR1019990062604A KR19990062604A KR20010058349A KR 20010058349 A KR20010058349 A KR 20010058349A KR 1019990062604 A KR1019990062604 A KR 1019990062604A KR 19990062604 A KR19990062604 A KR 19990062604A KR 20010058349 A KR20010058349 A KR 20010058349A
Authority
KR
South Korea
Prior art keywords
contact
film
contact hole
spacer
forming
Prior art date
Application number
KR1019990062604A
Other languages
English (en)
Other versions
KR100325465B1 (ko
Inventor
인성욱
양종열
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990062604A priority Critical patent/KR100325465B1/ko
Publication of KR20010058349A publication Critical patent/KR20010058349A/ko
Application granted granted Critical
Publication of KR100325465B1 publication Critical patent/KR100325465B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 미세 크기의 콘택홀에 대해 낮은 콘택 저항을 구현할 수 있는 반도체 소자의 제조방법에 관한 것으로, 본 발명의 반도체 소자의 제조방법은, 게이트 전극들이 형성되고, 상기 게이트 전극들을 덮도록, 층간절연막이 형성된 반도체 기판을 제공하는 단계; 상기 층간절연막의 소정 부분을 식각하여, 상기 반도체 기판을 노출시키는 미세 폭의 콘택홀을 형성하는 단계; 상기 콘택홀의 측벽에 금속 재질의 스페이서를 형성하는 단계; 및 상기 금속 재질의 스페이서가 형성된 콘택홀 내에 콘택 레이어를 형성하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 미세 크기의 콘택홀에 대해서 낮은 콘택 저항을 얻을 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라, 작은 셀 면적, 또는, 작은 칩 면적 내에 더 많은 패턴을 구현하기 위한 다양한 방법들이 제안되고 있다. 한 예로서, 짧은 파장의 광원을 이용함으로써, 패턴의 임계 치수를 감소시키고 있고, 이에 따라, 작은 셀 면적, 또는, 칩 면적 내에 더 많은 수의 패턴을 집적시키고 있다.
한편, 고집적 반도체 소자를 구현함에 있어서는, 패턴의 임계 치수를 낮추는 것도 중요하지만, 상·하 패턴들간의 안정적인 콘택을 확보하는 것도 필수적이다. 이에 따라, 최근의 반도체 제조 공정에서는 자기정렬콘택(Self Aligned Contact) 기술을 이용하고 있고, 이를 통해, 상·하 패턴들간의 안정적인 콘택을 확보하고 있다.
그러나, 반도체 소자의 고집적화는 콘택홀 크기의 감소를 초래하기 때문에, 비록, 안정적인 콘택을 확보하였다고 할지라도, 상기 콘택홀 높이의 감소없이 크기가 감소되는 것에 기인하여 콘택 저항이 증가됨으로써, 고속 동작이 어렵게 되는 문제점이 있다.
보다 자세하게, 종래에는 하부 패턴과 상부 패턴간의 전기적 접속을 위해, 콘택홀을 형성하고, 상기 콘택홀 내에 도핑된 폴리실리콘막을 매립시키거나, 또는, 도핑된 폴리실리콘막과 폴리사이드막를 매립시켜, 콘택 레이어를 형성하게 되는데, 이때, 상기 폴리실리콘막의 도핑을 후속의 임프란트(implant) 공정를 통해 수행할 경우에는 임프란트 Rp점을 대략 콘택 레이어의 중심에 타켓을 맞추어 수행하기 때문에, 상기 콘택홀의 측벽에 증착된 폴리실리콘막 부분에 대한 도핑은 만족할 만하게 수행되지 않으며, 또한, 폴리사이드막을 콘택 레이어로 사용시에는 상기 콘택홀의 측벽에 형성된 콘택 레이어 부분의 면 저항 값이 상기 콘택 레이어의 전체 면 저항 보다 크게 형성되어, 상기 콘택 레이어의 전체 저항 값을 증가시키므로, 결과적으로는, 낮은 콘택 저항 값을 얻을 수 없고, 아울러, 콘택 저항 값의 변동이 증가되어, 소자의 신뢰성을 확보할 수 없게 된다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 미세 폭의 콘택홀에 대해서 낮은 콘택 저항을 구현함과 동시에, 콘택 저항 값의 변동을 감소시킬 수 있는 반도체 소자의 제조방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
1 : 반도체 기판 2 : 게이트 산화막
3 : 게이트 전극 4 : 절연막 스페이서
5 : 층간절연막 6 : 콘택홀
7 : 티타늄막 8 : 티타늄 텅스텐막
10 : 금속 스페이서 11 : 도핑된 폴리실리콘막
11a : 콘택 레이어
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 게이트 전극들이 형성되고, 상기 게이트 전극들을 덮도록, 층간절연막이 형성된 반도체 기판을 제공하는 단계; 상기 층간절연막의 소정 부분을 식각하여, 상기 반도체 기판을 노출시키는 미세 폭의 콘택홀을 형성하는 단계; 상기 콘택홀의 측벽에 금속 재질의 스페이서를 형성하는 단계; 및 상기 금속 재질의 스페이서가 형성된 콘택홀 내에 콘택 레이어를 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 콘택홀의 측벽에 금속 재질의 스페이서를 형성시킴으로써, 상기 콘택홀의 측벽에 형성된 콘택 레이어 부분의 콘택 저항을 낮출 수 있고, 아울러, 콘택 저항 값의 변동을 감소시킬 수 있으며, 이에 따라, 소자의 신뢰성을 확보할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게설명하도록 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 공지된 공정을 통해 게이트 산화막(2) 및 질화막 또는 산화막의 재질의 절연막 스페이서(4)를 갖는 게이트 전극들(3)을 형성하고, 상기 게이트 전극들(3)을 덮도록, 상기 반도체 기판(1)의 전면 상에 층간절연막(5)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 상기 층간절연막의 소정 부분을 식각하여 상기 반도체 기판(1)의 일부분을 노출시키는 미세 폭의 콘택홀(6)을 형성하고, 그런다음, 상기 콘택홀(6)의 내벽 및 상기 층간절연막(5) 상에 티타늄막(7)과 티타늄 텅스텐막(8)을 차례로 형성한다.
여기서, 상기 티타늄막(7)의 형성은 반도체 기판(1)과의 접촉면에서 티타늄 실리사이드가 형성되도록 하는 것에 의해, 접촉 저항이 낮아지도록 하기 위함이며, 상기 티타늄 텅스텐(8)은 콘택 레이어의 형성 이전에 수행되는 습식 세정 공정에 대한 내성을 향상시켜, 콘택홀 측벽의 산화막이 손실되는 것을 억제시키는 것에 의해 콘택 마진을 확보하기 위함이다.
계속해서, 도 1c에 도시된 바와 같이, 마스크의 사용없이 상기 티타늄막(7)과 티타늄 텅스텐막(8)을 블랭킷 식각하여, 상기 콘택홀(6)의 측벽에 상기 티타늄막(7)과 티타늄 텅스텐막(8)으로 이루어진 금속 스페이서(10)를 형성한다. 그런다음, BOE 용액을 사용하여 상기 콘택홀(6)에 대한 습식 세정 공정을 수행하고, 이어서, 상기 층간절연막(5)의 상부 및 상기 금속 재질의 스페이서(10)가 형성된 콘택홀(6)의 내벽에 도전막, 예를들어, 폴리실리콘막(11)을 증착한다.
여기서, 상기 폴리실리콘막(11)의 증착시에는, 상기 반도체 기판(1)과 접촉하고 있는 티타늄막(7)의 티타늄과 상기 반도체 기판(1)의 실리콘이 반응하는 것에 의해, 그 접촉면에 링 형태의 티타늄 실리사이드막(12)이 형성되며, 상기 티타늄 실리사이드막(12)에 의해 접촉 저항은 감소된다.
이후, 도 1d에 도시된 바와 같이, 상기 폴리실리콘막을 패터닝하여 콘택 레이어(11a)를 형성한다. 이때, 상기 콘택 레이어(11a)는 상기 금속 재질의 스페이서(10)의 측벽에 형성되는 것에 기인하여, 콘택 저항이 감소되며, 아울러, 콘택 저항 값의 변동도 감소하게 된다.
따라서, 상기한 구조로 콘택 레이어(11a)를 형성함에 따라, 상기 콘택 레이어의 콘택 저항은 감소하게 되고, 이 결과로, 셀 내부 특성에 민감하게 반응하는 고속 동작의 디바이스 제조에 큰 효과가 있다.
이상에서와 같이, 본 발명은 미세 크기를 갖는 콘택홀의 내벽에 티타늄막과 티타늄 텅스텐막의 적층 구조로 이루어진 금속 스페이서를 형성함으로서, 상기 콘택홀 내에 형성된 콘택 레이어의 콘택 저항을 감소시킬 수 있으며, 아울러, 콘택 저항 값의 변동을 감소시킬 수 있고, 그래서, 고속 동작이 가능한 반도체 소자를 얻을 수 있다.
게다가, BOE 용액에 대한 내성이 강한 티타늄 텅스텐막을 금속 스페이서의재질로 이용하는 것에 의해, 질화막 또는 산화막으로 이루어진 절연막 스페이서의 손실을 방지할 수 있기 때문에, 콘택 마진을 확보할 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (8)

  1. 게이트 전극들이 형성되고, 상기 게이트 전극들을 덮도록, 층간절연막이 형성된 반도체 기판을 제공하는 단계;
    상기 층간절연막의 소정 부분을 식각하여, 상기 반도체 기판을 노출시키는 미세 폭의 콘택홀을 형성하는 단계;
    상기 콘택홀의 측벽에 금속 재질의 스페이서를 형성하는 단계; 및
    상기 금속 재질의 스페이서가 형성된 콘택홀 내에 콘택 레이어를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 금속 재질의 스페이서를 형성하는 단계와 상기 콘택 레이어를 형성하는 단계 사이에,
    상기 콘택홀에 대한 습식 세정 공정을 수행하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 습식 세정 공정은,
    BOE 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 금속 재질의 스페이서는,
    티타늄막과 티타늄 텅스텐막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 콘택 레이어를 형성하는 단계는,
    상기 금속 재질의 스페이서가 형성된 콘택홀의 내벽 및 상기 층간절연막 상에 도전막을 증착하는 단계; 및 상기 도전막을 패터닝하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서, 상기 도전막은
    폴리실리콘막인 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 콘택 레이어를 형성하는 동안,
    상기 금속 스페이서와 반도체 기판이 접하는 부분에 금속 실리사이드막이 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서, 상기 금속 실리사이드막은,
    티타늄 실리사이드막인 것을 특징으로 하는 반도체 소자의 제조방법.
KR1019990062604A 1999-12-27 1999-12-27 반도체 소자의 제조방법 KR100325465B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990062604A KR100325465B1 (ko) 1999-12-27 1999-12-27 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990062604A KR100325465B1 (ko) 1999-12-27 1999-12-27 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20010058349A true KR20010058349A (ko) 2001-07-05
KR100325465B1 KR100325465B1 (ko) 2002-02-25

Family

ID=19630123

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990062604A KR100325465B1 (ko) 1999-12-27 1999-12-27 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100325465B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100467021B1 (ko) * 2002-08-20 2005-01-24 삼성전자주식회사 반도체 소자의 콘택 구조체 및 그 제조방법

Also Published As

Publication number Publication date
KR100325465B1 (ko) 2002-02-25

Similar Documents

Publication Publication Date Title
US5600170A (en) Interconnection structure of semiconductor device
US6010943A (en) Method of fabricating a cylindrical capacitor
JPH0677428A (ja) 半導体記憶装置及びその製造方法
KR100325465B1 (ko) 반도체 소자의 제조방법
US6583042B2 (en) Semiconductor method of making electrical connection between an electrically conductive line and a node location, and integrated circuitry
KR20070066258A (ko) 반도체소자의 커패시터 및 그 제조방법
KR100549576B1 (ko) 반도체 소자의 제조 방법
US6303491B1 (en) Method for fabricating self-aligned contact hole
KR20040069809A (ko) 박막 커패시터 제조 방법
KR20010048350A (ko) 반도체 장치 제조 방법
KR100192365B1 (ko) 반도체소자의 커패시터 제조방법
KR100390891B1 (ko) 고집적반도체소자의제조방법
KR100195837B1 (ko) 반도체 소자의 미세콘택 형성방법
KR100214279B1 (ko) 반도체소자의 제조방법
KR100325288B1 (ko) 커패시터 및 그 제조방법
KR19990057892A (ko) 반도체 소자의 콘택 형성 방법
KR0166778B1 (ko) 반도체 소자의 캐패시터 제조방법
TW434820B (en) Method for producing self-aligned contact hole
KR20030000824A (ko) 반도체소자의 커패시터 제조방법
KR20000001660A (ko) 반도체 소자 및 그의 제조 방법
KR20000043567A (ko) 반도체 소자의 제조방법
KR20030050671A (ko) 반도체소자의 제조 방법
KR20010058348A (ko) 반도체 소자의 제조방법
KR20030002322A (ko) 반도체소자의 커패시터 제조방법
KR20050002949A (ko) 반도체 소자 및 그의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100126

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee