KR0166778B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents
반도체 소자의 캐패시터 제조방법 Download PDFInfo
- Publication number
- KR0166778B1 KR0166778B1 KR1019950046832A KR19950046832A KR0166778B1 KR 0166778 B1 KR0166778 B1 KR 0166778B1 KR 1019950046832 A KR1019950046832 A KR 1019950046832A KR 19950046832 A KR19950046832 A KR 19950046832A KR 0166778 B1 KR0166778 B1 KR 0166778B1
- Authority
- KR
- South Korea
- Prior art keywords
- electrode
- capacitor
- manufacturing
- semiconductor device
- film
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 35
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 title claims abstract description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 28
- 229910052751 metal Inorganic materials 0.000 claims abstract description 13
- 239000002184 metal Substances 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims abstract description 11
- 230000001681 protective effect Effects 0.000 claims abstract description 8
- 230000008018 melting Effects 0.000 claims abstract description 7
- 238000002844 melting Methods 0.000 claims abstract description 7
- 238000000059 patterning Methods 0.000 claims abstract description 6
- 230000008569 process Effects 0.000 abstract description 14
- 230000009467 reduction Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 45
- 229920005591 polysilicon Polymers 0.000 description 25
- 229910052721 tungsten Inorganic materials 0.000 description 13
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 13
- 229910021342 tungsten silicide Inorganic materials 0.000 description 13
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 12
- 239000010937 tungsten Substances 0.000 description 12
- 238000005530 etching Methods 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 9
- 239000012535 impurity Substances 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 6
- 230000008859 change Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 주문형 집적회로(ASIC : Application Specific IC) 공정에서 저전압화 특성을 갖는 캐패시터 제조방법을 제공하기 위한 것이다.
이를 위한 본 발명의 반도체 소자의 캐패시터 제조방법은 절연기판상에 다결정 실리콘과 고융점 금속을 차례로 증착하여 폴리 사이드층을 형성하고 이를 패터닝 하여 제1전극을 형성하는 단계, 제1전극을 포함한 전면에 보호막을 증착한 후 상기 제1전극의 표면이 노출되도록 보호막을 선택적으로 제거하는 단계, 상기 노출된 제1전극의 표면을 포함한 전면에 유전체막을 형성하는 단계, 상기 유전체막상에 금속을 증착하고 패터닝 하여 제2전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
Description
제1도는 종래 제1실시예에 따른 반도체 소자의 캐패시터 단면도.
제2도 (a)∼(c)는 종래 제2실시예에 따른 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도.
제3도 (a)∼(c)는 종래 제3실시예에 따른 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도.
제4도 (a)∼(c)는 본 발명에 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
51 : 반도체 기판 52 : 필드 산화막
53 : 게이트 산화막 54 : 게이트 폴리
55 : 하부 전극 56 : 게이트 측벽
57, 57a : 소오스/드레인 불순물 영역
58 : 텅스텐 실리사이드층 59 : 보호막(Passivation)
60 : 제 2 감광막 61 : 산화막
62 : 금속배선 63 : 상부전극
본 발명은 반도체 소자 제조방법에 관한 것으로 특히, 디지털 주문형 집적회로(ASIC : Application Specific IC) 공정에서 저전압화 특성을 갖는 반도체 소자의 캐패시터 제조방법에 관한 것이다.
일반적으로 ASIC는 사용자가 요구하는 기능을 만족시키는 IC를 시스템 업체에서 설계하고 개발하여 반도체 제조공장에서 제조하여 특정용도로 사용한다.
ASIC는 다시 ASCP(Application Specific Custom Products)와 ASSP(Application Specific Standard Products)로 분류되며, 상기 ASSP는 완전 주문형, 일부 주문형, 프로그램 IC로 세분화 된다.
완전 주문형은 회로설계 기간이 길고 오류 발생율이 높으며 개발비용이 많이드는 반면, 사용하는 실리콘 면적이 적어 대량생산의 경우 칩의 단가가 낮아지는 이점이 있다.
일반 주문형은 반도체 생산기술에 맞게 설계된 표준셀이나 범용성을 지닌 어레이 등을 사용하여 시스템 업체가 요구하는 기능의 시스템이나 회로를 단일칩화 하는 방식으로, 완전 주문형에 비해 개발기간이 짧고 비용이 적어 현재 많이 사용되고 있다. 또한, ASIC에 있어서도 메모리 소자와 마찬가지로 저전압화는 주요 개발기술이다.
이하, 첨부도면을 참조하여 종래 반도체 소자의 캐패시터 제조방법을 설명하면 다음과 같다.
제1도는 종래 제1실시예에 따른 반도체 소자의 캐패시터 구조를 나타낸 단면도이다.
즉, 종래 제1실시예에 따른 반도체 소자의 캐패시터 구조는 웰-게이트 산화막-게이트 전극의 구조를 갖는 캐패시터로서 이의 제조방법은 반도체 기판(1)의 소정영역에 웰 영역(2)을 형성하고 상기 기판(1) 전면에 게이트 산화막(3)을 증착한다.
상기 게이트 산화막(3)상에 폴리 실리콘층(4)을 형성하고 상기 폴리 실리콘층(4) 상부에 고융점 금속인 텅스텐을 증착하여 열처리 하면 상기 폴리 실리콘층과 텅스텐과의 계면에 텅스텐 실리사이드층(5)이 형성된다.
이때 상기 미반응된 텅스텐을 제거한 후 감광막(도시하지 않음)을 도포하여 사진석판술(Photolithography) 및 식각공정을 통해 웰 영역(2)의 상측에만 남도록 불필요한 텅스텐 실리사이드층(5)과 폴리 실리콘층(4)을 제거한다.
제2도 (a)∼(c)는 종래 제2실시예에 따른 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도이다.
종래 제2실시예에 따른 반도체 소자의 캐패시터 제조방법은 제2도 (a)에서와 같이, 필드 산화막(12)이 형성된 반도체 기판(11)상에 제1폴리 실리콘층을 형성하고, 상기 제1폴리 실리콘층 상부에 제1감광막(13)을 도포하여 사진석판술 및 식각공정으로 불필요한 제1폴리 실리콘층을 제거하여 상기 필드 산화막(12) 상측의 소정부위에 캐패시터의 하부 전극(14)을 형성한다.
이어 제2도 (b)에서와 같이, 상기 하부 전극(14)상에 제1산화막(15)을 형성하고, 상기 제1산화막(15)을 포함한 기판(11) 전면에 질화막(Nitride)(16)을 증착한 후 상기 질화막(16)상에 제2감광막(17)을 도포한다.
그리고 사진석판술 및 식각공정으로 불필요한 질화막(16)을 선택적으로 제거하여 상기 필드 산화막(12) 상측에만 남도록 패터닝 한다.
제2도 (c)에서와 같이, 상기 패터닝된 질화막(16)상에 제2산화막(18)을 형성하고, 상기 제2산화막(18)을 포함한 전면에 제2폴리 실리콘층(19)을 형성한다.
이어 상기 제2폴리 실리콘층(19) 상부에 고융점 금속이 텅스텐을 증착하여 열처리하면 상기 제2폴리 실리콘층(19)과 텅스텐이 반응하여 그 계면에 텅스텐 실리사이드(20)가 형성된다. 그리고 미반응 텅스텐은 제거한다.
이어 상기 텅스텐 실리사이드층(20) 상부에 제3산화막(21)을 증착하고 상기 제3산화막(21)상에 제3감광막(22)을 도포하여 사진석판술 및 식각공정을 통해 활성영역상의 소정영역에 형성될 게이트 전극과 캐패시터의 상부 전극(19)(20)을 형성한다.
따라서 상기 캐패시터의 하부 전극(14)과 상부 전극(19)(20) 사이의 유전체막은 ONO(Oxide-Nitride-Oxide) 구조를 가지면, 하부 전극(14)은 폴리 실리콘, 그리고 상부 전극(19)(20)은 폴리 사이드(폴리 실리콘-실리사이드)로 이루어진다.
이어서 제3도 (a)∼(c)는 종래 제3실시예에 따른 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도이다.
즉 종래 제3실시예에 따른 반도체 소자의 캐패시터 제조방법은 제3도(a)에서와 같이, 필드 산화막(32)이 형성된 반도체 기판(31) 전면에 제1폴리 실리콘층(33)을 형성하고, 상기 제1폴리 실리콘층(33) 상부에 고융점 금속인 텅스텐을 증착하고 열처리 하면 상기 제1폴리 실리콘층(33)과 텅스텐과의 접촉계면에 텅스텐 실리사이드층(34)이 형성된다. 이때 미반응된 텅스텐은 제거한다.
이어서 상기 텅스텐 실리사이드층(34) 상부에 제1산화막(35), 질화막(36), 제2산화막(37)을 차례로 증착하여 ONO 구조를 형성한다.
상기 제2산화막(37)상에 제2폴리 실리콘층(38)과 제3산화막(39)을 차례로 형성한 후 상기 제3산화막(39)상에 제1감광막(40)을 도포하여 사진석판술 및 식각공정을 통해 불필요한 제3산화막(39), 제2폴리 실리콘층(38), 제2산화막(39), 질화막(36) 그리고 제1산화막(35)을 순차적으로 제거하여 제3도 (b)에서와 같이, 상기 필드 산화막(32) 상측의 소정영역에만 남도록 패터닝 한다.
이어 제3도 (c)에서와 같이, 상기 패터닝된 제3산화막(39)을 포함한 전면에 제4산화막(41)을 증측하고 상기 제4산화막(41) 상부에 제2감광막(42)을 도포하여 사진석판술 및 식각공정을 통해 불필요한 제4산화막(42), 텅스텐 실리사이드층(34), 제1폴리실리콘층(33)을 차례로 제거하여 캐패시터의 하부 전극과 상기 활성영역상의 소정부분에 게이트 전극을 패터닝 한다.
따라서 상기 제1폴리 실리콘층(33)과 텅스텐 실리사이드층(34)에 의한 하부 전극과 제2폴리 실리콘층(38)에 의한 상부 전극 사이에 ONO 구조를 갖는 유전체막이 형성된 캐패시터가 된다.
상기와 같은 종래 반도체 소자의 캐패시터 제조방법은 캐패시터의 전극을 불순물이 도핑된 폴리 실리콘과 폴리 사이드를 사용하므로 인가전압의 변화에 따라 캐패시턴스(Capacitance)가 변화하고 공정이 복잡하여 코스트가 증가하는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 전극의 전하축적 결핍에 따른 캐패시턴스의 변화를 방지하고 공정을 단순화 하여 코스트를 절감시키는데 적당한 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 제조방법은 절연기판상에 다결정 실리콘과 고융점 금속을 차례로 증착하여 폴리 사이드층을 형성하고 이를 패터닝 하여 제1전극을 형성하는 단계, 제1전극을 포함한 전면에 보호막을 증착한 후 상기 제1전극의 표면이 노출되도록 보호막을 선택적으로 제거하는 단계, 상기 노출된 제1전극의 표면을 포함한 전면에 유전체막을 형성하는 단계, 상기 유전체막상에 금속을 증착하고 패터닝 하여 제2전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명의 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도이다.
제4도 (a)∼(d)는 본 발명의 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도이다.
즉, 제4도 (a)에서와 같이, 필드영역과 활성영역으로 정의된 반도체 기판(51)의 필드영역에 필드 산화막(52)을 형성하고 상기 활성영역상에 게이트 산화막(53)을 형성한다.
그리고 상기 필드 산화막(52)을 포함한 기판(51) 전면에 제1폴리 실리콘층을 형성하고, 상기 제1폴리 실리콘층 상부에 제1감광막을 도포하여 사진석판술(Photolithography) 및 식각공정으로 상기 제1폴리 실리콘층을 선택적으로 제거하여 게이트 전극(54) 및 캐패시터의 하부 전극(55)을 형성한다.
이어 상기 게이트 전극(54)을 마스크로 이용하여 저농도 불순물 이온(As 또는 BF2등)을 주입하여 게이트 전극 양측의 반도체 기판(51)에 저농도 불순물 확산영역을 형성한 후 게이트 측벽(56)을 형성한다.
그리고 상기 게이트 전극(54) 및 측벽(56)을 마스크로 이용한 고농도 불순물 이온주입을 실시하여 소오스/드레인 불순물 확산영역(57)(58)을 형성한다.
이어서 상기 게이트 전극(54)과 캐패시터의 하부 전극(55), 상부에 고융점 금속(예를들어 W, Ti)인 텅스텐을 선택적 CVD(Chemical Vapor Deposition)법으로 증착한 다음, 열처리 공정을 수행하면 상기 게이트 전극(54)과 하부 전극(55)의 폴리 실리콘과 텅스텐이 내약품성의 차이에 의해 서로 반응하여 그 접촉계면에 텅스텐 실리사이드층(58)이 형성된다. 그리고 미반응 텅스텐을 제거한다.
이어서 전면에 BPSG(Borophosphor Silicate Glass)를 증측하여 보호막(59)을 형성한 후 제4도 (b)에서와 같이, 상기 보호막(59)상에 제2감광막(50)을 도포하여 사진석판술 및 식각공정을 통해 상기 하부 전극상의 텅스텐 실리사이드층 표면이 노출되도록 보호막을 선택적으로 제거한다.
제5도 (c)에서와 같이, 상기 제2감광막(60)을 제거하고 상기 노출된 텅스텐 실리사이드층(58) 표면을 포함한 보호막(59) 전면에 산화막(61)을 저압화학기상 증착법(LPCVD)으로 증착한다.
이때 상기 산화막을 캐패시터의 유전체막으로 사용된다.
이어서 제4도 (d)에서와 같이, 상기 산화막(61)상에 제3감광막(도시하지 않음)을 도포하여 사진석판술 및 식각공정으로 상기 게이트 전극(54)상의 텅스텐 실리사이드층(58) 소정부분과 소오스/드레인 불순물 영역(57)(57a)이 노출되도록 상기 산화막(61), 보호막(59)은 선택적으로 제거하여 콘택홀을 형성한다.
이어, 콘택홀을 포함한 전면에 금속층을 형성한 후 전도선 패턴을 이용하여 금속배선(62) 및 캐패시터의 상부 전극(63)을 형성한다.
이상 상술한 바와 같이, 본 발명의 반도체 소자의 캐패시터 제조방법은 캐패시터 전극을 금속과 폴리 사이드를 사용하므로 인가전압의 변화에 관계없이 커패시턴스가 일정하며 이로 인해 저전압화가 가능하며 공정이 단순화 되어 코스트가 절감되는 효과가 있다.
Claims (2)
- 절연기판상에 다결정 실리콘과 고융점 금속을 차례로 증착하여 폴리 사이드층을 형성하고 이를 패터닝 하여 제1전극을 형성하는 단계, 제1전극을 포함한 전면에 보호막을 증착한 후 상기 제1전극의 표면이 노출되도록 보호막을 선택적으로 제거하는 단계, 상기 노출된 제1전극의 표면을 포함한 전면에 유전체막을 형성하는 단계, 상기 유전체막상에 금속을 증착하고 패터닝 하여 제2전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 유전체막은 단일막을 이루어짐을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950046832A KR0166778B1 (ko) | 1995-12-05 | 1995-12-05 | 반도체 소자의 캐패시터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950046832A KR0166778B1 (ko) | 1995-12-05 | 1995-12-05 | 반도체 소자의 캐패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970054547A KR970054547A (ko) | 1997-07-31 |
| KR0166778B1 true KR0166778B1 (ko) | 1999-01-15 |
Family
ID=19437872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950046832A KR0166778B1 (ko) | 1995-12-05 | 1995-12-05 | 반도체 소자의 캐패시터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0166778B1 (ko) |
-
1995
- 1995-12-05 KR KR1019950046832A patent/KR0166778B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970054547A (ko) | 1997-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5279990A (en) | Method of making a small geometry contact using sidewall spacers | |
| KR100604708B1 (ko) | 반도체 부품 제조 방법 | |
| KR970077674A (ko) | 반도체 집적회로장치의 제조방법 | |
| JPH0677428A (ja) | 半導体記憶装置及びその製造方法 | |
| KR0166778B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR20000001625A (ko) | 2중층 스페이서를 갖는 모스 트랜지스터 형성방법 | |
| KR19990080754A (ko) | 비휘발성 반도체 소자 및 그 제조방법 | |
| KR100291415B1 (ko) | 반도체장치의콘택형성방법 | |
| KR100325465B1 (ko) | 반도체 소자의 제조방법 | |
| KR100226505B1 (ko) | 반도체장치의 제조방법 | |
| KR100244411B1 (ko) | 반도체장치 제조방법 | |
| KR100226791B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH0142147B2 (ko) | ||
| KR0147636B1 (ko) | 얇은 접합을 보호하는 배선 구조를 가지는 반도체 장치 및 그 제조방법 | |
| KR100390891B1 (ko) | 고집적반도체소자의제조방법 | |
| KR100236913B1 (ko) | 반도체소자의 제조방법 | |
| KR100465855B1 (ko) | 반도체장치의게이트전극형성방법 | |
| KR0151039B1 (ko) | 폴리사이드 배선 구조를 가지는 반도체 장치 및 그 제조방법 | |
| KR100219047B1 (ko) | 반도체 소자의 마스크 롬 제조방법 | |
| KR19980058438A (ko) | 반도체 소자의 실리사이드 형성 방법 | |
| KR20010038942A (ko) | 커패시터 형성방법 | |
| KR100548543B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR950013791B1 (ko) | 매립 형태의 콘택 위에 게이트전극 형성방법 | |
| KR930009135B1 (ko) | Sram소자용 부하저항체 및 그 제조방법 | |
| KR100192396B1 (ko) | 반도체소자의 캐패시터의 구조 및 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100825 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |