CN116453856A - 电容器结构及其制造方法 - Google Patents

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CN116453856A CN202210059315.8A CN202210059315A CN116453856A CN 116453856 A CN116453856 A CN 116453856A CN 202210059315 A CN202210059315 A CN 202210059315A CN 116453856 A CN116453856 A CN 116453856A
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Abstract

本发明公开一种电容器结构及其制造方法,其中该电容器结构包括基底、第一电极、第一介电层、第二电极、第二介电层、第三电极与应力平衡层。基底具有多个沟槽与位于相邻两个沟槽之间的柱状部。第一电极设置在基底上、柱状部上与多个沟槽中。第一介电层设置在第一电极上与多个沟槽中。第二电极设置在第一介电层上与多个沟槽中。第二介电层设置在第二电极上与多个沟槽中。第三电极设置在第二介电层上与多个沟槽中。第三电极具有凹槽,且凹槽位于沟槽中。应力平衡层设置在凹槽中。

Description

电容器结构及其制造方法
技术领域
本发明涉及一种被动元件的结构,且特别涉及一种电容器结构。
背景技术
电容器为广泛应用于电子产品中的一种被动(无源)元件。然而,在电容器中,堆叠设置在基底上的电极的应力(如,拉伸应力(tensile stress))会使得基底产生翘曲(warpage),进而使得后续制作工艺无法顺利进行。
发明内容
本发明提供一种电容器结构及其制造方法,其可防止基底产生翘曲。
本发明提出一种电容器结构,包括基底、第一电极、第一介电层、第二电极、第二介电层、第三电极与应力平衡层。基底具有多个沟槽与位于相邻两个沟槽之间的柱状部。第一电极设置在基底上、柱状部上与多个沟槽中。第一介电层设置在第一电极上与多个沟槽中。第二电极设置在第一介电层上与多个沟槽中。第二介电层设置在第二电极上与多个沟槽中。第三电极设置在第二介电层上与多个沟槽中。第三电极具有凹槽,且凹槽位于沟槽中。应力平衡层设置在凹槽中。
依照本发明的一实施例所述,在上述电容器结构中,第一电极可直接接触基底。
依照本发明的一实施例所述,在上述电容器结构中,第一电极、第二电极与第三电极可具有相同的应力类型。
依照本发明的一实施例所述,在上述电容器结构中,应力平衡层的应力类型可不同于第一电极、第二电极与第三电极的应力类型。
依照本发明的一实施例所述,在上述电容器结构中,第一介电层与第二介电层的应力类型可不同于第一电极、第二电极与第三电极的应力类型。
依照本发明的一实施例所述,在上述电容器结构中,还可包括终止层。终止层设置在应力平衡层与第三电极之间。
依照本发明的一实施例所述,在上述电容器结构中,终止层的应力类型可不同于第一电极、第二电极与第三电极的应力类型。
依照本发明的一实施例所述,在上述电容器结构中,还可包括第三介电层。第三介电层设置在第一介电层、第二电极、第二介电层、第三电极与应力平衡层上。第三介电层具有第一开口、第二开口与第三开口。第一开口暴露出第一电极。第二开口暴露出第二电极。第三开口暴露出第三电极。
依照本发明的一实施例所述,在上述电容器结构中,在第一开口的侧壁与底面之间可具有第一倾斜角。在第二开口的侧壁与底面之间可具有第二倾斜角。在第三开口的侧壁与底面之间具有第三倾斜角。
依照本发明的一实施例所述,在上述电容器结构中,第一倾斜角、第二倾斜角与第三倾斜角的角度范围分别可为100度至115度。
依照本发明的一实施例所述,在上述电容器结构中,还包括第一接触窗、第二接触窗与第三接触窗。第一接触窗设置在第一开口中,且电连接至第一电极。第二接触窗设置在第二开口中,且电连接至第二电极。第三接触窗设置在第三开口中,且电连接至第三电极。
依照本发明的一实施例所述,在上述电容器结构中,在第一接触窗的侧壁与底面之间可具有第一倾斜角。在第二接触窗的侧壁与底面之间可具有第二倾斜角。在第三接触窗的侧壁与底面之间可具有第三倾斜角。
依照本发明的一实施例所述,在上述电容器结构中,还可包括保护层。保护层设置在第一接触窗、第二接触窗、第三接触窗与第三介电层上。
依照本发明的一实施例所述,在上述电容器结构中,还可包括隔离层。隔离层设置第三介电层与第一介电层之间、第三介电层与第二电极之间、第三介电层与第二介电层之间、第三介电层与第三电极之间以及第三介电层与应力平衡层之间。第一开口、第二开口与第三开口可分别延伸至隔离层中。
依照本发明的一实施例所述,在上述电容器结构中,第一电极与第三电极可彼此电连接。
本发明提出一种电容器结构的制造方法,包括以下步骤。提供基底。基底具有多个沟槽与位于相邻两个沟槽之间的柱状部。在基底上、所述柱状部上与多个沟槽中形成第一电极。在第一电极上与多个沟槽中形成第一介电层。在第一介电层上与多个沟槽中形成第二电极。在第二电极上与多个沟槽中形成第二介电层。在第二介电层上与多个沟槽中形成第三电极。第三电极具有凹槽,且凹槽位于沟槽中。在凹槽中形成应力平衡层。
依照本发明的一实施例所述,在上述电容器结构的制造方法中,还可包括以下步骤。在应力平衡层与第三电极之间形成终止层。
依照本发明的一实施例所述,在上述电容器结构的制造方法中,还可包括以下步骤。在第一介电层、第二电极、第二介电层、第三电极与应力平衡层上形成第三介电层。在第三介电层中形成第一开口、第二开口与第三开口。第一开口可暴露出第一电极。第二开口可暴露出第二电极。第三开口可暴露出第三电极。
依照本发明的一实施例所述,在上述电容器结构的制造方法中,还可包括以下步骤。分别在第一开口、第二开口与第三开口中形成第一接触窗、第二接触窗与第三接触窗。第一接触窗、第二接触窗与第三接触窗可分别电连接至第一电极、第二电极与第三电极。
依照本发明的一实施例所述,在上述电容器结构的制造方法中,在第一接触窗的侧壁与底面之间可具有第一倾斜角。在第二接触窗的侧壁与底面之间可具有第二倾斜角。在第三接触窗的侧壁与底面之间可具有第三倾斜角。
基于上述,在本发明所提出的电容器结构及其制造方法中,应力平衡层位于第三电极的凹槽中。由于应力平衡层的应力可大幅地抵消第一电极的应力、第二电极的应力与第三电极的应力,因此可防止基底产生翘曲,进而使得后续制作工艺能够顺利进行。
为让本发明的上述特征和优点能更明显易懂,下文特举实施例,并配合所附的附图作详细说明如下。
附图说明
图1A至图1P为本发明的一些实施例的电容器结构的制造流程剖面图;
图2A至图2P为本发明的一些实施例的基底的俯视图。
符号说明
10:电容器结构
100:基底
102,106a,110a:电极
104,108a,118:介电层
106,110:电极材料层
108:介电材料层
112:终止材料层
112a:终止层
114:应力平衡材料层
114a:应力平衡层
116:隔离层
120a,120b,120c:接触窗
122:保护层
G:凹槽
OP1,OP2,OP3:开口
P:柱状部
T:沟槽
θ1,θ2,θ3:倾斜角
具体实施方式
下文列举实施例并配合附图来进行详细地说明,但所提供的实施例并非用以限制本发明所涵盖的范围。为了方便理解,在下述说明中相同的构件将以相同的符号标示来说明。此外,附图仅以说明为目的,并未依照原尺寸作图。另外,俯视图中的特征与剖面图中的特征并非按相同比例绘制。事实上,为论述清晰起见,可任意增大或减小各种特征的尺寸。
图1A至图1P为根据本发明的一些实施例的电容器结构的制造流程剖面图。图2A至图2P为根据本发明的一些实施例的基底的俯视图。图1A至图1P为沿着图2A中的I-I’剖面线的剖面图。
请参照图1A与图2A,提供基底100。基底100可为半导体基底,如硅基底。在一些实施例中,基底100可具有N型导电型或P型导电型。在本实施例中,基底100是以具有N型导电型为例,但本发明并不以此为限。
基底100具有多个沟槽T与位于相邻两个沟槽T之间的柱状部P。在本实施例中,如图2A所示,柱状部P的俯视形状可为T字形,但本发明并不以此为限。在另一些实施例中,柱状部P的俯视形状可为如图2A至图2P所示的形状。此外,如图2A至图2P所示,多个沟槽T可彼此连通或互不连通。在一些实施例中,可通过光刻制作工艺与蚀刻制作工艺(如,干式蚀刻制作工艺)对基底100进行图案化,而形成沟槽T。在另一些实施例中,可利用图案化硬掩模层作为掩模,对基底100进行干式蚀刻制作工艺,而形成沟槽T。
请参照图1B,在基底100上、柱状部P上与多个沟槽T中形成电极102。在一些实施例中,电极102可共形地形成在基底100上、柱状部P上与多个沟槽T中。电极102可直接接触基底100。电极102与基底100可具有相同导电型(如,N型),由此基底100可作为电极102的一部分。电极102的材料例如是掺杂非晶硅(doped amorphous silicon)或掺杂多晶硅。在一些实施例中,当电极102的材料为掺杂非晶硅时,在后续的高温制作工艺中,电极102的材料会由掺杂非晶硅转变成掺杂多晶硅。电极102的形成方法例如是化学气相沉积法。在一些实施例中,在形成电极102的制作工艺中,可不进行图案化制作工艺。
请参照图1C,在电极102上与多个沟槽T中形成介电层104。在一些实施例中,介电层104可共形地形成在电极102上。介电层104的材料例如是氧化硅、氮化硅、高介电常数材料或其组合。在一些实施例中,介电层104可为氧化硅层/氮化硅层/氧化硅层(ONO)的复合层。在一些实施例中,介电层104的形成方法例如是热氧化法、化学气相沉积法或其组合。此外,当电极102的材料为掺杂非晶硅时,在用以形成介电层104的热氧化制作工艺中,可将电极102的材料由掺杂非晶硅转变成掺杂多晶硅。
请参照图1D,可在介电层104上与多个沟槽T中形成电极材料层106。在一些实施例中,电极材料层106可共形地形成在介电层104上。在一些实施例中,电极材料层106与基底100可具有相同导电型(如,N型)。电极材料层106的材料例如是掺杂多晶硅(dopedpolysilicon)。电极材料层106的形成方法例如是化学气相沉积法。
请参照图1E,可在电极材料层106上与多个沟槽T中形成介电材料层108。在一些实施例中,介电材料层108可共形地形成在电极材料层106上。介电材料层108的材料例如是氧化硅、氮化硅、高介电常数材料或其组合。在一些实施例中,介电材料层108可为氧化硅层/氮化硅层/氧化硅层(ONO)的复合层。在一些实施例中,介电层108的形成方法例如是热氧化法、化学气相沉积法或其组合。
请参照图1F,可在介电材料层108上与多个沟槽T中形成电极材料层110。电极材料层110具有凹槽G,且凹槽G位于沟槽T中。在一些实施例中,电极材料层110可共形地形成在介电材料层108上。在一些实施例中,电极材料层110与基底100可具有相同导电型(如,N型)。电极材料层110的材料例如是掺杂多晶硅。电极材料层110的形成方法例如是化学气相沉积法。
请参照图1G,可在电极材料层110上与多个沟槽T中形成终止材料层112。在一些实施例中,终止材料层112可共形地形成在电极材料层110上。终止材料层112的材料例如是氧化硅、氮化硅或其组合。在一些实施例中,终止材料层112可为氧化硅层/氮化硅层(ON)的复合层。在一些实施例中,终止材料层112的形成方法例如是热氧化法、化学气相沉积法或其组合。
请参照图1H,可在终止材料层112上与凹槽G中形成应力平衡材料层114。应力平衡材料层114的材料例如是未掺杂多晶硅。应力平衡材料层114的形成方法例如是化学气相沉积法。
请参照图1I,可对应力平衡材料层114进行回蚀刻制作工艺,由此可在凹槽G中形成应力平衡层114a。上述回蚀刻制作工艺例如是干式蚀刻制作工艺。
请参照图1J,可对终止材料层112进行回蚀刻制作工艺,由此可在应力平衡层114a与电极材料层110之间形成终止层112a。上述回蚀刻制作工艺例如是干式蚀刻制作工艺。
请参照图1K,可分别对电极材料层110、介电材料层108与电极材料层106进行图案化,而形成电极110a、介电层108a与电极106a。由此,可在介电层104上与多个沟槽T中形成电极106a,可在电极106a上与多个沟槽T中形成介电层108a,且可在介电层108a上与多个沟槽T中形成电极110a。电极110a具有凹槽G,且凹槽G位于沟槽T中。此外,终止层112a可形成在应力平衡层114a与电极110a之间。
在一些实施例中,电极102、电极106a与电极110a可具有相同的应力类型。在本实施例中,应力类型可包括拉伸应力与压缩应力(compressive stress)。在一些实施例中,应力平衡层114a的应力类型可不同于电极102、电极106a与电极110a的应力类型,且应力平衡层114a位于凹槽G中,因此应力平衡层114a的应力可大幅地抵消电极102的应力、电极106a的应力与电极110a的应力。此外,可通过调整应力平衡层114a的宽度来调整应力平衡层114a的应力。举例来说,当电极102、电极106a与电极110a的应力类型为拉伸应力时,应力平衡层114a的应力类型为压缩应力。
在一些实施例中,介电层104与介电层108a的应力类型可不同于电极102、电极106a与电极110a的应力类型,因此介电层104的应力与介电层108a的应力可抵消电极102的应力、电极106a的应力与电极110a的应力。举例来说,当电极102、电极106a与电极110a的应力类型为拉伸应力时,介电层104与介电层108a的应力类型为压缩应力。在一些实施例中,终止层112a的应力类型可不同于电极102、电极106a与电极110a的应力类型,因此终止层112a的应力可抵消电极102的应力、电极106a的应力与电极110a的应力。举例来说,当电极102、电极106a与电极110a的应力类型为拉伸应力时,终止层112a的应力类型为压缩应力。
请参照图1L,可在介电层104、电极106a、介电层108a、电极110a、终止层112a与应力平衡层114a上形成隔离层116。在一些实施例中,隔离层116可共形地形成在介电层104、电极106a、介电层108a、电极110a、终止层112a与应力平衡层114a上。隔离层116的材料例如是无掺杂硅酸盐玻璃(non-doped silicate glass,NSG)。隔离层116的形成方法例如是化学气相沉积法。
请参照图1M,可在介电层104、电极106a、介电层108a、电极110a、终止层112a与应力平衡层114a上形成介电层118。举例来说,介电层118可形成在隔离层116上。介电层118的材料例如是掺杂硼的磷硅酸盐玻璃(boron-doped phosphosilicate glass,BPSG)。介电层118的形成方法例如是化学气相沉积法。此外,隔离层116可用以防止介电层118中的掺质扩散到下方的膜层中。
请参照图1N,可在介电层118中形成开口OP1、开口OP2与开口OP3。开口OP1可延伸至隔离层116与介电层104中。开口OP1可暴露出电极102。开口OP2可延伸至隔离层116与介电层108a中。开口OP2可暴露出电极106a。开口OP3可延伸至隔离层116中。开口OP3可暴露出电极110a。开口OP1的形成方法例如是通过光刻制作工艺与蚀刻制作工艺对介电层118、隔离层116与介电层104进行图案化。开口OP2的形成方法例如是通过光刻制作工艺与蚀刻制作工艺对介电层118、隔离层116与介电层108a进行图案化。开口OP3的形成方法例如是通过光刻制作工艺与蚀刻制作工艺对介电层118与隔离层116进行图案化。
此外,在开口OP1的侧壁与底面之间可具有倾斜角θ1。在开口OP2的侧壁与底面之间可具有倾斜角θ2。在开口OP3的侧壁与底面之间具有倾斜角θ3。在一些实施例中,倾斜角θ1、倾斜角θ2与倾斜角θ3的角度范围分别可为100度至115度。
请参照图1O,可分别在开口OP1、开口OP2与开口OP3中形成接触窗120a、接触窗120b与接触窗120c。由于开口OP1、开口OP2与开口OP3可分别具有倾斜角θ1、倾斜角θ2、倾斜角θ3,且倾斜角θ1、倾斜角θ2与倾斜角θ3的角度范围分别可为100度至115度,由此可提升分别位于开口OP1、开口OP2与开口OP3中的接触窗120a、接触窗120b与接触窗120c的厚度均匀性。
此外,接触窗120a、接触窗120b与接触窗120c可分别电连接至电极102、电极106a与电极110a。在接触窗120a的侧壁与底面之间可具有倾斜角θ1。在接触窗120b的侧壁与底面之间可具有倾斜角θ2。在接触窗120c的侧壁与底面之间可具有倾斜角θ3。接触窗120a、接触窗120b与接触窗120c的材料例如是铝铜合金,但本发明并不以此为限。接触窗120a、接触窗120b与接触窗120c的形成方法例如是先通过物理气相沉积制作工艺(如,溅镀制作工艺)形成接触窗材料层(未示出),再对接触窗材料层进行图案化制作工艺。
请参照图1P,可在接触窗120a、接触窗120b、接触窗120c与介电层118上形成保护层122。保护层122的材料例如是氧化硅、氮化硅或其组合。保护层122的形成方法例如是化学气相沉积法。
在后续制作工艺中,可形成内连线结构(未示出)、第一接垫(未示出)与第二接垫(未示出)。接触窗120a与接触窗120c可通过内连线结构电连接至第一接垫,且接触窗120b可通过内连线结构电连接至第二接垫。第一接垫与第二接垫可用以连接至不同电压源。由于后续形成内连线结构、第一接垫与第二接垫的制作工艺为所属技术领域普通技术人员所周知,于此省略其说明。
以下,通过图1P来说明上述实施例的电容器结构10。
请参照图1P,电容器结构10包括基底100、电极102、介电层104、电极106a、介电层108a、电极110a与应力平衡层114a。在一些实施例中,电容器结构10可为硅电容器。基底100具有多个沟槽T与位于相邻两个沟槽T之间的柱状部P。电极102设置在基底100上、柱状部P上与多个沟槽T中。在一些实施例中,电极102可共形地设置在基底100上、柱状部P上与多个沟槽T中。介电层104设置在电极102上与多个沟槽T中。在一些实施例中,介电层104可共形地设置在电极102上。电极106a设置在介电层104上与多个沟槽T中。在一些实施例中,电极106a可共形地设置在介电层104上。介电层108a设置在电极106a上与多个沟槽T中。在一些实施例中,介电层108a可共形地设置在电极106a上。电极110a设置在介电层108a上与多个沟槽T中。在一些实施例中,电极110a可共形地设置在介电层108a上。电极110a具有凹槽G,且凹槽G位于沟槽T中。应力平衡层114a设置在凹槽G中。在一些实施例中,电极102与电极110a可彼此电连接。举例来说,电极102与电极110a可通过内连线结构而彼此电连接。
此外,电容器结构10还可包括终止层112a、介电层118、隔离层116、接触窗120a、接触窗120b、接触窗120c与保护层122中的至少一者。终止层112a设置在应力平衡层114a与电极110a之间。介电层118设置在介电层104、电极106a、介电层108a、电极110a、终止层112a与应力平衡层114a上。介电层118具有开口OP1、开口OP2与开口OP3。开口OP1暴露出电极102。开口OP2暴露出电极106a。开口OP3暴露出电极110a。隔离层116设置在介电层118与介电层104之间、介电层118与电极106a之间、介电层118与介电层108a之间、介电层118与电极110a之间、介电层118与终止层112a之间以及介电层118与应力平衡层114a之间。接触窗120a设置在开口OP1中,且电连接至电极102。接触窗120b设置在开口OP2中,且电连接至电极106a。接触窗120c设置在开口OP3中,且电连接至电极110a。保护层122设置在接触窗120a、接触窗120b、接触窗120c与介电层118上。
另外,电容器结构10中的各构件的详细内容已于上述实施例进行详尽地说明,于此不再说明。
基于上述实施例可知,在电容器结构10及其制造方法中,应力平衡层114a位于电极110a的凹槽G中。由于应力平衡层114a的应力可大幅地抵消电极102的应力、电极106a的应力与电极110a的应力,因此可防止基底100产生翘曲,进而使得后续制作工艺能够顺利进行。
综上所述,在上述实施例的电容器结构及其制造方法中,可通过应力平衡层的应力来大幅地抵消电极的应力,因此可防止基底产生翘曲,进而使得后续制作工艺能够顺利进行。
虽然结合以上实施例公开了本发明,然而其并非用以限定本发明,任何所属技术领域中普通技术人员,在不脱离本发明的精神和范围内,可作些许的更动与润饰,故本发明的保护范围应当以所附的权利要求所界定的为准。

Claims (20)

1.一种电容器结构,包括:
基底,具有多个沟槽与位于相邻两个所述沟槽之间的柱状部;
第一电极,设置在所述基底上、所述柱状部上与多个所述沟槽中;
第一介电层,设置在所述第一电极上与多个所述沟槽中;
第二电极,设置在所述第一介电层上与多个所述沟槽中;
第二介电层,设置在所述第二电极上与多个所述沟槽中;
第三电极,设置在所述第二介电层上与多个所述沟槽中,其中所述第三电极具有凹槽,且所述凹槽位于所述沟槽中;以及
应力平衡层,设置在所述凹槽中。
2.如权利要求1所述的电容器结构,其中所述第一电极直接接触所述基底。
3.如权利要求1所述的电容器结构,其中所述第一电极、所述第二电极与所述第三电极具有相同的应力类型。
4.如权利要求1所述的电容器结构,其中所述应力平衡层的应力类型不同于所述第一电极、所述第二电极与所述第三电极的应力类型。
5.如权利要求1所述的电容器结构,其中所述第一介电层与所述第二介电层的应力类型不同于所述第一电极、所述第二电极与所述第三电极的应力类型。
6.如权利要求1所述的电容器结构,还包括:
终止层,设置在所述应力平衡层与所述第三电极之间。
7.如权利要求1所述的电容器结构,其中所述终止层的应力类型不同于所述第一电极、所述第二电极与所述第三电极的应力类型。
8.如权利要求1所述的电容器结构,还包括:
第三介电层,设置在所述第一介电层、所述第二电极、所述第二介电层、所述第三电极与所述应力平衡层上,且具有第一开口、第二开口与第三开口,其中所述第一开口暴露出所述第一电极,所述第二开口暴露出所述第二电极,且所述第三开口暴露出所述第三电极。
9.如权利要求8所述的电容器结构,其中在所述第一开口的侧壁与底面之间具有第一倾斜角,在所述第二开口的侧壁与底面之间具有第二倾斜角,且在所述第三开口的侧壁与底面之间具有第三倾斜角。
10.如权利要求9所述的电容器结构,其中所述第一倾斜角、所述第二倾斜角与所述第三倾斜角的角度范围分别为100度至115度。
11.如权利要求8所述的电容器结构,还包括:
第一接触窗,设置在所述第一开口中,且电连接至所述第一电极;
第二接触窗,设置在所述第二开口中,且电连接至所述第二电极;以及
第三接触窗,设置在所述第三开口中,且电连接至所述第三电极。
12.如权利要求11所述的电容器结构,其中在所述第一接触窗的侧壁与底面之间具有第一倾斜角,在所述第二接触窗的侧壁与底面之间具有第二倾斜角,且在所述第三接触窗的侧壁与底面之间具有第三倾斜角。
13.如权利要求11所述的电容器结构,还包括:
保护层,设置在所述第一接触窗、所述第二接触窗、所述第三接触窗与所述第三介电层上。
14.如权利要求8所述的电容器结构,还包括:
隔离层,设置在所述第三介电层与所述第一介电层之间、所述第三介电层与所述第二电极之间、所述第三介电层与所述第二介电层之间、所述第三介电层与所述第三电极之间以及所述第三介电层与所述应力平衡层之间,其中所述第一开口、所述第二开口与所述第三开口分别延伸至所述隔离层中。
15.如权利要求1所述的电容器结构,其中所述第一电极与所述第三电极彼此电连接。
16.一种电容器结构的制造方法,包括:
提供基底,其中所述基底具有多个沟槽与位于相邻两个所述沟槽之间的柱状部;
在所述基底上、所述柱状部上与多个所述沟槽中形成第一电极;
在所述第一电极上与多个所述沟槽中形成第一介电层;
在所述第一介电层上与多个所述沟槽中形成第二电极;
在所述第二电极上与多个所述沟槽中形成第二介电层;
在所述第二介电层上与多个所述沟槽中形成第三电极,其中所述第三电极具有凹槽,且所述凹槽位于所述沟槽中;以及
在所述凹槽中形成应力平衡层。
17.如权利要求16所述的电容器结构的制造方法,还包括
在所述应力平衡层与所述第三电极之间形成终止层。
18.如权利要求16所述的电容器结构的制造方法,还包括:
在所述第一介电层、所述第二电极、所述第二介电层、所述第三电极与所述应力平衡层上形成第三介电层;以及
在所述第三介电层中形成第一开口、第二开口与第三开口,其中所述第一开口暴露出所述第一电极,所述第二开口暴露出所述第二电极,且所述第三开口暴露出所述第三电极。
19.如权利要求18所述的电容器结构的制造方法,还包括:
分别在所述第一开口、所述第二开口与所述第三开口中形成第一接触窗、第二接触窗与第三接触窗,其中所述第一接触窗、所述第二接触窗与所述第三接触窗分别电连接至所述第一电极、所述第二电极与所述第三电极。
20.如权利要求19所述的电容器结构的制造方法,其中在所述第一接触窗的侧壁与底面之间具有第一倾斜角,在所述第二接触窗的侧壁与底面之间具有第二倾斜角,且在所述第三接触窗的侧壁与底面之间具有第三倾斜角。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3375541D1 (en) * 1982-02-10 1988-03-03 Hitachi Ltd Semiconductor memory and method for fabricating the same
CN101341576B (zh) * 2005-11-08 2012-05-30 Nxp股份有限公司 超高电容值集成电容器结构
CN101484976B (zh) 2006-05-02 2011-02-23 Nxp股份有限公司 包括改进的电极的电器件及其制造方法
EP3043381B1 (en) * 2007-05-10 2019-05-22 Murata Integrated Passive Solutions Integration substrate with a ultra-high-density capacitor and a through-substrate via
US8143135B2 (en) * 2009-10-08 2012-03-27 International Business Machines Corporation Embedded series deep trench capacitors and methods of manufacture
US8318575B2 (en) * 2011-02-07 2012-11-27 Infineon Technologies Ag Compressive polycrystalline silicon film and method of manufacture thereof
US9608130B2 (en) * 2011-12-27 2017-03-28 Maxim Integrated Products, Inc. Semiconductor device having trench capacitor structure integrated therein
US9153642B2 (en) * 2013-03-05 2015-10-06 Qualcomm Incorporated Metal-oxide-metal (MOM) capacitor with enhanced capacitance
EP3297024A1 (en) 2016-09-20 2018-03-21 Ipdia 3d-capacitor structure
TWI655656B (zh) * 2016-12-20 2019-04-01 日商 Tdk 股份有限公司 Substrate with film capacitor sheet
KR101933419B1 (ko) * 2017-04-25 2018-12-28 삼성전기 주식회사 커패시터 및 그 제조 방법
WO2018211919A1 (ja) * 2017-05-16 2018-11-22 株式会社村田製作所 キャパシタ及びその製造方法
US10276651B2 (en) * 2017-09-01 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Low warpage high density trench capacitor
US10748986B2 (en) * 2017-11-21 2020-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with capacitors
US10559650B2 (en) * 2018-01-23 2020-02-11 Texas Instruments Incorporated Trench capacitor with warpage reduction
WO2019239804A1 (ja) * 2018-06-15 2019-12-19 株式会社村田製作所 キャパシタおよびその製造方法
US10693019B2 (en) * 2018-08-27 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Film scheme for a high density trench capacitor
US11088239B2 (en) * 2018-11-30 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Cap structure for trench capacitors

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