TW201820593A - 三維半導體元件及其製造方法 - Google Patents

Abstract

一種三維半導體元件，包括一基板；一多層堆疊結構形成於基板上方且包括相互平行的複數個記憶體層，其中複數個記憶胞結構設置於各記憶體層且排列成具有多行多列之一陣列。一記憶胞結構係包括一記憶材料層；一選擇器層形成於記憶材料層之外表面上且連接記憶材料層；一第一電極層形成於選擇器層之外表面上且電性連接選擇器層；和一第二電極層形成於記憶材料層之內表面上且連接記憶材料層和垂直穿透多層堆疊結構，其中各個記憶體層包括一導電層電性連接第一電極層，且導電層於對應基板之一平行方向上延伸而電性連接相鄰之記憶胞結構。

Description

三維半導體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種三維半導體元件及其製造方法。

非揮發性記憶體元件在設計上的特性是，當記憶體元件失去或移除電源後仍能保存資料狀態的完整性。目前業界已有許多不同型態的非揮發性記憶體元件被提出。不過相關業者仍不斷研發新的設計或是結合現有技術，進行含記憶胞之記憶體平面的堆疊以達到具有更高儲存容量的記憶體結構。相關業者所提出的包括多層記憶體堆疊結構的三維記憶體元件，無論是何種形態，都期望可以建構出在操作上具有良好穩定度和優異的電子特性的三維記憶體元件。舉例來說，熱累積或產生過多的熱都會對記憶胞結構的相關元件造成影響而降低操作穩定度，並耗損較多的功率。

本發明係有關於一種三維半導體元件及其製造方法。根據實施例所提出之結構，可改善三維半導體元件在操作時之穩定度和電性表現。

根據實施例，係提出一種三維半導體元件，包括一基板；一多層堆疊結構形成於基板上方，且多層堆疊結構包括相互平行的複數個記憶體層，記憶體層以層間絕緣層分隔開來，其中複數個記憶胞結構設置於各記憶體層且排列成具有多行多列之一陣列。記憶胞結構之一係包括一記憶材料層(memory material layer) ；一選擇器層(selector layer)形成於記憶材料層之外表面上且連接記憶材料層；一第一電極層(first electrode layer，E1)形成於選擇器層之外表面上且電性連接選擇器層；和一第二電極層(second electrode layer，E2)，形成於記憶材料層之內表面上且連接記憶材料層，其中第二電極層係穿透多層堆疊結構且於對應基板之一垂直方向上延伸，其中各個記憶體層包括一導電層(conductive layer)電性連接第一電極層，且導電層於對應基板之一平行方向上延伸而電性連接相鄰之記憶胞結構。

根據實施例，係提出一種三維半導體元件之製造方法，包括：提供一基板和形成一多層堆疊結構於基板上方，多層堆疊結構包括相互平行的複數個記憶體層，且記憶體層以層間絕緣層分隔開來，其中複數個記憶胞結構設置於各記憶體層且排列成具有多行多列之一陣列。記憶胞結構之一的形成方法係包括：形成一第一電極層於各記憶體層之第一凹槽區域(first recess region)；形成一選擇器層於各記憶體層之第一凹槽區域，且選擇器層形成於第一電極層的內表面上且電性連接第一電極層；形成一記憶材料層於選擇器層的內表面上且連接選擇器層；和形成一第二電極層於記憶材料層的內表面上且連接記憶材料層，其中第二電極層係穿透多層堆疊結構且於對應基板之一垂直方向上延伸；以及形成一導電層於各記憶體層之第二凹槽區域，且導電層電性連接第一電極層，其中導電層於對應基板之一平行方向上延伸而電性連接相鄰之記憶胞結構。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

本揭露之實施例係提出一種三維半導體元件及其製造方法。根據實施例之三維半導體元件，記憶胞結構的選擇器層係位於記憶材料層之外圍，以降低選擇器層產生的熱能，進而有效改善三維半導體元件在操作時之穩定度和電子特性。再者，根據實施例之三維半導體元件，係以一導電層電性連接位於相同層的記憶體層之相鄰記憶胞結構，例如是電性連接排列於同一列的記憶胞結構、或是電性連接排列成多行多列之陣列的記憶胞結構，以提供更多的電流路徑給被選擇的記憶胞，進而降低元件操作時之負載(阻值R)。

實施例可應用於許多具有不同記憶胞陣列的三維半導體元件的結構中。本揭露並不限制元件的應用形態以及記憶材料層和選擇器層的使用材料。以下係參照所附圖式詳細敘述本揭露之其中一些實施態樣，以敘述本揭露之結構與製程。然而，相關的結構細節例如相關層別和空間配置等內容於實施例中所敘述，並非用以限制本揭露可應用之態樣。本揭露並非顯示出所有可能的實施例。實施例中相同或類似的標號係用以標示相同或類似之部分。再者，未於本揭露提出的其他實施態樣也可能可以應用。相關領域者可在不脫離本揭露之精神和範圍內對實施例之結構加以變化與修飾，以符合實際應用所需。而圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。

再者，說明書與請求項中所使用的序數例如”第一”、”第二”、”第三”等之用詞，以修飾請求項之元件，其本身並不意含及代表該請求元件有任何之前的序數，也不代表某一請求元件與另一請求元件的順序、或是製造方法上的順序，該些序數的使用僅用來使具有某命名的一請求元件得以和另一具有相同命名的請求元件能作出清楚區分。

第1A圖係為本揭露一實施例之三維半導體元件的一記憶胞結構之上視圖。一記憶胞結構(memory cell structure)包括一記憶材料層(memory material layer)12、一選擇器層(selector layer) 14、一第一電極層(first electrode layer) E1和一第二電極層(second electrode layer) E2。選擇器層14形成於記憶材料層12之外表面(outer surface)12a且連接記憶材料層12。第一電極層E1形成於選擇器層14之外表面14a上且電性連接選擇器層14。第二電極層E2形成於記憶材料層12之內表面(inner surface)12b上且連接記憶材料層12。實施例之記憶胞結構並不僅限制於環形剖面(第1A圖)，其他形狀的記憶胞結構亦可應用做為實施例。

第1B圖係為本揭露一實施例之三維半導體元件的另一記憶胞結構之上視圖。第1C圖係為第1B圖之記憶胞結構的立體示意圖。第1A圖和第1B圖之記憶胞結構的相關構件相同，除了上視圖的剖面形狀。第1A圖中，記憶胞結構從一上視角觀之係呈現一環形剖面(ring-shaped cross-section)。第1B圖中，記憶胞結構從一上視角觀之係呈現一半環形剖面(half-ring shaped cross-section)。再者，第1A圖和第1B圖中相同和/或相似構件係沿用相同和/或相似標號，且相同構件/層的結構細節在此不再贅述。根據上述實施例，由於選擇器(例如選擇器層14/14’)位於記憶材料層12之外表面12a，選擇器(例如選擇器層14/14’)的區域面積大於記憶材料層12的區域面積，可降低元件操作時流經選擇器的電流密度，因而可避免產生過多的熱於選擇器之區域。

第2A圖係為本揭露一實施例之三維半導體元件之一記憶胞結構串列的上視圖。第2B圖為第2A圖之記憶胞結構串列的剖面示意圖，其中亦繪示出記憶胞結構串列的等效電路圖。第2C圖係為第2B圖之記憶胞結構串列的立體示意圖。如第2B圖和第2C圖所示，係以四個記憶胞結構C1、C2、C3和C4形成一記憶胞結構串列為例作一實施例之說明，且該些記憶胞結構分屬四個不同的記憶體層(memory layers)L1、L2、L3和L4。各個記憶體層係以以層間絕緣層(interlayer insulation layers)分隔開來(層間絕緣層未繪示於第2B圖和第2C圖，但繪示於文後敘述之製造方法中如第5A-20B圖之氧化層501)。如第2B圖和第2C圖所示，各個記憶體層(ex: 相互平行的L1、L2、L3和L4層之一者) 包括一導電層(conductive layer)18電性連接第一電極層E1。例如，各記憶體層之導電層 18直接接觸第一電極層E1之外表面 E1-a。 再者，第二電極層 E2係穿透一多層堆疊結構(包括例如L1、L2、L3和L4層的多個記憶體層)，且第二電極層E2在對應基板10之一垂直方向上(例如沿著Z-方向)延伸。因此，在此記憶胞結構串列的記憶胞結構(例如C1、C2、C3和C4)中，第二電極層 E2係連接位於不同記憶體層(例如L1、L2、L3或L4)的記憶胞結構(例如C1、C2、C3和C4)。

一實施例中，第二電極層 E2/E2’、記憶材料層12/12’、選擇器層14/14’和第一電極層E1/E1’ 從上視角觀之可具有環形剖面(ring-shaped cross-section)、或是半環形剖面(half-ring shaped cross-section)或是其他形狀的剖面。一實施例中，選擇器層14/14’直接接觸和圍繞記憶材料層12/12’之外表面12a；第一電極層E1/E1’以環繞選擇器層14/14’ 之外表面14a的方式直接接觸選擇器層14/14’ 。再者，於一實施例中，於各個記憶胞結構中，導電層18和選擇器層14係分別直接接觸第一電極層E1之外表面E1-a和內表面E1-b (如第2B圖所示)。

根據實施例，一個記憶胞結構具有選擇器部分和記憶體部分，且選擇器的表面面積係大於記憶體的表面面積。第3A圖為本揭露一實施例之標示有半徑r_m 、r_s 和r_E1 之單一記憶胞結構的上視圖。如第3A圖所示，選擇器層14 直接接觸和連接記憶材料層12，其中半徑r_m 和高度h (亦即標示於第2C圖中記憶體層之高度h)定義一記憶表面面積(memory surface area)Ac(如 2πr_m h)；半徑r_s 和高度h 定義一選擇器表面面積(selector surface area)As(如2πr_s h)。記憶表面面積Ac和選擇器表面面積As兩者係定義為垂直於電流流動方向的最小面積。實施例中，選擇器表面面積As大於記憶表面面積Ac(As ＞Ac)，且As除以Ac(As/Ac)之比值係大於1.2。

再者，第一電極層E1具有一內環形表面面積(inter-ring surface area)A_E1 ，以半徑r_E1 和高度h(亦即標示於第2C圖中記憶體層之高度h)定義(ex：A_E1 =2πr_E1 h)。第二電極層E2具有一外環形表面面積A_E2 ，其可用記憶材料層12的內環形表面面積來定義(ex: A_E2 =2πr_m h =Ac)(A_E1 ＞A_E2 )。一實施例中，第一電極層E1之內環形表面面積A_E1 除以第二電極層E2之外環形表面面積A_E2 之比值(A_E1 / A_E2 )係大於2( (AE1/AE2 )＞2)。

於一些實施例中，第二電極層E2 可以是單層(例如鎢W)或多層結構。於一示例中，第二電極層E2為包括一主層161(例如鎢W)和一障壁層(barrier layer)162(例如氮化鈦TiN)之多層結構。再者，於一些實施例中，於記憶材料層12和選擇器層14之間亦可形成障壁層13(例如氮化鈦TiN)。第3B圖為本揭露一實施例之標示有半徑r_m 、r_s 和r_E1 之另一種單一記憶胞結構的上視圖。如第3B圖所示，障壁層13位於選擇器層14和記憶材料層12之間。若記憶胞結構中包括障壁層13和/或162，則用以計算相關元件之表面面積的相關半徑r_m 、r_s 和r_E1 係如第3B圖所標示。以半徑r_m 、r_s 和r_E1 所定義之相關元件的表面面積計算方式與大小比較(例如比值)等關係亦同上述，在此不再贅述。

在實際應用中，一三維半導體元件具有一多層堆疊結構(a multi-layered stack structure)形成於基板上方，且多層堆疊結構可包括複數個記憶體層(memory layers)(例如L1、L2、L3和L4)相互平行設置，且這些記憶體層以層間絕緣層(例如氧化層)分隔開來。根據實施例，設置於各記憶體層(例如L1、L2、L3或L4)的記憶胞結構可以排列成具有多行多列之陣列形態。第4A圖係為本揭露一實施例之一多層堆疊結構的其中一層記憶體層的上視圖。第4B圖為第4A圖之等效電路圖。FIG. 4B is an equivalent circuit diagram of FIG. 4A. 第4C圖係為本揭露另一實施例之一多層堆疊結構的其中一層記憶體層的上視圖。第4D圖為第4C圖之等效電路圖。如第4A圖和第4C圖所示，於各個記憶體層的記憶胞結構係以排列成4行4列之陣列形態為例作說明。當然可根據實際應用之設計與需求改變或修飾陣列之行列數目，本揭露對此並不多作限制。

如第4A圖和第4C圖所示，於各記憶體層(例如第一層記憶體層L1)之導電層18，在對應基板(在多層堆疊結構下方)之一平行方向上延伸而電性連接相鄰的記憶胞結構；此平行方向例如是XY-平面上之X-方向。舉例來說，在各記憶體層(例如第一層記憶體層L1)，排列於相同列之該些記憶胞結構係以導電層18電性連接。其中導電層18具有至少一縫隙(slit)形成於排列在不同列的記憶胞結構之間。如第4C圖所示，導電層18具有3個縫隙SL1、SL2和SL3分別位在第一列和第二列的記憶胞結構之間、第二列和第三列的記憶胞結構之間、和第三列和第四列的記憶胞結構之間。另外，在一些實施例中，在各記憶體層中，排列在相鄰列和相鄰行的該些記憶胞結構係以導電層18電性連接。如第4A圖所示，在各記憶體層中，排列成具有多行(ex:4行)多列(ex:4列)之記憶胞結構係以導電層18電性連接。因此，在操作元件時，如第4A圖和第4C圖所示(但不限制於此些連接形態)之導電層18可提供更多電流路徑予被選擇的記憶胞，因而降低負載(阻值R)。而第4A圖之導電層18型態比第4C圖之導電層18型態提供更多的電流路徑，因此在元件操作時如第4A圖所示之電流負載比如第4C圖所示之負載電流更低。再者，一實施例中，記憶體層中的導電層18係電性連接至一層解碼器(layer decoder)。

另外，雖然第4A圖和第4C圖僅繪示出排列於單一層記憶體層(平行於XY-平面上之其中一層記憶體層，例如第一層記憶體層L1)的記憶胞結構，但一三維半導體元件包括一多層堆疊結構具有多個記憶體層(例如第2B、2C圖所示垂直於Z-方向且相互平行的多個記憶體層L1、L2、L3和L4)，且各記憶體層包括一導電層18 (導電層18與相鄰記憶胞結構之間的連接係與上述相同或類似)，其中各記憶體層之導電層18係以層間絕緣層(例如氧化層)分隔開來。再者，於各記憶體層之導電層18係分別連接至相應之層解碼器。請參照第2B圖和第4A/4C圖。

以下係提出其中一種可應用之製造流程。第5A - 20B圖係繪示根據本揭露一實施例之一種三維半導體元件之製造方法，其中“A”系列之圖式為三維半導體元件之上視圖，“B”系列之圖式為三維半導體元件之剖面示意圖。值得注意的是，第5A - 20B圖所示之製造方法並非用以限制本揭露，其步驟和結構細節可以依據實際應用之設計與需求而作相應之修飾與調整。再者，為了更清楚地顯示實施例，第5A-14B圖僅繪示單一記憶胞結構 (其中第5B-14B圖是沿第5A-14A圖中剖面線5X-5X所繪製之剖面示意圖)，而第15A-20B圖則繪示製造方法中具有多個記憶胞結構的接續步驟，其中記憶胞結構排列成超過1列和超過1行之陣列，例如排列成2列和2行(其中第15B-20B圖是沿第15A-20A圖中剖面線5Y-5Y所繪製之剖面示意圖)。

如第5A圖和第5B圖所示，提供一基板10，數個氧化層501(例如氧化矽層)和數個氮化層503(例如氮化矽層)係交替地堆疊形成於基板10上方。氮化層503的位置亦即對應之後形成的記憶體層(例如上述如第2B圖中所示或之後如第14B圖中所示之L1、L2、L3和L4層)的位置。再者，氧化層501做為層間絕緣層之用，使沿垂直方向(如Z-方向)堆疊的記憶體層可被氧化層501分隔開來。

如第6A圖和第6B圖所示，對氧化層501和氮化層503交替形成之堆疊進行圖案化，以形成一孔洞50h。之後，回蝕氮化層503以形成第一凹槽區域(first recess regions)50R1，其中位於圖案化氮化層503’旁邊的第一凹槽區域50R1係與孔洞50h連通，如第7A圖和第7B圖所示。後續，各記憶體層之記憶胞結構的第一電極層E1和選擇器層會形成在第一凹槽區域50R1內。

如第8A圖和第8B圖所示，於孔洞50h和第一凹槽區域50R1中，可適當地沈積一介電薄層(thin dielectric layer)504於氧化層501和圖案化氮化層503’之側壁。介電薄層504的材料例如是氧化矽、氧化鋁或其他適合之介電材料。為了可以更清楚的呈現實施例之記憶胞結構其重要部件的上視圖，於此實施例中，係假設介電薄層504和氧化層501的材料相同，因此如第8A圖和後續之上視圖示中省略了介電薄層504的繪製(但剖面圖則保留介電薄層504)。

如第9A圖和第9B圖所示，一第一電極材料層52(例如TiN層)係填入孔洞50h和第一凹槽區域50R1中。之後，回蝕第一電極材料層52，以分別在各記憶體層(如L1、L2、L3和L4層所示)的第一凹槽區域50R1內形成第一電極層E1，如第10A圖和第10B圖所示。

如第11A圖和第11B圖所示，一選擇器材料層540 (例如包括二極體、臨界轉換材料(threshold switching material)或任何適合之材料)係填入孔洞50h和第一凹槽區域50R1中。之後，回蝕選擇器材料層540，以分別在各記憶體層(如L1、L2、L3和L4層)的第一凹槽區域50R1內形成選擇器層54，如第12A圖和第12B圖所示。於一實施例中，各記憶體層之選擇器層54的外表面54a直接接觸第一電極層 E1。於一實施例中(但不限制於此)，各記憶體層之選擇器層54的內表面54b位於第一凹槽區域50R1內，且至多與氧化層501之側壁501b實質上齊平(或至多齊平於介電薄層504之側壁504b如果有介電薄層504存在)。

如第13A圖和第13B圖所示，一記憶材料層56 (例如是相變化記憶體(phase-change memory，PCM)、可變電阻式記憶體(resistive random-access memory，ReRAM)或其他適合記憶體之材料層)係填入孔洞50h中並沿著對應基板10之垂直方向(ex: Z-方向)上延伸。於一實施例中(但不限制於此)，各記憶體層(如L1、L2、L3和L4層)之記憶材料層56直接接觸選擇器層54，且直接接觸氧化層501之側壁501b(或直接接觸介電薄層504之側壁504b如果有介電薄層504存在)。之後，將一第二電極材料層(可以是單層或多層結構，例如TiN/W或其他適合材料)填滿孔洞50h 以形成第二電極層E2，如第14A圖和第14B圖所示。

第15A-20B圖係繪示排列超過1列和超過1行之陣列的多個記憶胞結構的接續製造步驟，例如排列成2列和2行的4個記憶胞結構的接續製法(如第15A-20A圖所示)，以說明電性連接相鄰之記憶胞結構的導電層18，例如排列於相同列的該些記憶胞結構如何以導電層18電性連接。

如第15A圖和第15B圖所示，一溝渠圖案層例如一光阻圖案600係形成於多層堆疊結構(包括數層記憶體層如L1、L2、L3和L4，和層間絕緣層使各記憶體層分隔開來)上。之後，根據光阻圖案600對多層堆疊結構進行圖案化，以形成一溝槽(trench)60t，如第16A圖和第16B圖所示。於一示例中，溝槽60t係在朝向層解碼器的方向上延伸。

如第17A圖和第17B圖所示，移除各記憶體層的圖案化氮化層503’，以在各記憶體層中形成第二凹槽區域50R2。之後，如第18A圖和第18B/18C圖所示，朝向第二凹槽區域50R2的介電薄層504之部分係被移除，以暴露出各記憶體層之第一電極層E1，例如第一電極層E1的外表面E1-a係暴露於第二凹槽區域50R2中。接著，如第19A圖和第19B圖所示，經由溝槽60t而填充一導電材料層180於第二凹槽區域50R2中；之後等向蝕刻(isotropic etching)導電材料層180以暴露出溝槽60t，而形成導電層18於第二凹槽區域50R2中，如第20A圖和第20B圖所示。導電材料層180可以是任何適合的材料所構成的單層結構或多層結構，例如TiN/W，以電性連接相鄰之記憶胞結構。導電層18與相鄰記憶胞結構的連接方式可以是如前述第4A圖或第4C圖所示，或是其他適合的連接方式，本揭露對此並不多作限制。

再者，第一凹槽區域50R1(內部形成有第一電極層 E1 和選擇器層54)和第二凹槽區域50R2(內部形成有導電層18) 可能具有相同高度或是不同高度。如第18B圖所示，第一凹槽區域50R1具有一第一高度(first height)h_R1 ，第二凹槽區域50R2具有一第二高度(second height) h_R2 ，其中第二高度h_R2 大於第一高度h_R1 。因此，在形成導電層18於各記憶體層之後，導電層18於垂直方向(Z-方向)上具有一第一厚度H1，第一電極層E1於垂直方向上具有一第二厚度H2，和選擇器層54於垂直方向上具有一第三厚度H3，其中第二厚度H2等於第三厚度H3，以及第一厚度H1大於第二厚度H2，如第20B圖所示。

於另外的實施例中，第一凹槽區域50R1具有一第一高度(first height)h_R1 ，第二凹槽區域50R2具有一第二高度(second height) h_R2 ，其中第二高度h_R2 等於第一高度h_R1 ，如第18C圖所示。因此，在形成導電層18於各記憶體層之後，導電層18的第一厚度H1等於第一電極層E1的第二厚度H2等於選擇器層54的第三厚度H3。

再者，根據上述實施例，形成於孔洞50h內的記憶材料層12/12’/56係與第二電極層E2共同沿著垂直方向(Z-方向)延伸，如第2B圖和第20B圖所示。然而本揭露並不以此為限制。第21圖為本揭露一實施例之另一種三維半導體元件的剖面示意圖。如第21圖所示，記憶材料層56’亦可以內縮於第一凹槽區域50R1中，表示記憶材料層56’、選擇器層54’和第一電極層E1’皆形成於第一凹槽區域50R1內，而第二電極層E2’ 形成於孔洞50h內並貫穿多層堆疊結構。因此記憶材料層56’於垂直方向上的第四厚度(H4)係等於選擇器層54’之第三厚度H3。

再者，於一些實施例中，第二電極層E2 可以是包括了障壁層的一多層結構(如第3B圖中之障壁層162或第22圖中之障壁層162’)。再者，可選擇性地在第二凹槽區域50R2中於形成導電層18之前更形成一障壁層(如第22圖之障壁層18B)。 第22圖為本揭露一實施例之又一種三維半導體元件的剖面示意圖。如第22圖所示，第二電極層E2係為一多層結構，包括一主層161(例如鎢W)和一障壁層162(例如氮化鈦TiN)；而另一個障壁層18B則形成於第二凹槽區域50R2內，其中障壁層18B接觸導電層18。

根據上述，實施例之記憶胞結構的選擇器層係位於記憶材料層之外圍，而可有效降低選擇器層產生的熱能，因此可改善三維半導體元件在操作時之穩定度和電性表現。再者，位於相同層的記憶體層之相鄰記憶胞結構(例如是排列於同一列的記憶胞結構、或是排列成多行多列之陣列的記憶胞結構)係以導電層18(例如金屬層)電性連接，因此可提供更多的電流路徑給被選擇的記憶胞，進而有效降低元件操作時之負載(阻值R)。

其他實施例，例如元件的已知構件有不同的設置與排列等，亦可能可以應用，係視應用時之實際需求與條件而可作適當的調整或變化。因此，說明書與圖式中所示之結構僅作說明之用，並非用以限制本揭露欲保護之範圍。另外，相關技藝者當知，實施例中構成部件的形狀和位置亦並不限於圖示所繪之態樣，亦是根據實際應用時之需求和/或製造步驟在不悖離本揭露之精神的情況下而可作相應調整。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

C1、C2、C3、C4‧‧‧記憶胞結構
L1、L2、L3、L4‧‧‧記憶體層
10‧‧‧基板
12、12’、56‧‧‧記憶材料層
12a‧‧‧記憶材料層之外表面
12b‧‧‧記憶材料層之內表面
13、18B‧‧‧障壁層
14、14’、54‧‧‧選擇器層
14a、54a‧‧‧選擇器層之外表面
14b、54b‧‧‧選擇器層之內表面
E1、E1’‧‧‧第一電極層
E1-a‧‧‧第一電極層之外表面
E1-b‧‧‧第一電極層之內表面
E2、E2’‧‧‧第二電極層
161‧‧‧第二電極層之主層
162、162’‧‧‧第二電極層之障壁層
18‧‧‧導電層
SL1、SL2、SL3‧‧‧縫隙
50h‧‧‧孔洞
501‧‧‧氧化層
501b‧‧‧氧化層之側壁
503‧‧‧氮化層
503’‧‧‧圖案化氮化層
504‧‧‧介電薄層
504b‧‧‧介電薄層之側壁
52‧‧‧第一電極材料層
540‧‧‧選擇器材料層
180‧‧‧導電材料層
50R1‧‧‧第一凹槽區域
50R2‧‧‧第二凹槽區域
600‧‧‧光阻圖案
60t‧‧‧溝槽
r_m、r_s、r_E1‧‧‧半徑
h‧‧‧高度
h_R1‧‧‧第一高度
h_R2‧‧‧第二高度
Ac‧‧‧記憶表面面積
As‧‧‧選擇器表面面積
A_E1‧‧‧第一電極層之內環形表面面積
A_E2‧‧‧第二電極層之外環形表面面積
H1‧‧‧第一厚度
H2‧‧‧第二厚度
H3‧‧‧第三厚度
H4‧‧‧第四厚度

第1A圖係為本揭露一實施例之三維半導體元件的一記憶胞結構之上視圖。 第1B圖係為本揭露一實施例之三維半導體元件的另一記憶胞結構之上視圖。 第1C圖係為第1B圖之記憶胞結構的立體示意圖。 第2A圖係為本揭露一實施例之三維半導體元件之一記憶胞結構串列的上視圖。 第2B圖為第2A圖之記憶胞結構串列的剖面示意圖，其中亦繪示出記憶胞結構串列的等效電路圖。 第2C圖係為第2B圖之記憶胞結構串列的立體示意圖。 第3A圖為本揭露一實施例之標示有半徑r_m 、r_s 和r_E1 之單一記憶胞結構的上視圖。 第3B圖為本揭露一實施例之標示有半徑r_m 、r_s 和r_E1 之另一種單一記憶胞結構的上視圖。 第4A圖係為本揭露一實施例之一多層堆疊結構的其中一層記憶體層的上視圖。 第4B圖為第4A圖之等效電路圖。 第4C圖係為本揭露另一實施例之一多層堆疊結構的其中一層記憶體層的上視圖。 第4D圖為第4C圖之等效電路圖。 第5A - 20B圖係繪示根據本揭露一實施例之一種三維半導體元件之製造方法。 第21圖為本揭露一實施例之另一種三維半導體元件的剖面示意圖。 第22圖為本揭露一實施例之又一種三維半導體元件的剖面示意圖。

Claims (10)

1. 一種三維半導體元件，包括： 一基板； 一多層堆疊結構(a multi-layered stack structure)形成於該基板上方，且該多層堆疊結構包括相互平行的複數個記憶體層(memory layers)，且該些記憶體層以層間絕緣層(interlayer insulation layers)分隔開來； 複數個記憶胞結構(memory cell structures)設置於各該些記憶體層且排列成具有多行多列之一陣列(an array with multi-rows and multi-columns)，該些記憶胞結構之一係包括： 一記憶材料層(memory material layer)； 一選擇器層(selector layer)，形成於該記憶材料層之外表面(outer surface)上且連接該記憶材料層； 一第一電極層(first electrode layer，E1)，形成於該選擇器層之外表面上且電性連接該選擇器層；和 一第二電極層(second electrode layer，E2)，形成於該記憶材料層之內表面(inner surface)上且連接該記憶材料層，其中該第二電極層係穿透該多層堆疊結構且於對應該基板之一垂直方向上延伸， 其中各該些記憶體層包括一導電層(conductive layer)電性連接該第一電極層，且該導電層於對應該基板之一平行方向上延伸而電性連接相鄰之該些記憶胞結構。
2. 如申請專利範圍第1項所述之三維半導體元件，其中於各個該些記憶體層中，排列於相同列之該些記憶胞結構係以該導電層電性連接。
3. 如申請專利範圍第2項所述之三維半導體元件，其中於各個該些記憶體層中，該導電層具有至少一縫隙(slit)形成於排列在不同列的該些記憶胞結構之間。
4. 如申請專利範圍第1項所述之三維半導體元件，其中於各個該些記憶體層中，排列在相鄰列和相鄰行的該些記憶胞結構係以該導電層電性連接。
5. 如申請專利範圍第1項所述之三維半導體元件，其中於各個該些記憶體層中，排列成具有多行多列之該陣列的該些記憶胞結構係以該導電層電性連接。
6. 如申請專利範圍第1項所述之三維半導體元件，其中數個該導電層分別形成於該些記憶體層中，且該些導電層係以該些層間絕緣層分隔開來，其中該些導電層分別連接至層解碼器(layer decoders)。
7. 如申請專利範圍第1項所述之三維半導體元件，其中於各個該些記憶胞結構中，從一上視角之該記憶材料層係具有一環形剖面(ring-shaped cross-section)，且該選擇器層直接接觸和圍繞該記憶材料層之該外表面。
8. 如申請專利範圍第1項所述之三維半導體元件，其中該選擇器層具有一選擇器表面面積(selector surface area)As，該記憶材料層具有一記憶表面面積(memory surface area)Ac，該選擇器表面面積As大於該記憶表面面積Ac，且As除以Ac(As/Ac)之比值係大於1.2。
9. 如申請專利範圍第1項所述之三維半導體元件，其中從一上視角之該第一電極層和該第二電極層係具有環形剖面(ring-shaped cross-sections)，且該第一電極層具有一內環形表面面積(inter-ring surface area) A_E1 ，該第二電極層具有一外環形表面面積A_E2 ，其中A_E1 除以A_E2 之比值(A_E1 / A_E2 )係大於2。
10. 一種三維半導體元件之製造方法，包括： 提供一基板； 形成一多層堆疊結構(a multi-layered stack structure)於該基板上方，該多層堆疊結構包括相互平行的複數個記憶體層(memory layers)，且該些記憶體層以層間絕緣層(interlayer insulation layers)分隔開來，其中複數個記憶胞結構(memory cell structures)設置於各該些記憶體層且排列成具有多行多列之一陣列(an array with multi-rows and multi-columns)，該些記憶胞結構之一的形成方法係包括： 形成一第一電極層(first electrode layer，E1)於各該記憶體層之一第一凹槽區域(first recess region)； 形成一選擇器層於各該記憶體層之該第一凹槽區域，且該選擇器層形成於該第一電極層的一內表面上且電性連接該第一電極層； 形成一記憶材料層於該選擇器層的一內表面上且連接該選擇器層；和 形成一第二電極層(second electrode layer，E2)於該記憶材料層的一內表面上且連接該記憶材料層，其中該第二電極層係穿透該多層堆疊結構且於對應該基板之一垂直方向上延伸；以及 形成一導電層(conductive layer)於各個該些記憶體層之一第二凹槽區域(second recess region)，且該導電層電性連接該第一電極層，其中該導電層於對應該基板之一平行方向上延伸而電性連接相鄰之該些記憶胞結構。