JP7396947B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
半導体製造技術の向上に伴い、回路内の単位面積（単位情報投影面積）当たりにより多く且つ高性能の素子を搭載する高密度化が進んでいる。半導体メモリ等に用いられるキャパシタ素子では、半導体基板に溝（トレンチ）を形成し、３次元構造化することによって表面積を大きくし、単位面積当たりの容量密度を上げる手法が知られている。
また、ＭＥＭＳ（Micro Electro Mechanical Systems）分野では、半導体基板を加工する技術としてボッシュエッチ技術が知られている。ボッシュエッチ技術では、エッチステップと側壁のパッシベーションステップとを繰り返しながら半導体基板を掘り進むことにより、半導体基板に溝形状を形成する。ボッシュエッチ技術を用いて形成された溝の側面には、鱗状の凹凸（scallop）が発生する。
凹凸が形成された面は、平滑な面と比べて表面積が大きい。そこで、ボッシュエッチによってトレンチを形成し、側壁部分に凹凸構造を設けて表面積を大きくすることにより、トレンチキャパシタの容量を増大させる手法が提案されている（例えば、特許文献１、特許文献２）。
米国特許出願公開第２０１２／０１２７６２５号公報 米国特許１０，５１０，８２８号
ボッシュエッチによって形成される鱗状の凹凸構造は、先端付近が鋭角な形状（すなわち、尖頭形）の凸部を有する。このため、側壁表面に凹凸構造を有するトレンチによってキャパシタ（トレンチキャパシタ）を形成した場合、トレンチの側壁表面に形成される容量絶縁膜が、凹凸構造の鋭角な形状の部分において薄膜化する。また、対向電極に電圧をかけた際には、この鋭角な形状の部分に電界が集中する。これらは、いずれも容量絶縁膜の耐圧低下につながるという問題があった。
また、ボッシュエッチにより凹凸構造が形成された側壁の表面には、当該凹凸構造よりも小さい、表面荒れと認識されるレベルの微細な凹凸も発生する。このような微細な凹凸の角の部分においても容量絶縁膜の薄膜化や電界の集中が発生し、やはり容量絶縁膜の耐圧低下の要因になるという問題があった。
本発明は、上記問題点に鑑みてなされたものであり、トレンチキャパシタの容量を増大させつつ容量絶縁膜の耐圧の低下を抑えることが可能な半導体装置を提供することを目的とする。
本発明に係る半導体装置は、半導体基板と、前記半導体基板の１の面から内部に向かって伸長し、側壁表面に凹凸構造を有するトレンチと、前記トレンチの側壁表面を覆い且つ前記側壁表面から連続して前記半導体基板の前記１の面に延在するように形成された半導体膜と、前記半導体膜を挟んで前記半導体基板と対向する位置に設けられ、前記半導体基板の前記１の面に延在する第１の部分と、前記第１の部分から連続して前記トレンチを埋めるように延在する第２の部分と、を有する対向電極と、前記半導体膜と前記対向電極とを絶縁する絶縁膜と、を有することを特徴とする。
また、本発明に係る半導体装置の製造方法は、ボッシュエッチにより、半導体基板の１の面から内部に向かって伸長するトレンチを形成するステップと、前記トレンチの側壁表面を覆い且つ前記側壁表面から連続して前記半導体基板の前記１の面に延在するように半導体膜を形成するステップと、前記半導体膜の表面に絶縁膜を形成するステップと、前記半導体基板の前記１の面に延在する第１の部分と、前記第１の部分から連続して前記トレンチを埋めるように延在する第２の部分と、を有する対向電極を前記絶縁膜上に形成するステップと、を含むことを特徴とする。
本発明の半導体装置によれば、容量絶縁膜の耐圧の低下を抑えつつ、トレンチキャパシタの単位面積当たりの容量を大きくすることが可能となる。
本発明の実施例１に係る半導体装置の構造を示す断面図である。 図１Ａの破線で囲われた部分を拡大して示す図である。 実施例１の半導体装置の製造手順を示すフローチャートである。 比較例の半導体装置の構造を示す断面図である。 図３Ａの破線で囲われた部分を拡大して示す図である。 比較例のトレンチキャパシタの基板表面の一部を模式的に示す断面図である。 比較例のトレンチキャパシタの表面の一部を拡大して示す断面図である。 本発明の実施例２に係るトレンチキャパシタの構造を示す断面図である。 図５Ａの破線で囲われた部分を拡大して示す図である。 実施例２の半導体装置の製造手順を示すフローチャートである。 本発明の実施例３に係る半導体装置の構造を示す断面図である。 実施例３の半導体装置の製造手順を示すフローチャートである。 本発明の実施例３に係るトレンチキャパシタの容量絶縁膜の形成工程における表面の一部を示す断面図である。 本発明の実施例３に係るトレンチキャパシタのアニール処理後の表面の一部を示す断面図である。 本発明の実施例４に係る半導体装置の構造を示す断面図である。 実施例４の半導体装置の製造手順を示すフローチャートである。 本発明の実施例４に係るトレンチキャパシタの容量絶縁膜の形成工程における表面の一部を示す断面図である。 本発明の実施例４に係るトレンチキャパシタのアニール処理後の表面の一部を示す断面図である。
以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。
図１Ａは、本発明の実施例１に係る半導体装置１００の構成を示す断面図である。半導体装置１００は、半導体基板１０及び対向電極１１を含む。半導体基板１０には、トレンチキャパシタＴＣが形成されている。
半導体基板１０は、例えばシリコン（Si）基板から構成されている。半導体基板１０の素子搭載領域を構成する面（以下、１の面と称する）には、ポリシリコン膜１２及び容量絶縁膜１３が形成されている。
半導体基板１０の１の面には、内部に向かって伸長する溝形状の凹部（以下、トレンチＴ１と称する）が形成されている。トレンチＴ１は、表面に形成されたポリシリコン膜１２及び容量絶縁膜１３とともに、トレンチキャパシタＴＣを構成している。
トレンチＴ１は、半導体基板１０に対し、ボッシュエッチによってトレンチ加工を行うことにより形成される。ボッシュエッチでは、エッチステップと側壁のパッシベーションステップとを繰り返しながら基板を掘り進む。このため、エッチ側面には、鱗状の凹凸（scallop）が形成される。
したがって、本実施例のトレンチＴ１は、側壁表面に、複数の凹部及び凸部からなる凹凸構造を有する。当該凹凸構造では、凹部が比較的丸みを帯びた形状を有しているのに対し、凸部は先端付近が鋭角な形状（すなわち、尖頭形）を有している。換言すれば、トレンチＴ１の側壁表面の凹凸構造における凸部の幅は、凹部の幅よりも小さい。凹部の各々は、例えば１～２μｍ程度の大きさを有する。
対向電極１１は、ポリシリコン（Poly-Si）から構成されている。対向電極１１は、容量絶縁膜１３及びポリシリコン膜１２を介して半導体基板１０と対向するように形成されている。対向電極１１は、半導体基板１０の１の面に延在するように形成された平板状の部分（第１の部分）と、当該平板状の部分から連続して半導体基板１０のトレンチを埋めるように半導体基板１０の内部に向かって延在する部分（第２の部分）と、を有する。
ポリシリコン膜１２は、トレンチＴ１の内部の表面（特に、側壁表面）を覆い且つ半導体基板１０の１の面に延在するように形成された半導体膜である。本実施例では、ポリシリコン膜１２は、不純物が導入されていないノンドープのポリシリコン（Non-dope Poly-Si）からなるポリシリコン膜によって構成されている。ポリシリコン膜１２は、ＬＰ－ＣＶＤ法によって、トレンチＴ１が形成された半導体基板１０の表面に直接ノンドープポリシリコンを成膜することにより形成される。
容量絶縁膜１３は、対向電極１１とポリシリコン膜１２との間に設けられた絶縁膜である。容量絶縁膜１３は、ポリシリコン膜１２の表面に形成され、トレンチＴ１の内部の表面を覆い且つ半導体基板１０の１の面に延在するように形成されている。容量絶縁膜１３は、例えば窒化シリコン（SiN）膜等の絶縁膜から構成されており、例えばＬＰ－ＣＶＤ法によって、ポリシリコン膜１２の表面に直接ＳｉＮを成膜することにより形成される。
半導体基板１０の１の面には、コンタクトＣＴ１が設けられている。コンタクトＣＴ１は、電圧の印加を受ける基板側のコンタクトであり、ポリシリコン膜１２を介して半導体基板１０に接続されている。
対向電極１１の平板状の部分の表面（半導体基板１０と対向する面とは反対側の面）には、コンタクトＣＴ２が設けられている。コンタクトＣＴ２は、電圧の印加を受ける電極側のコンタクトであり、対向電極１１に接続されている。コンタクトＣＴ１及びＣＴ２は、例えばタングステン等の導電体から構成されている。
上記の通り、本実施例の半導体装置１００では、ボッシュエッチ技術を用いて半導体基板１０にトレンチＴ１が形成されており、ボッシュエッチの特性により、トレンチＴ１の側壁には鱗状の凹凸構造（“scallop”）が形成されている。
したがって、本実施例のトレンチＴ１は、このような凹凸構造が形成されていない平滑な側壁を有するトレンチと比べて、表面積が大きい。したがって、本実施例のトレンチキャパシタＴＣは、トレンチの側壁表面に凹凸構造が形成されていないトレンチキャパシタと比べて、キャパシタ容量が大きい。
また、トレンチＴ１の側壁表面にはポリシリコン膜１２が形成され、ポリシリコン膜１２の上にはさらに容量絶縁膜１３が形成されている。ポリシリコン膜１２は、ノンドープのポリシリコン膜であり、対向電極１２への電圧印加時には、半導体基板１０と同様に動作する。すなわち、本実施例のトレンチキャパシタＴＣは、対向電極１２に印加する電圧によって容量が変動する特性（所謂ＭＯＳキャパシタのＣ－Ｖ特性）を有する。
図１Ｂは、図１Ａの破線で囲まれた部分Ａ１を拡大して示す図である。ここでは、半導体基板１０のハッチングを省略している。
上記の通り、本実施例の半導体装置１００では、ボッシュエッチ技術を用いて半導体基板１０にトレンチＴ１が形成されている。このため、トレンチＴ１の側壁には凹凸構造（“scallop”）が形成されている。また、ボッシュエッチの特性により、当該側壁の表面には当該凹凸構造と比べてさらに小さい微細な凹凸部分（以下、微細凹凸ＢＵと称する）が発生する。微細凹凸ＢＵは、所謂表面荒れと認識されるレベルの不規則な凹凸構造であり、鋭角な形状を有する。
ポリシリコン膜１２は、ＬＰ－ＣＶＤによる成膜特性から、凹凸構造の形状を保ちつつ、鋭角な形状の部分（例えば、図１ＢにＳＰとして示す尖頭形の凸部）を丸く覆うように、トレンチＴ１の側壁表面に形成される。また、ポリシリコン膜１２の膜厚よりも小さい微細凹凸ＢＵは、ＬＰ－ＣＶＤによる成膜特性により埋め込まれ、微細凹凸ＢＵが形成された部分の側壁表面が平滑化される。
次に、本実施例の半導体装置１００の製造方法について、図２のフローチャートを参照して説明する。
まず、半導体基板１０にボッシュエッチを行い、トレンチを形成する（ＳＴＥＰ１０１）。すなわち、エッチステップとパッシベーションステップとを繰り返しつつ、半導体基板１０に溝を形成する。これにより、側壁部分に凹凸構造を有するトレンチＴ１が形成される。
次に、ＬＰ－ＣＶＤ法により、トレンチＴ１の内壁を含む半導体基板１０の表面にノンドープのポリシリコン膜を形成する（ＳＴＥＰ１０２）。これにより、半導体基板１０の表面にポリシリコン膜１２が形成される。
次に、ＬＰ－ＣＶＤ法により、ポリシリコン膜１２の表面に窒化シリコン膜（ＳｉＮ）を形成する（ＳＴＥＰ１０３）。その際、コンタクトＣＴ１の形成位置においてポリシリコン膜１２の一部がウェハ表面に露出するようにパターニングを行った上で、窒化シリコン膜を形成する。これにより、容量絶縁膜１３が形成される。
次に、トレンチＴ１の内部を埋め、且つ半導体基板１０の１の面に延在するように、容量絶縁膜１３の表面にポリシリコン層を形成する。これにより、ポリシリコンからなる対向電極１１が形成される（ＳＴＥＰ１０４）。
次に、ウェハ表面に露出したポリシリコン膜１２の表面及び対向電極１１の表面にコンタクトホールを形成し、タングステン等の導電体によって当該コンタクトホールを埋める。これにより、コンタクトＣＴ１及びＣＴ２が形成される（ＳＴＥＰ１０５）。
以上のような工程を経て、本実施例の半導体装置１００が製造される。
本実施例の半導体装置１００では、ポリシリコン膜１２の表面に容量絶縁膜１３が形成されているため、同様のポリシリコン膜が形成されていない場合と比べて、トレンチキャパシタＴＣにおける容量絶縁膜１３の耐圧が高い。これについて、以下説明する。
図３Ａは、本実施例のようなポリシリコン膜が形成されていない比較例の半導体装置５００の構成を示す断面図である。
比較例の半導体装置５００では、ボッシュエッチによって半導体基板１０にトレンチが形成されており、トレンチの側壁には鱗状の凹凸構造（scallop）が形成されている。この点については、本実施例の半導体装置１００と同様である。
しかし、比較例の半導体装置５００では、トレンチＴ１の側壁部の表面にポリシリコン膜が形成されておらず、容量絶縁膜１３のみが形成されている。すなわち、半導体基板１０が容量絶縁膜１３を挟んで対向電極１２と対向している。
図３Ｂは、図３Ａの破線で囲まれた部分Ａ１を拡大して示す図である。比較例の半導体装置５００では、ボッシュエッチにより形成された凹凸構造を有するトレンチの側壁表面に、容量絶縁膜１３が直接形成されている。このため、トレンチ側壁表面の凹凸構造の鋭角な形状の部分（例えば、図３ＢにＳＰとして示す凸部の先端付近）において、容量絶縁膜１３が部分的に薄膜化する。
また、コンタクトＣＴ１及びＣＴ２を介して対向電極１２に電圧を印加した際、トレンチ側壁の凹凸構造の鋭角な部分（すなわち、凸部の先端付近）に電界が集中する。このような容量絶縁膜１３の部分的な薄膜化、及び電圧印加時の鋭角部分への電界集中により、容量絶縁膜１３の耐圧が低下する。
また、ボッシュエッチにより形成したトレンチの凹凸構造を有する側壁表面には、さらに微細な凹凸が発生しており、この微細な凹凸の部分においても容量絶縁膜１３の薄膜化及び電界集中が生じる。
図４Ａは、ボッシュエッチの直後（すなわち、容量絶縁膜１３及び対向電１２の形成前）におけるトレンチの表面を模式的に示す図である。凹凸構造を有するトレンチの側壁表面には、ボッシュエッチの特性により、微細凹凸ＢＵが発生する。
図４Ｂは、対向電極形成後のトレンチの表面を模式的に示す図である。比較例の半導体装置５００では、トレンチの側壁表面に容量絶縁膜１３が直接形成される。このため、微細凹凸ＢＵに形成された容量絶縁膜１３が薄膜化する。そして、対向電極１２への電圧印加時には、微細凹凸ＢＵにおいて電界集中が発生する。このように、微細凹凸ＢＵにおける容量絶縁膜１３の薄膜化及び電界集中により、容量絶縁膜１３の耐圧が低下する。
これに対し、図１Ｂに示すように、本実施例の半導体装置１００では、トレンチＴ１の凹凸構造の鋭角な形状の部分（例えば、図１ＢにＳＰとして示す凸部の先端付近）を丸く覆うように、ポリシリコン膜１２が形成されている。また、凹凸構造の表面に形成された微細凹凸ＢＵは、ポリシリコン膜１２の膜厚よりも小さいため、ポリシリコン膜１２に埋め込まれ、平滑化される。
容量絶縁膜１３は、このようなポリシリコン膜１２の表面に形成されており、トレンチＴ１の側壁における凹凸構造の鋭角な形状の部分や、微細凹凸ＢＵの表面には直接形成されていない。このため、比較例の半導体装置５００とは異なり、容量絶縁膜１３の部分的な薄膜化は生じず、電圧印加時における電界集中が発生しない。
したがって、本実施例の半導体装置１００によれば、容量絶縁膜１３の薄膜化や電圧印加時の電界集中に起因する容量絶縁膜１３の耐圧低下が生じない。
以上のように、本実施例の半導体装置１００では、トレンチＴ１の側壁に凹凸構造が形成されており、トレンチの側壁表面が平滑に形成されている場合と比べてトレンチの表面積が大きいため、トレンチキャパシタの容量が大きい。
また、本実施例の半導体装置１００では、トレンチＴ１の内壁を含む半導体基板１０の表面にポリシリコン膜１２が形成され、ポリシリコン膜１２の上に容量絶縁膜１３が形成されている。このため、凹凸構造を有するトレンチの側壁表面に容量絶縁膜が直接形成されている場合に問題となる、容量絶縁膜の薄膜化や電圧印加時の電界集中に起因する容量絶縁膜の耐圧低下が、本実施例の半導体装置１００では発生しない。
したがって、本実施例の半導体装置１００によれば、トレンチキャパシタＴＣの単位面積当たりの容量を増大させつつ、容量絶縁膜の耐圧低下を抑えることが可能となる。
次に、本発明の実施例２について説明する。図５Ａは、本発明の実施例２に係る半導体装置２００の構成を示す断面図である。
本実施例の半導体装置２００では、トレンチＴ１の内壁を含む半導体基板１０の表面に、不純物がドープされたポリシリコン（doped Poly-Si）からなるポリシリコン膜１４が形成されている。すなわち、本実施例の半導体装置２００は、半導体基板１０の表面に形成されているポリシリコン膜がノンドープのポリシリコンではなく、不純物がドープされたポリシリコンである点で、実施例１の半導体装置１００と異なる。
図６は、本実施例の半導体装置２００の製造方法を示すフローチャートである。
まず、半導体基板１０にボッシュエッチを行い、トレンチを形成する（ＳＴＥＰ２０１）。これにより、溝の側壁に凹凸構造を有するトレンチＴ１が形成される。
次に、ＬＰ－ＣＶＤ法を用いて、トレンチＴ１の内壁を含む半導体基板１０の表面に不純物がドープされたポリシリコン膜であるポリシリコン膜１４を形成する（ＳＴＥＰ２０２）。例えば、ＬＰ－ＣＶＤ法によるポリシリコンの成膜中に、導電性を上げるための不純物を原料ガスに導入することにより、ポリシリコン膜１４を形成する。
その後、ＳＴＥＰ２０３～２０５の工程を経て、本実施例の半導体装置２００が製造される。なお、ＳＴＥＰ２０３～２０５は実施例１のＳＴＥＰ１０３～１０５（図２を参照）と同様であるため、ここでは説明を省略する。
図５Ｂは、図５Ａの破線で囲まれた部分Ａ１を拡大して示す図である。ここでは、半導体基板１０のハッチングを省略している。
ポリシリコン膜１４は、実施例１のポリシリコン膜１２と同様、ＬＰ－ＣＶＤによる成膜特性から、凹凸構造の形状を保ちつつ、鋭角な形状の部分（すなわち、凸部の先端付近）を丸く覆うように、トレンチＴ１の側壁表面に形成される。また、ポリシリコン膜１４の膜厚よりも小さい微細凹凸ＢＵは、ＬＰ－ＣＶＤによる成膜特性により埋め込まれ、微細凹凸ＢＵが形成された部分の側壁表面が平滑化される。
容量絶縁膜１３は、ポリシリコン膜１４の表面に形成されている。すなわち、容量絶縁膜１３は、トレンチＴ１の側壁表面の凹凸構造における鋭角な形状の部分や、微細凹凸ＢＵの表面には直接形成されていない。このため、実施例１と同様、容量絶縁膜１３の部分的な薄膜化は生じず、電圧印加時における電界集中が発生しない。
したがって、実施例１の半導体装置１００と同様に、本実施例の半導体装置２００によれば、トレンチキャパシタＴＣの単位面積当たりの容量を増大させつつ、容量絶縁膜の耐圧低下を抑えることが可能である。
一方、本実施例の半導体装置２００は、トレンチＴ１の側壁表面に形成されている半導体膜が、不純物のドープされたポリシリコン（doped Poly-Si）からなるポリシリコン膜１４である点で、実施例１の半導体装置１００と相違している。すなわち、本実施例の半導体装置２００では、トレンチＴ１の側壁部分において、不純物がドープされたポリシリコン膜１４が、基板側に低抵抗のポリシリコン膜１４が形成されている。このため、対向電極１２への電圧印加時におけるトレンチキャパシタＴＣは、ＭＯＳキャパシタとしては、印加電圧によらず電荷蓄積側動作となる。すなわち、本実施例のトレンチキャパシタＴＣでは、対向電極１２に印加する電圧によらず、概ね一定の容量特性が得られる。
したがって、本実施例の半導体装置２００は、バイパスコンデンサ等、印加電圧に応じた容量変動が好ましくない用途に用いる場合に有用である。
次に、本発明の実施例３について説明する。図７は、本発明の実施例２に係る半導体装置３００の構成を示す断面図である。
本実施例の半導体装置３００では、不純物が導入されたポリシリコンからなるポリシリコン膜１４が、実施例２のポリシリコン膜１４よりも厚く（例えば、約２倍の厚さに）形成されている。このポリシリコン膜１４の厚さの違いは、ポリシリコン膜１４の形成工程の違いに起因している。
図８は、本実施例の半導体装置の製造方法を示すフローチャートである。
まず、半導体基板１０にボッシュエッチを行い、トレンチを形成する（ＳＴＥＰ３０１）。これにより、溝の側壁に凹凸構造を有するトレンチが形成される。
次に、トレンチの内壁を含む半導体基板１０の表面に、不純物を導入しつつＬＰ－ＣＶＤ法によってポリシリコンを成膜する（ＳＴＥＰ３０２）。これにより、不純物がドープされたポリシリコン膜であるポリシリコン膜１４が形成される。
次に、ＬＰ－ＣＶＤ法により、ポリシリコン膜１４の表面にポリシリコンを成膜する（ＳＴＥＰ３０３）。その際、ＳＴＥＰ１０１とは異なり、不純物の導入は行わない。これにより、ノンドープのポリシリコン膜１２が形成される。
次に、ＬＰ－ＣＶＤ法により、ポリシリコン膜１２の表面に窒化シリコン膜（ＳｉＮ）を形成する（ＳＴＥＰ３０４）。これにより、容量絶縁膜１３が形成される。
図９Ａは、ＳＴＥＰ３０４で容量絶縁膜１３が形成された段階のトレンチの一部を拡大して示す断面図である。
トレンチ内部における半導体基板１０の表面には、不純物がドープされたポリシリコン膜１４が形成されている。さらに、ポリシリコン膜１４の表面にはノンドープのポリシリコン膜１２が形成され、ポリシリコン膜１２の表面には容量絶縁膜１３が形成されている。
再び図８を参照すると、不純物がドープされたポリシリコン膜１４、ノンドープのポリシリコン膜１２、及び容量絶縁膜１３が表面に順次形成された半導体基板１０に対し、熱アニール処理を行う（ＳＴＥＰ３０５）。これにより、ポリシリコン膜１４中の不純物がポリシリコン１２膜に固相拡散し、ポリシリコン膜１４及びポリシリコン膜１２が、いずれも不純物のドープされたポリシリコン膜となる。すなわち、ノンドープのポリシリコン及びドープトポリシリコン（不純物がドープされたポリシリコン）の２層構造の膜全体が、ドープトポリシリコン化する。
その後、実施例１と同様に、対向電極１１の形成（ＳＴＥＰ３０６）及びコンタクトＣＴ１及びＣＴ２の形成を行う（ＳＴＥＰ３０７）。
図９Ｂは、上記のような製造工程を経て製造された半導体基板１０のトレンチの一部を拡大して示す断面図である。ＳＴＥＰ３０５の熱アニール処理によって、ノンドープポリシリコン／ドープトポリシリコンの２層構造の膜全体が、ドープトポリシリコン化している。このため、半導体基板１０の表面には不純物がドープされたポリシリコン膜１４が２層分の膜厚に形成され、その表面に容量絶縁膜１３が形成された状態となっている。
本実施例では、ノンドープのポリシリコン膜１２の表面に容量絶縁膜１３を形成し、その後、ポリシリコン膜１２が不純物のドープされたポリシリコン膜となるように、熱アニール処理を行っている。すなわち、容量絶縁膜１３を形成する段階では、その下地表面はノンドープのポリシリコン膜１２となっている。
本実施例とは異なり、不純物がドープされたポリシリコン膜の表面に容量絶縁膜を直接形成すると、ポリシリコン膜の表面に不純物原子が出ている箇所において、局所的に容量絶縁膜の成膜特性が影響を受ける可能性がある。その結果、場合によっては容量絶縁膜の膜質が低下し、耐圧が低下する可能性がある。
しかし、本実施例の製造方法によれば、容量絶縁膜１３の形成時にはその下地表面はノンドープのポリシリコン膜１２であるため、当該下地表面には不純物原子が出ていない。このため、不純物原子の影響による容量絶縁膜１３の膜質の低下を避けることができる。
そして、本実施例では、熱アニール処理によってノンドープのポリシリコン膜１２を不純物のドープされたポリシリコン膜１４に変化させている。このため、半導体装置の製造後には、実施例２と同様、対向電極１２に印加する電圧によらず概ね一定の容量特性を得ることができる。
また、本実施例の半導体装置では、ボッシュエッチによって凹凸構造を有するトレンチが形成され、トレンチの内壁を含む半導体基板の表面にポリシリコン膜１４を介して容量絶縁膜１３が形成されている。このため、実施例１及び実施例２と同様、トレンチキャパシタＴＣの単位面積当たりの容量を増大させつつ、容量絶縁膜の耐圧低下を抑えることが可能である。
次に、本発明の実施例４について説明する。図１０は、本発明の実施例２に係る半導体装置４００の構成を示す断面図である。
本実施例の半導体装置４００では、半導体基板１０の表面に形成されたポリシリコン膜１４のうち、トレンチＴ１の内壁部分におけるポリシリコン膜（実施例３のポリシリコン膜１４）の表面に粗面ポリシリコン膜が形成されている。これらは、一体としてポリシリコン膜１５を構成している。粗面ポリシリコン膜は、表面が半球状のポリシリコン粒によって荒れたポリシリコン膜であり、例えばＨＳＧ－Ｓｉ（hemispherical Grained Si）から構成されている。
図１１は、本実施例の半導体装置の製造方法を示すフローチャートである。
ＳＴＥＰ４０１～４０３までの工程は、実施例３のＳＴＥＰ３０１～３０３までの工程と同様である。すなわち、ボッシュエッチによってトレンチを形成した後（ＳＴＥＰ４０１）、ＬＰ－ＣＶＤ法により、半導体基板１０の表面に不純物がドープされたポリシリコン膜１４を形成する（ＳＴＥＰ４０２）。そして、ＬＰ－ＣＶＤ法により、ポリシリコン膜１４の上にノンドープのポリシリコン膜１２を形成する（ＳＴＥＰ４０３）。
次に、ＳＴＥＰ４０３で形成されたポリシリコン膜１２を平滑化し、ポリシリコン膜１２の表面に粗面ポリシリコン膜を形成する（ＳＴＥＰ４０４）。例えば、トレンチＴ１の内壁の表面にアモルファス化されたシリコン膜を形成する。そして、アモルファス化されたシリコン膜の表面にＨＳＧ処理を施すことにより、ＨＳＧからなる粗面ポリシリコン膜を形成する。
次に、ＬＰ－ＣＶＤ法により、粗面ポリシリコン膜の表面に窒化シリコン膜（ＳｉＮ）を形成する（ＳＴＥＰ４０５）。これにより、容量絶縁膜１３が形成される。
図１２Ａは、ＳＴＥＰ４０５で容量絶縁膜１３が形成された段階のトレンチの一部を拡大して示す断面図である。
トレンチ内部における半導体基板１０の表面には、不純物がドープされたポリシリコン膜１４が形成され、さらにその表面にはノンドープのポリシリコン膜１２が形成されている。そして、ポリシリコン膜１２の表面には、粗面ポリシリコン膜１６が形成されている。
粗面ポリシリコン膜１６は、例えば５００～１０００Åの凹凸を有する。すなわち、粗面ポリシリコン膜１６の凹凸部分は、ボッシュエッチにより形成されるトレンチＴ１の内壁表面の凹凸構造（例えば、１～２μｍ）と比べて極めて小さい。
再び図１１を参照すると、不純物がドープされたポリシリコン膜１４、ノンドープのポリシリコン膜１２、粗面ポリシリコン膜１６、及び容量絶縁膜１３が表面に順次形成された半導体基板１０に対し、熱アニール処理を行う（ＳＴＥＰ４０６）。これにより、ポリシリコン膜１４中の不純物がポリシリコン１２及び粗面ポリシリコン膜１６に固相拡散し、ポリシリコン膜１４、ポリシリコン膜１２及び粗面ポリシリコン膜１６が、いずれも不純物のドープされたポリシリコン膜となる。
その後、実施例３と同様に、対向電極１１の形成（ＳＴＥＰ４０７）及びコンタクトＣＴ１及びＣＴ２の形成を行う（ＳＴＥＰ４０８）。
図１２Ｂは、上記のような製造工程を経て製造された半導体基板１０のトレンチの一部を拡大して示す断面図である。ＳＴＥＰ４０６の熱アニール処理によって、ポリシリコン膜１４、ポリシリコン膜１２及び粗面ポリシリコン膜１６が、一体としてドープトポリシリコン化し、表面に粗面ポリシリコンを含むポリシリコン膜１５が形成される。
本実施例の半導体装置４００では、このような粗面ポリシリコンを含む表面（以下、粗表面と称する）を有するポリシリコン膜１５が形成され、ポリシリコン膜１５の表面に容量絶縁膜１３が形成されている。したがって、容量絶縁膜１３の下地表面にこのような粗表面が形成されていない場合と比べて、トレンチの表面積が大きい。
また、粗面ポリシリコンの凹凸部分は、上記の通り、トレンチＴ１の側壁表面の凹凸構造と比べて、サイズが極めて小さい。したがって、トレンチＴ１の側壁表面の凹凸構造（“scallop”）による表面積拡大効果と、粗面ポリシリコンの凹凸部分による表面積拡大効果とは、重畳可能である。例えば、ボッシュエッチによって形成される凹凸構造による表面積拡大の効果が１．５倍、粗面ポリシリコンによる表面積拡大の効果が２倍であるとすると、これらを重畳した３倍の表面積拡大効果が得られる。
また、ポリシリコン膜１５の粗表面の凹凸は、ボッシュエッチによって発生する微細凹凸ＢＵ（すなわち、ポリシリコン膜１５の下地表面の微細凹凸）のような鋭角な形状の部分を持たない。このため、ポリシリコン膜１５の粗表面の凹凸を原因とする容量絶縁膜１３の耐圧低下は生じない。
したがって、本実施例の半導体装置４００によれば、容量絶縁膜の耐圧低下を抑えつつ、トレンチキャパシタＴＣの単位面積当たりの容量をさらに増大させることが可能となる。
なお、本発明は上記実施例で示したものに限られない。例えば、上記の各実施例では、ポリシリコンを用いて対向電極１１を形成する場合を例として説明した。しかし、これに限られず、ポリシリコン以外の導電性を有する他の材料からなる導電層を用いて対向電極１１を構成してもよい。
また、上記の各実施例では、トレンチの凹凸構造における鋭角な形状の部分を覆うための半導体膜として、ポリシリコン膜（ノンドープのポリシリコン膜１２又は不純物がドープされたポリシリコン膜１４，１５）を用いる場合について説明した。しかし、これに限られず、ポリシリコン膜以外の半導体膜を用いても良い。
また、上記実施例では、実施例３及び実施例４において熱アニール処理を実行する例について説明した。しかし、実施例１及び実施例２の各々においても、容量絶縁膜１３の形成後に熱アニール処理を実行してもよい。
また、上記各実施例では、ボッシュエッチによりトレンチの側壁表面に形成される凹凸構造が、１～２μｍ程度の大きさの凹部を有する場合を例として説明した。しかし、凹部の大きさはこれに限られない。
また、上記実施例４では、実施例３と同様の製造工程でポリシリコン膜１２を形成した後、その表面に粗面ポリシリコン膜１６を形成する場合を例として説明した。しかし、これに限られず、実施例１又は実施例２に粗面ポリシリコン膜を組み合わせて用いてもよい。例えば、実施例２のポリシリコン膜１４の表面に粗面ポリシリコン膜１６を形成し、熱アニール処理を施すことにより、全体として粗表面を有するポリシリコン膜を形成するようにしてもよい。
１００ 半導体装置
１０ 半導体基板
１１ 対向電極
１２ ポリシリコン膜
１３ 容量絶縁膜
１４ ポリシリコン膜
１５ ポリシリコン膜
１６ 粗面ポリシリコン膜

Claims (10)

  1. 半導体基板と、
    前記半導体基板の１の面から内部に向かって伸長し、側壁表面に凹凸構造を有するトレンチと、
    前記トレンチの側壁表面を覆い且つ前記側壁表面から連続して前記半導体基板の前記１の面に延在するように形成された半導体膜と、
    前記半導体膜を挟んで前記半導体基板と対向する位置に設けられ、前記半導体基板の前記１の面に延在する第１の部分と、前記第１の部分から連続して前記トレンチを埋めるように延在する第２の部分と、を有する対向電極と、
    前記半導体膜と前記対向電極とを絶縁する絶縁膜と、
    を有することを特徴とする半導体装置。
  2. 前記半導体膜は、ノンドープのポリシリコン膜であることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体膜は、不純物がドープされたポリシリコン膜であることを特徴とする請求項１に記載の半導体装置。
  4. 前記半導体膜は、表面に半球状粒子構造を有する粗面ポリシリコンを含むことを特徴とする請求項１乃至３のいずれか１に記載の半導体装置。
  5. 前記凸構造は、尖頭形の凸部を含むことを特徴とする請求項１乃至４のいずれか１に記載の半導体装置。
  6. 前記トレンチは、ボッシュエッチによって形成されており、
    前記凹凸構造は、前記ボッシュエッチの過程において形成される鱗状の凹凸構造であることを特徴とする請求項１乃至５のいずれか１に記載の半導体装置。
  7. ボッシュエッチにより、半導体基板の１の面から内部に向かって伸長するトレンチを形成するステップと、
    前記トレンチの側壁表面を覆い且つ前記側壁表面から連続して前記半導体基板の前記１の面に延在するように半導体膜を形成するステップと、
    前記半導体膜の表面に絶縁膜を形成するステップと、
    前記半導体基板の前記１の面に延在する第１の部分と、前記第１の部分から連続して前記トレンチを埋めるように延在する第２の部分と、を有する対向電極を前記絶縁膜上に形成するステップと、
    を含むことを特徴とする半導体装置の製造方法。
  8. 前記絶縁膜を形成するステップの後、熱アニール処理を実行するステップをさらに含むことを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記半導体膜を形成するステップは、
    不純物がドープされた第１のポリシリコン膜を形成する第１のステップと、
    前記第１のポリシリコン膜の表面にノンドープの第２のポリシリコン膜を形成する第２のステップと、
    を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記半導体膜を形成するステップは、
    不純物がドープされた第１のポリシリコン膜を形成する第１のステップと、
    前記第１のポリシリコン膜の表面にノンドープの第２のポリシリコン膜を形成する第２のステップと、
    前記第２のポリシリコン膜の表面に粗面ポリシリコン膜を形成する第３のステップと、
    を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
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