JPH11354742A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH11354742A
JPH11354742A JP10159160A JP15916098A JPH11354742A JP H11354742 A JPH11354742 A JP H11354742A JP 10159160 A JP10159160 A JP 10159160A JP 15916098 A JP15916098 A JP 15916098A JP H11354742 A JPH11354742 A JP H11354742A
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semiconductor device
silicon film
capacitor
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Hiroyuki Ota
裕之 太田
Hideo Miura
英生 三浦
Hirohei Iijima
普平 飯島
Hiroo Masuda
弘生 増田
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】キャパシタ部の下部電極に粗面化シリコン膜を
採用した場合や、フィン状や王冠状形状を持つキャパシ
タを形成した場合でもキャパシタリーク電流の小さい信
頼性の高い半導体装置を実現する。 【解決手段】キャパシタ部７の下部電極を粗面化したシ
リコン膜１１で形成することにより蓄積電荷容量を増加
させ、さらに粗面化した下部電極８と誘電体膜９との間
にシリコン膜１２を形成することによってキャパシタ部
７のリーク電流が低減される。つまり、キャパシタ部７
の下部電極８を粗面化したシリコン膜１１で構成するこ
とによって表面積が増すために蓄積電荷容量が増加する
とともに、粗面化した電極８と誘電体膜９との間にシリ
コン膜１１を形成して角部の曲率を過度に小さくならな
いようにすることで角部における過度な応力集中と電界
集中とが防止され、リーク電流が低減される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体置およびそ
の製造方法に関する。
【０００２】
【従来の技術】半導体装置の従来の技術として、例え
ば、図１１に示すような半導体デバイス１の構造が知ら
れている。図１１に示すように、半導体デバイス１は、
シリコン基板２上に、素子分離膜１０Ａ、ゲート酸化膜
１１Ａおよびゲート電極３が形成され、トランジスタを
構成している。
【０００３】また、上記トランジスタの上方にキャパシ
タ下部電極８、誘電体膜９、キャパシタ上部電極１０が
形成され、誘電体膜９に電荷を蓄積する。さらに、キャ
パシタ上部電極１０の周辺やトランジスタの上方には、
層間絶縁膜４、６、２１が形成され、上部や周囲に配線
５が形成される。
【０００４】図１１に示した半導体デバイス１は、以下
に示す製造方法によって形成される。まず、各トランジ
スタを電気的に絶縁分離するために、局所的にシリコン
基板２の熱酸化が行われ、素子分離膜１０Ａが形成され
る。さらに、トランジスタを形成する領域にゲート酸化
膜１１Ａが熱酸化法により形成され、その上にゲート電
極３がＣＶＤ法およびこれに続くフォトリソグラフィ技
術が用いられて形成される。
【０００５】次に、シリコン基板２の内部にｐｎ接合を
形成するためにイオン注入が行われ、イオン注入層が形
成される。そして、ゲート電極３の上にゲート電極３を
覆うように層間絶縁膜４がＣＶＤ法を用いて形成され
る。この際、層間絶縁膜４の表面をできるだけ平坦化す
るために、アニールによって層間絶縁膜４をリフローさ
せたり、層間絶縁膜４を厚く堆積させてエッチバックす
ることが行われる。
【０００６】さらに、層間絶縁膜４の上面にスパッタ法
およびこれに続くフォトリソグラフィ技術を用いて下層
配線５が形成される。その上方にシリコン窒化膜やシリ
コン酸化膜を主成分とする層間絶縁膜６が形成される。
また、その上方にキャパシタの下部電極８が形成され、
その側壁に沿うように誘電体膜９が形成される。さら
に、その上面に上部電極１０が形成される。これらのキ
ャパシタはフォトリソグラフィおよびエッチング技術を
用いて、表面積を大きくする目的で複雑形状となるよう
に形成される。
【０００７】さらに、その周辺および上方にはフォトリ
ソグラフィおよびエッチング技術を用いて、層間絶縁膜
や配線、および配線間を電気的に接続するスルーホール
が形成される。
【０００８】なお、この種の技術に関するものとして、
例えば、特開昭５６−１４７４７１号公報に記載された
ものが挙げられる。
【０００９】ところで、ＤＲＡＭ等のキャパシタ部を持
つ半導体装置では、高集積化のためにメモリセルサイズ
を小さくしようとすると、考慮なしではキャパシタ部の
表面積も小さくなり、蓄積電荷量も減少してしまう。
【００１０】そこで、半導体装置を高集積化してもキャ
パシタ部の表面積の大幅な減少を招かないように、キャ
パシタ部の形状をフィン状や王冠状にするなどの工夫が
されてきた。
【００１１】さらに、図１２に示すように、キャパシタ
下部電極８にＨＳＧやＲＵＧと呼ばれる半球状の凹凸を
持つ粗面化シリコン膜１１を採用し、その微小な凹凸に
よってキャパシタ部７の表面積を増加させる試みがなさ
れてきた。このような技術の従来技術に関するものとし
ては、米国特許であるＵＳＰ５０８２７９７が挙げられ
る。
【００１２】
【発明が解決しようとする課題】上述したように、キャ
パシタ部７を持つ半導体装置では、その集積度の増加と
ともに十分な蓄積電荷量を確保するため、フィン状や王
冠状、半球状等の複雑なキャパシタ形状となることを余
儀なくされている。
【００１３】しかしながら、キャパシタ形状が複雑にな
るに伴い、キャパシタのリーク電流が増加するという問
題点が発生した。
【００１４】キャパシタのリーク電流の増加は、蓄積し
た電荷が時間とともに急速に減少することを意味し、半
導体デバイスの動作性能および信頼性の大幅な低下につ
ながる。
【００１５】特に、ＨＳＧやＲＵＧと呼ばれる粗面化シ
リコン膜を下部電極として用いた場合には、平坦化キャ
パシタに較べてリーク電流の増加が大きく、問題となっ
ていた。
【００１６】すなわち、従来技術では、図１２に示すキ
ャパシタ部７の下部電極８に粗面化シリコン膜１１を採
用して蓄積電荷量を増加させた場合においても、リーク
電流が大幅に増加するために、半導体デバイスの動作性
能や信頼性に問題が生じていた。
【００１７】また、フィン状や王冠状の形状を持つキャ
パシタにおいても、平坦な電極構造を持つキャパシタと
比較してキャパシタリーク電流が増加するため、デバイ
スの動作性能に限界を与えている。
【００１８】本発明の目的は、キャパシタ部の下部電極
に粗面化シリコン膜を採用した場合や、フィン状や王冠
状形状を持つキャパシタを形成した場合でもキャパシタ
リーク電流の小さい信頼性の高い半導体装置及びその製
造方法を実現することである。
【００１９】
【課題を解決するための手段】上述したキャパシタリー
ク現象を理解するために、発明者らはキャパシタの最小
曲率がリーク電流の大小と関係しているという仮定のも
とに、キャパシタの最小曲率を変化させてキャパシタの
リーク電流を測定した。
【００２０】ここで、キャパシタの最小曲率とは、図１
２に示す下部電極８と誘電体膜９および、上部電極１０
と誘電体膜９との界面のうちで最も曲率の小さいものを
いう。
【００２１】実験の結果、図１３に示すように、明らか
な相関が見られた。図１３中、縦軸は平坦なキャパシタ
の場合をもとに規格化した電流リークの値を示し、横軸
は１／曲率半径（ｎｍ-1）を示す。
【００２２】キャパシタの平坦電極等の最小曲率が大き
い場合にはリーク電流は少なく、最小曲率が小さくなる
につれてリーク電流は増加することがわかる。特に、増
加の程度は曲率が１０ｎｍ以下の場合に顕著であること
がわかる。
【００２３】この原因としては、曲率の減少による電界
集中の増加に加え、ひずみ（応力）の集中が誘電体膜９
に影響を及ぼしていることが考えられる。
【００２４】以上の結果から、キャパシタの曲率の大幅
な低下はリーク電流の増大を招くことが明らかとなっ
た。
【００２５】ＨＳＧやＲＵＧ等の粗面化シリコン膜の形
状は、図１４に示すように、膜基部において尖った角部
１３を有しており、この角部１３における曲率は５ｎｍ
以下程度とかなり小さい。
【００２６】よって、この角部１３がキャパシタリーク
電流の大幅な増加の原因となっているものと考えられ
る。ただし、粗面化シリコン膜１１の成膜条件の範囲が
狭いために成膜条件による粗面化シリコン膜１１の形状
の制御は難しく、単に粗面化シリコン自体の形状を変更
して曲率を増加させることは困難である。
【００２７】また、王冠状やフィン状に形成されたキャ
パシタにおいても、図１１と図１５に示すように、その
先端部に角部１７を有している。この角部１７の曲率は
エッチング装置の性能に依存するところが大きいが、粗
面化シリコン膜１１の角部１３よりは大きいものの大体
１０ｎｍ以下である。
【００２８】よって、フィン状や王冠状に形成されたキ
ャパシタにおいて、平坦な電極を持つキャパシタに較べ
てリーク電流が増加するのは、この角部１７の曲率の小
ささに起因するものと考えられる。
【００２９】そこで、これらの課題を解決するために
は、キャパシタ部７の表面積の大きな減少を招かないこ
とを考慮しながら、角部１３や角部１７の曲率を大きく
すればよい。
【００３０】すなわち、上記目的を達成するため、本発
明は、次のように構成される。 （１）半導体基板と、この半導体基板上に形成されたト
ランジスタと、上記半導体基板上に形成されたキャパシ
タ部と、を少なくとも有する半導体装置において、上記
キャパシタ部は、少なくとも粗面化シリコン膜と誘電体
膜と導電性のある電極膜とを備え、上記粗面化シリコン
膜と誘電体膜との間に導電膜が形成されている。
【００３１】（２）また、半導体基板と、この半導体基
板上に形成されたトランジスタと、上記半導体基板上に
形成されたキャパシタ部と、を少なくとも有する半導体
装置において、上記キャパシタ部は、少なくとも粗面化
シリコン膜と誘電体膜と導電性のある電極膜とを備え、
上記粗面化シリコン膜と誘電体膜の間に導電性のあるシ
リコン膜が形成されている。
【００３２】（３）好ましくは、上記（１）において、
上記導電膜は、タングステン、タンタル、窒化チタン、
窒化タングステン、酸化チタン、白金、ルテニウム、イ
リジウム、酸化ルテニウムのいずれかを含有する。
【００３３】（４）また、半導体基板と、この半導体基
板上に形成されたトランジスタと、上記半導体基板上に
形成されたキャパシタ部と、を少なくとも有する半導体
装置において、上記キャパシタ部は、少なくとも第１の
シリコン膜と誘電体膜と導電性のある電極膜とを備え、
上記誘電体膜の下層に第１のシリコン膜が存在し、さら
に第１のシリコン膜の下層に第２のシリコン膜が形成さ
れており、第１のシリコン膜と誘電体膜との界面が１０
ｎｍ以上の曲率を有する。
【００３４】（５）また、半導体基板と、この半導体基
板上に形成されたトランジスタと、上記半導体基板上に
形成されたキャパシタ部と、を少なくとも有する半導体
装置において、上記キャパシタ部は、少なくともシリコ
ン膜と誘電体膜と導電性のある電極膜とを備え、上記誘
電体膜の下層に導電膜が存在し、さらに上記導電膜の下
層に上記シリコン膜が形成されている。
【００３５】（６）また、半導体基板と、この半導体基
板上に形成されたトランジスタと、上記半導体基板上に
形成されたキャパシタ部と、を少なくとも有する半導体
装置において、上記キャパシタ部は、少なくともシリコ
ン膜と誘電体膜と導電性のある電極膜とを備え、上記誘
電体膜の下層に導電膜が存在し、さらに上記導電膜の下
層に上記シリコン膜が形成されており、上記導電膜と上
記誘電体膜との界面が１０ｎｍ以上の曲率を持つ。
【００３６】（７）好ましくは、上記（５）において、
上記導電膜は、タングステン、タンタル、窒化チタン、
窒化タングステン、酸化チタン、白金、ルテニウム、イ
リジウム、酸化ルテニウムのいずれかを含む。
【００３７】（８）また、半導体基板と、この半導体基
板上に形成されたトランジスタと、上記半導体基板上に
形成された王冠型キャパシタ部と、を少なくとも有する
半導体装置において、上記王冠型キャパシタ部は、少な
くとも下部電極膜と、誘電体膜と、上部電極膜とを備
え、上記王冠型キャパシタ部の上端部は、直線状の辺と
なっており、この辺が上記半導体基板の上記トランジス
タが形成された面とほぼ平行となっている。
【００３８】（９）また、半導体基板と、この半導体基
板上に形成されたトランジスタと、上記半導体基板上の
層間絶縁膜中に形成されたトレンチ型キャパシタ部と、
を少なくとも有する半導体装置において、上記トレンチ
型キャパシタ部は、シリコンを含有する下部電極と誘電
体膜との間に、タングステン、タンタル、窒化チタン、
窒化タングステン、酸化チタン、白金、ルテニウム、イ
リジウム、酸化ルテニウムのいずれかを含有する導電膜
を備える。
【００３９】（１０）また、半導体基板と、この半導体
基板上に形成されたトランジスタと、上記半導体基板上
に形成されたキャパシタ部と、を少なくとも有する半導
体装置において、上記キャパシタ部は、少なくとも粗面
化シリコン膜と誘電体膜と導電性のある電極膜とを備
え、上記誘電体膜と隣り合う電極膜との界面の曲率が１
０ｎｍ以上である。
【００４０】（１１）また、半導体基板と、この半導体
基板上に形成されたトランジスタと、上記半導体基板上
に形成されたトレンチ型キャパシタ部と、を少なくとも
有する半導体装置において、上記トレンチ型キャパシタ
部は、少なくとも下部電極膜と、誘電体膜と、上部電極
膜とを備え、上記トレンチ型キャパシタ部の上端部は、
直線状の辺となっており、この辺が上記半導体基板の上
記トランジスタが形成された面とほぼ平行となってい
る。
【００４１】（１２）また、半導体基板と、この半導体
基板上に形成されたトランジスタと、上記半導体基板上
に形成されたトレンチ型キャパシタ部もしくは王冠型キ
ャパシタ部と、を少なくとも有する半導体装置におい
て、上記キャパシタ部は、少なくとも粗面化シリコン膜
を含む下部電極膜と、誘電体膜と、上部電極膜とを備
え、上記キャパシタ部の下部電極上端部は、直線状の辺
となっており、上記上端部に粗面化シリコン膜に起因す
る凹凸がない。
【００４２】（１３）また、半導体基板と、この半導体
基板上に形成されたトランジスタと、上記半導体基板上
に形成されたキャパシタ部と、を少なくとも有する半導
体装置の製造方法において、下部電極を形成した後、こ
の下部電極の表面に粗面化シリコン膜を形成し、上記粗
面化シリコン膜の上面に上部シリコン膜を形成し、上記
上部シリコン膜の上面に誘電体膜を形成し、上記誘電体
膜の上面に上部電極を形成して上記キャパシタ部を形成
する。
【００４３】（１４）また、半導体基板と、この半導体
基板上に形成されたトランジスタと、上記半導体基板上
に形成されたキャパシタ部と、を少なくとも有する半導
体装置の製造方法において、下部電極を形成した後、こ
の下部電極の先端部を、上記半導体基板の上記トランジ
スタが形成された面とほぼ平行となるように、ＣＭＰ技
術により研磨し、上記下部電極の上部に誘電体膜を形成
し、上記誘電体膜の上面に上部電極を形成して上記キャ
パシタ部を形成する。
【００４４】
【発明の実施の形態】以下、図面を用いて本発明におけ
る実施形態について説明する。なお、図１は本発明に係
る半導体装置１の第１の実施形態の断面模式図を示して
おり、図２は図１の主要部の概略断面模式図である。
【００４５】図１において、シリコン基板２上に、素子
分離膜１０Ａ、ゲート酸化膜１１Ａおよびゲート電極３
が形成され、トランジスタを構成している。
【００４６】また、上記トランジスタの上方にキャパシ
タ下部電極８、粗面化シリコン膜１１、上部シリコン膜
１２、誘電体膜９、キャパシタ上部電極１０が形成さ
れ、誘電体膜９に電荷を蓄積する。さらに、キャパシタ
上部電極１０の周辺やトランジスタの上方には、層間絶
縁膜４、６、２１が形成され、上部や周囲に配線５が形
成される。
【００４７】下部シリコン膜８は王冠状に加工され、そ
の表面に粗面化シリコン膜１１が多数形成されている。
また、図２に示すように、粗面化シリコン膜１１の上に
は上部シリコン膜１２が形成され、誘電体膜９は上部シ
リコン膜１２と上部電極１０との間に挟まれた構造とな
っている。
【００４８】なお、上部シリコン膜１２の膜厚は、粗面
化シリコン膜１１の凹凸を埋めることがなく、また粗面
化シリコン膜１１の角部１３の曲率を大きくできる範
囲、すなわち３〜２０ｎｍ程度が望ましい。また、上部
電極１０にはシリコン、タングステン、タンタル、窒化
チタン、窒化タングステン、酸化チタン、白金、ルテニ
ウム、イリジウム、酸化ルテニウム等が望ましい。
【００４９】誘電体膜９には、酸化シリコン、窒化シリ
コン、酸化タンタル、ＰＺＴ（チタン酸ジルコン酸塩
（Ｐｂ(ＺｒxＴｉ1-x)Ｏ3））、ＢＳＴ（バリウムスト
ロンチウンムチタンオキサイド（Ｂａ1-xＳｒxＴｉ
Ｏ3））等が望ましい。特に、酸化タンタル（五酸化タ
ンタル）については、本発明について有効性が高いこと
を確認している。
【００５０】以上のように、本発明の第１の実施形態
は、粗面化シリコン膜１１の上部に上部シリコン膜１２
が形成されるため、上部シリコン膜１２と誘電体膜９と
が接するようになる。上部シリコン膜１２に形成される
角部１４は粗面化シリコン膜１１の角部１３と比較して
曲率が大きくなり、また、誘電体９と上部電極１０との
界面に形成される上部の角部１５もその下地形状の影響
を受けて曲率が大きくなる。
【００５１】本発明の第１の実施形態によれば、キャパ
シタ部７の下部電極に粗面化シリコン膜１１を採用して
蓄積電荷量を増加させた場合においても、キャパシタに
おける誘電体膜９の最小曲率を大きくできるので、キャ
パシタリーク電流を小さく抑えることができる。
【００５２】したがって、キャパシタ部の下部電極に粗
面化シリコン膜を採用した場合でも、キャパシタリーク
電流の小さい信頼性の高い半導体装置を実現することが
できる。
【００５３】なお、上述した第１の実施形態ではキャパ
シタ部７の形状を王冠状としたが、フィン状でもよい。
また、図１３に示したように、曲率半径が１０ｎｍ以下
となると大幅にリーク電流が増加することから、誘電体
膜９に接する角部が曲率半径１０ｎｍ以上となるように
上部シリコン膜１２を形成するのが望ましい。
【００５４】さらに、デバイスの設計上、リーク電流値
は平坦キャパシタの場合の５０倍程度に抑える必要があ
ることからも、曲率半径１０ｎｍ以上とすることが必要
である。
【００５５】次に、本発明の第１の実施形態である半導
体装置の製造方法について、以下に説明する。まず、各
トランジスタを電気的に絶縁分離するため、局所的にシ
リコン基板２の熱酸化を行い、素子分離膜１０Ａを形成
する。さらに、トランジスタを形成する領域にゲート酸
化膜１１Ａを熱酸化法により形成し、その上にゲート電
極３をＣＶＤ法およびこれに続くフォトリソグラフィ技
術を用いて形成する。
【００５６】シリコン基板２の内部にｐｎ接合を形成す
るためにイオン注入を行い、イオン注入層を形成する。
ゲート電極３の上にゲート電極３を覆うように層間絶縁
膜４をＣＶＤ法を用いて形成する。
【００５７】この際、層間絶縁膜４の表面をできるだけ
平坦化するために、アニールによって層間絶縁膜４をリ
フローさせたり、層間絶縁膜を厚く堆積させてエッチバ
ックすることが行われる。さらに、層間絶縁膜４の上面
にスパッタ法およびこれに続くフォトリソグラフィ技術
を用いて下層配線５を形成する。その上方に下層配線５
を覆うように層間絶縁膜６を形成する。この後にキャパ
シタ部７を形成する。
【００５８】キャパシタ部７は、まず、フォトリソグラ
フィおよびエッチングの技術によって下部電極８を王冠
状に加工した後、その表面に粗面化シリコン膜１１を形
成する。さらに、その上面に上部シリコン膜１２を成膜
した後にエッチングを行う。
【００５９】その側壁に誘電体膜９を形成するが、誘電
体膜９の性能を向上させるために、酸素中あるいは酸素
プラズマ中のアニールが行われることが望ましい。さら
に、上部電極１０が形成され、エッチングによって不要
部が除去されることによってキャパシタ部７が完成す
る。さらに、その周囲や上部に層間絶縁膜４、６、２１
や配線５が形成されて半導体装置１となる。
【００６０】本発明の第１の実施形態である半導体の製
造方法法によれば、キャパシタ部の下部電極に粗面化シ
リコン膜を採用した場合でも、キャパシタリーク電流の
小さい信頼性の高い半導体装置の製造方法を実現するこ
とができる。
【００６１】次に、本発明の第２の実施形態である半導
体装置について説明する。図３は、本発明の第２の実施
形態である半導体装置の主要部の概略断面模式図であ
る。なお、この第２の実施形態は、図３に示した部分以
外は、第１の実施形態と同様な構成となるので、図示及
び説明は省略する。
【００６２】この第２の実施形態は、粗面化シリコン膜
１１の上にシリコン膜以外の導電性を有する膜１６を形
成した例である。
【００６３】図３において、下部電極８は王冠状に加工
され、その表面に粗面化シリコン膜１１が形成されてい
る。また、粗面化シリコン膜１１の上には導電膜１６が
形成され、誘電体膜９は導電膜１６と上部電極１０との
間に挟まれた構造となっている。
【００６４】上述した本発明の第２の実施形態において
も、角部１３や上部角部１５の曲率を大きくすることが
できるので、リーク電流を小さくすることができ、第１
の実施形態と同様に、キャパシタ部の下部電極に粗面化
シリコン膜を採用した場合でも、キャパシタリーク電流
の小さい信頼性の高い半導体装置を実現することができ
る。
【００６５】さらに、本発明の第２の実施形態によれば
誘電体膜９がシリコンと接していないことから、誘電体
膜９のアニール処理を行う際に誘電体膜９界面に酸化シ
リコン膜が形成されて、誘電率が低下することがない。
よって、誘電体膜９の改質を目的としたアニールを行っ
ても蓄積される電荷量は低下しない利点を有する。
【００６６】なお、導電膜１６の膜厚は第１の実施形態
と同様の範囲が望ましい。また、導電膜１６としてはタ
ングステン、タンタル、窒化チタン、窒化タングステ
ン、酸化チタン、白金、ルテニウム、イリジウム、酸化
ルテニウム等が望ましい。
【００６７】また、導電膜１６は上記の材質のうち２種
類以上の混合、あるいは積層膜であってもよい。
【００６８】なお、この第２の実施形態である半導体装
置の製造方法は、上記第１の実施形態の製造方法におい
て、上部シリコン膜１２に代えて導電膜１６を形成する
点を除いては、ほぼ同様となる。
【００６９】図４は、本発明の第３の実施形態である半
導体装置の主要部の概略断面模式図である。なお、この
第３の実施形態は、図４に示した部分以外は、第１の実
施形態と同様な構成となるので、図示及び説明は省略す
る。また、本発明の第３の実施形態は、粗面化シリコン
膜のない場合の例である。
【００７０】図４において、半導体キャパシタ部は 主
に、下部シリコン膜８、上部シリコン膜１２、誘電体膜
９、上部電極１０から構成されている。下部シリコン膜
８は王冠状に加工され、その表面に上部シリコン膜１２
が形成され、誘電体膜９は上部シリコン膜１２と上部電
極１０にはさまれた構造となっている。
【００７１】下部シリコン膜８の形状は王冠状の他にフ
ィン状でも良く、複雑形状を持ち、曲率半径の小さな角
部１７を持つ場合に有効である。王冠状のキャパシタ形
状の場合は下部シリコン膜８の最上部が最も曲率半径の
小さい角部１７となっている。
【００７２】しかしながら、この実施形態によれば上部
シリコン膜１２をその上部に形成するので、上部シリコ
ン膜１２と誘電体膜９との界面に形成される角部１４は
下部シリコン膜８の角部１７と比較して曲率が大きくな
り、また誘電体と上部電極１０の界面に形成される上部
角部１５もその下地形状の影響を受けて曲率が大きくな
る。
【００７３】なお、図４の王冠状キャパシタ部では最上
部だけでなく最下部にも角部２０が存在し、本発明はこ
の角部２０においても同様に曲率半径を大きくする働き
がある。
【００７４】よって、本発明の第３の実施形態によれ
ば、キャパシタ部の形状を王冠状やフィン状に加工して
表面積を増やし、蓄積電荷量を増加させた場合において
も、その角部１７や上部角部１５、角部２０においてキ
ャパシタ部の最小曲率を大きくできるので、キャパシタ
リーク電流を小さく抑えることができる。これによっ
て、第１の実施形態と同様な効果を得ることができる。
【００７５】なお、この第３の実施形態である半導体装
置の製造方法は、上記第１の実施形態の製造方法におい
て、粗面化シリコン膜は形成されないことを除いては、
ほぼ同様となる。
【００７６】図５は、本発明の第４の実施形態である半
導体装置の主要部の概略断面模式図である。なお、この
第４の実施形態は、図５に示した部分以外は、第１の実
施形態と同様な構成となるので、図示及び説明は省略す
る。また、この第４の実施形態は、粗面化シリコン膜の
ない場合であって、下部電極８の表面に上部シリコン膜
１２ではなく、導電性を持つ導電膜１６を形成した例で
ある。
【００７７】この第４の実施形態においても、第３の実
施例と同様に、角部１７や角部２０の曲率を大きくする
ことができるので、リーク電流を小さくすることができ
る。これによって、第１の実施形態と同様な効果を得る
ことができる。
【００７８】さらに、この第４の実施形態によれば、誘
電体膜９がシリコンと接していないことから、誘電体膜
９のアニール処理を行う際に誘電体膜９の界面に酸化シ
リコン膜が形成されて、誘電率が低下することがない。
【００７９】よって、誘電体膜９の改質を目的としたア
ニールを行っても蓄積される電荷量は低下しない利点を
有する。
【００８０】なお、この第４の実施形態である半導体装
置の製造方法は、上記第１の実施形態の製造方法におい
て、粗面化シリコン膜は形成されないこと、シリコン膜
１２に代えて導電膜１６を形成することを除いては、ほ
ぼ同様となる。
【００８１】図６は、本発明の第５の実施形態である半
導体装置の主要部の概略断面模式図である。なお、この
第５の実施形態は、図６に示した部分以外は、第１の実
施形態と同様な構成となるので、図示及び説明は省略す
る。
【００８２】また、この第５の実施形態は、キャパシタ
部の形状が、いわゆる王冠形状となっているものに適用
される。ここで、王冠形状とはキャパシタ部が円筒形あ
るいは円柱形、あるいはこれを押しつぶした楕円の筒
状、柱状、あるいは角柱、角のある筒状、に代表される
筒状、柱状の形状のものであり、この側面および内面が
主な電荷の蓄積部となるものをいう。
【００８３】このような王冠形状の下部電極８の形成に
当たり、ドライエッチングを行うが、このときに下部電
極８の王冠上端部に鋭角の角部１７（図４、図５に示
す）が形成される。従来は、この下部電極８の上端部の
角部１７に接して誘電体膜９が形成され、さらに上層に
上部電極１０が形成されるため、この鋭角の角部１７に
おいて誘電体膜９内に顕著な応力集中が発生していた。
【００８４】従来においては、この応力集中に起因して
リーク電流が増加し、リフレッシュ時間が十分に取れな
いために信頼性に問題があった。
【００８５】この第５の実施形態は、王冠状の下部電極
８の形成に際して、ドライエッチングによって形成され
た上端部の角部１７を、ＣＭＰ（Chemical Mechanical
Polishing、化学的機械的研磨）技術を用いて、図７に
示す研磨面Ｃに至るまで削り、シリコン基板２のゲート
酸化膜１１が形成される面と、ほぼ平行な辺２２を、王
冠状の下部電極８の上端部に形成したものである。
【００８６】これによって、王冠状キャパシタの上端部
の応力集中を低減することができるために、上端部にお
けるリーク電流を低減することができ、リフレッシュ時
間に十分なゆとりがある信頼性の高い半導体デバイスと
することができる。
【００８７】なお、この第５の実施形態においては、下
部電極８に粗面化シリコン膜１１は形成されていない
が、粗面化シリコン膜１１を形成してもよく、粗面化シ
リコン膜１１を形成する場合においても、通常のシリコ
ン膜の場合でもこの第５の実施形態の効果を期待するこ
とができる。
【００８８】また、通常、半導体メモリ内には王冠状キ
ャパシタのような筒状のキャパシタが多数存在するた
め、図７に示すようなＣＭＰの研磨面Ｃで上端部を研磨
すれば、多数のキャパシタの上端部は、シリコン基板２
のゲート酸化膜１１が形成される面と、ほぼ平行な辺と
なる。
【００８９】図８は、本発明の第６の実施形態である半
導体装置の主要部の概略断面模式図である。この第６の
実施形態は、キャパシタ形状がいわゆるトレンチ状とな
っているものに適用される。
【００９０】ここで、トレンチ状とはキャパシタが円筒
形あるいは円柱形、あるいはこれを押しつぶした楕円の
筒状、柱状、あるいは角柱、角のある筒状、に代表され
る形状の穴の内面が主な電荷の蓄積部となるものをい
う。
【００９１】このようなトレンチ状の下部電極８の形成
に際して、ドライエッチングによって穴の形成を行う
が、このときに穴底部に鋭角の角部２０が形成される。
なお、下部電極８はエッチングの容易さからシリコンが
用いられることが多く、角部２０は鋭角となり易い。
【００９２】この鋭角の角部２０において誘電体膜９内
に顕著な応力集中が発生しているため、従来の方法では
リーク電流が増加し、リフレッシュ時間が十分に取れな
いという問題があった。
【００９３】すなわち、図９に示すような、層間絶縁膜
２１の一部に下部電極８となる膜が埋め込まれている状
態から、穴（トレンチ）をエッチングによって形成し、
その内面に誘電体膜９を成膜する方法によってキャパシ
タを形成するとリーク電流が多くなり信頼性が低下し
た。
【００９４】この第６の実施形態では、図８に示すよう
に、シリコン、タングステン、タンタル、窒化チタン、
窒化タングステン、酸化チタン、白金、ルテニウム、イ
リジウム、酸化ルテニウム等よりなる導電膜１６を下部
電極８と誘電体膜９との間に形成する。
【００９５】これにより、第４の実施形態と同様に、シ
リコン膜を成膜することによって底部のエッジの曲率を
大きくすることができ、角部における角の応力集中を防
ぐことができる。
【００９６】したがって、キャパシタにおけるリーク電
流を低減することができ、リフレッシュ時間に十分なゆ
とりがある信頼性の高い半導体デバイスとすることがで
きる。なお、この第６の実施形態においては、下部電極
８に粗面化シリコン膜１１は形成されていないが、粗面
化シリコン膜１１を形成してもよく、粗面化シリコン膜
１１を形成する場合においても、通常のシリコン膜の場
合でもこの第６の実施形態の効果を期待することができ
る。
【００９７】図１０は、本発明の第７の実施形態である
半導体装置の主要部の概略断面模式図である。この第７
の実施形態は、トレンチ型のキャパシタの下部電極８の
上端部をＣＭＰ技術により研磨した例である。
【００９８】第５の実施形態で述べたように、下部電極
８をドライエッチングによって形成した場合には、先端
部が尖るという問題がある。粗面化シリコン膜１１を形
成した後に、エッチングする場合には、上端部に付着し
た粗面化シリコン膜１１がエッチングされる影響によ
り、上端部がさらに曲率の小さな、複雑な形状となる。
このため、従来のエッチングを用いた方法ではリーク電
流が増加するとう問題があったのである。
【００９９】そこで、この第７の実施形態においては、
下部電極８の上端部をＣＭＰの研磨面ＣにてＣＭＰ技術
を用いて研磨するので、上端部の曲率を大とすることが
でき、リーク電流を低く抑制することができる。
【０１００】また、下部電極８に粗面化シリコン膜１１
を形成した場合にも、ＣＭＰ技術を用いることによっ
て、上端部に付着した粗面化シリコン膜１１は削り取ら
れるために平坦となる。したがって、下部電極８に粗面
化シリコン膜１１を用いた場合でも、上端部における曲
率を大とすることできるので、リーク電流を低く抑制す
ることができ、リフレッシュ時間に十分なゆとりがある
信頼性の高い半導体デバイスとすることができる。
【０１０１】
【発明の効果】本発明は、以上説明したように構成され
ているため、次のような効果がある。キャパシタ下部電
極の表面に粗面化シリコン膜による凹凸を形成した場合
においても、粗面化シリコン膜の上部に上部シリコン膜
が形成されるため、上部シリコン膜に形成される角部は
粗面化シリコン膜の角部と比較して曲率を大きくでき
る。
【０１０２】また、誘電体膜と上部電極との界面に形成
される角部もその下地形状の影響を受けるため、曲率を
大きくすることができる。
【０１０３】したがって、本発明によれば、キャパシタ
部の下部電極に粗面化シリコン膜を採用して蓄積電荷量
を増加させた場合においても、キャパシタの角部におけ
る曲率を大きくできるので、キャパシタリークが小さく
抑えられ、信頼性の高い半導体装置及びその製造方法を
実現することができる。
【０１０４】また、本発明によればキャパシタの面積を
増加させるためにキャパシタ形状を王冠状やフィン状の
複雑形状とした場合においても、上部シリコン膜をその
上部に形成するので、上部シリコン膜と誘電体膜との界
面に形成される角部は下部シリコン膜の角部と比較して
曲率が大きくなり、また、誘電体膜と上部電極との界面
に形成される角部もその下地形状の影響を受けて曲率が
大きくなる。
【０１０５】したがって、本発明によれば、キャパシタ
部の形状を王冠状やフィン状に加工して表面積を増や
し、蓄積電荷量を増加させた場合においても、キャパシ
タの最小曲率を大きくできるので、キャパシタリークを
小さく抑えることができ、信頼性の高い半導体装置及び
その製造方法を実現することができる。
【０１０６】また、下部電極の先端部をＣＭＰ技術によ
り半導体基板の上記トランジスタが形成された面とほぼ
平行となるように、研磨してキャパシタ部を構成した場
合も、キャパシタの最小曲率を大きくでき、キャパシタ
リーク電流を小さく抑えることができ、信頼性の高い半
導体装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態である半導体装置の断
面模式図である。
【図２】図１の主要部の概略断面模式図である。
【図３】本発明の第２の実施形態である半導体装置の主
要部の概略断面模式図である。
【図４】本発明の第３の実施形態である半導体装置の主
要部の概略断面模式図である。
【図５】本発明の第４の実施形態である半導体装置の主
要部の概略断面模式図である。
【図６】本発明の第５の実施形態である半導体装置の主
要部の概略断面模式図である。
【図７】図６の例におけるＣＭＰ技術の説明図である。
【図８】本発明の第６の実施形態である半導体装置の主
要部の概略断面模式図である。
【図９】キャパシタ形状がいわゆるトレンチ状となって
いる半導体装置の製造の説明図である。
【図１０】本発明の第７の実施形態である半導体装置の
主要部の概略断面模式図である。
【図１１】従来の半導体装置の一例の概略断面模式図で
ある。
【図１２】従来の半導体装置の他の例の概略断面模式図
である。
【図１３】キャパシタ部の曲率とリーク電流との関係を
示すグラフである。
【図１４】リーク電流の発生部分の説明図である。
【図１５】従来の半導体装置のフィン形状のキャパシタ
部の断面摸式図である。
【符号の説明】
１ 半導体装置 ２ シリコン基板 ３ ゲート電極 ４ 層間絶縁膜 ５ 下層配線 ６ 層間絶縁膜 ７ キャパシタ部 ８ 下部シリコン膜 ９ 誘電体膜 １０ 上部電極 １０Ａ 素子分離膜 １１ 粗面化シリコン膜 １１Ａ ゲート酸化膜 １２ 上部シリコン膜 １３ 角部 １４ 角部 １５ 上部角部 １６ 導電膜 １７ 角部 １８ 上部配線 １９ 層間絶縁膜 ２０ 角部 ２１ 層間絶縁膜 ２２ 辺
フロントページの続き (72)発明者 増田 弘生 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】半導体基板と、この半導体基板上に形成さ
    れたトランジスタと、上記半導体基板上に形成されたキ
    ャパシタ部と、を少なくとも有する半導体装置におい
    て、 上記キャパシタ部は、少なくとも粗面化シリコン膜と誘
    電体膜と導電性のある電極膜とを備え、上記粗面化シリ
    コン膜と誘電体膜との間に導電膜が形成されていること
    を特徴とする半導体装置。
  2. 【請求項２】半導体基板と、この半導体基板上に形成さ
    れたトランジスタと、上記半導体基板上に形成されたキ
    ャパシタ部と、を少なくとも有する半導体装置におい
    て、 上記キャパシタ部は、少なくとも粗面化シリコン膜と誘
    電体膜と導電性のある電極膜とを備え、上記粗面化シリ
    コン膜と誘電体膜の間に導電性のあるシリコン膜が形成
    されていることを特徴とする半導体装置。
  3. 【請求項３】請求項１記載の半導体装置において、上記
    導電膜は、タングステン、タンタル、窒化チタン、窒化
    タングステン、酸化チタン、白金、ルテニウム、イリジ
    ウム、酸化ルテニウムのいずれかを含有することを特徴
    とする半導体装置。
  4. 【請求項４】半導体基板と、この半導体基板上に形成さ
    れたトランジスタと、上記半導体基板上に形成されたキ
    ャパシタ部と、を少なくとも有する半導体装置におい
    て、 上記キャパシタ部は、少なくとも第１のシリコン膜と誘
    電体膜と導電性のある電極膜とを備え、上記誘電体膜の
    下層に第１のシリコン膜が存在し、さらに第１のシリコ
    ン膜の下層に第２のシリコン膜が形成されており、第１
    のシリコン膜と誘電体膜との界面が１０ｎｍ以上の曲率
    を有することを特徴とする半導体装置。
  5. 【請求項５】半導体基板と、この半導体基板上に形成さ
    れたトランジスタと、上記半導体基板上に形成されたキ
    ャパシタ部と、を少なくとも有する半導体装置におい
    て、 上記キャパシタ部は、少なくともシリコン膜と誘電体膜
    と導電性のある電極膜とを備え、上記誘電体膜の下層に
    導電膜が存在し、さらに上記導電膜の下層に上記シリコ
    ン膜が形成されていることを特徴とする半導体装置。
  6. 【請求項６】半導体基板と、この半導体基板上に形成さ
    れたトランジスタと、上記半導体基板上に形成されたキ
    ャパシタ部と、を少なくとも有する半導体装置におい
    て、 上記キャパシタ部は、少なくともシリコン膜と誘電体膜
    と導電性のある電極膜とを備え、上記誘電体膜の下層に
    導電膜が存在し、さらに上記導電膜の下層に上記シリコ
    ン膜が形成されており、上記導電膜と上記誘電体膜との
    界面が１０ｎｍ以上の曲率を持つことを特徴とする半導
    体装置。
  7. 【請求項７】請求項５記載の半導体装置において、上記
    導電膜は、タングステン、タンタル、窒化チタン、窒化
    タングステン、酸化チタン、白金、ルテニウム、イリジ
    ウム、酸化ルテニウムのいずれかを含むことを特徴とす
    る半導体装置。
  8. 【請求項８】半導体基板と、この半導体基板上に形成さ
    れたトランジスタと、上記半導体基板上に形成された王
    冠型キャパシタ部と、を少なくとも有する半導体装置に
    おいて、 上記王冠型キャパシタ部は、少なくとも下部電極膜と、
    誘電体膜と、上部電極膜とを備え、上記王冠型キャパシ
    タ部の上端部は、直線状の辺となっており、この辺が上
    記半導体基板の上記トランジスタが形成された面とほぼ
    平行となっていることを特徴とする半導体装置。
  9. 【請求項９】半導体基板と、この半導体基板上に形成さ
    れたトランジスタと、上記半導体基板上の層間絶縁膜中
    に形成されたトレンチ型キャパシタ部と、を少なくとも
    有する半導体装置において、 上記トレンチ型キャパシタ部は、シリコンを含有する下
    部電極と誘電体膜との間に、タングステン、タンタル、
    窒化チタン、窒化タングステン、酸化チタン、白金、ル
    テニウム、イリジウム、酸化ルテニウムのいずれかを含
    有する導電膜を備えることを特徴とする半導体装置。
  10. 【請求項１０】半導体基板と、この半導体基板上に形成
    されたトランジスタと、上記半導体基板上に形成された
    キャパシタ部と、を少なくとも有する半導体装置におい
    て、 上記キャパシタ部は、少なくとも粗面化シリコン膜と誘
    電体膜と導電性のある電極膜とを備え、上記誘電体膜と
    隣り合う電極膜との界面の曲率が１０ｎｍ以上であるこ
    とを特徴とする半導体装置。
  11. 【請求項１１】半導体基板と、この半導体基板上に形成
    されたトランジスタと、上記半導体基板上に形成された
    トレンチ型キャパシタ部と、を少なくとも有する半導体
    装置において、 上記トレンチ型キャパシタ部は、少なくとも下部電極膜
    と、誘電体膜と、上部電極膜とを備え、上記トレンチ型
    キャパシタ部の上端部は、直線状の辺となっており、こ
    の辺が上記半導体基板の上記トランジスタが形成された
    面とほぼ平行となっていることを特徴とする半導体装
    置。
  12. 【請求項１２】半導体基板と、この半導体基板上に形成
    されたトランジスタと、上記半導体基板上に形成された
    トレンチ型キャパシタ部もしくは王冠型キャパシタ部
    と、を少なくとも有する半導体装置において、 上記キャパシタ部は、少なくとも粗面化シリコン膜を含
    む下部電極膜と、誘電体膜と、上部電極膜とを備え、上
    記キャパシタ部の下部電極上端部は、直線状の辺となっ
    ており、上記上端部に粗面化シリコン膜に起因する凹凸
    がないことを特徴とする半導体装置。
  13. 【請求項１３】半導体基板と、この半導体基板上に形成
    されたトランジスタと、上記半導体基板上に形成された
    キャパシタ部と、を少なくとも有する半導体装置の製造
    方法において、 下部電極を形成した後、この下部電極の表面に粗面化シ
    リコン膜を形成し、 上記粗面化シリコン膜の上面に上部シリコン膜を形成
    し、 上記上部シリコン膜の上面に誘電体膜を形成し、 上記誘電体膜の上面に上部電極を形成して上記キャパシ
    タ部を形成することを特徴とする半導体装置の製造方
    法。
  14. 【請求項１４】半導体基板と、この半導体基板上に形成
    されたトランジスタと、上記半導体基板上に形成された
    キャパシタ部と、を少なくとも有する半導体装置の製造
    方法において、 下部電極を形成した後、この下部電極の先端部を、上記
    半導体基板の上記トランジスタが形成された面とほぼ平
    行となるように、ＣＭＰ技術により研磨し、 上記下部電極の上部に誘電体膜を形成し、 上記誘電体膜の上面に上部電極を形成して上記キャパシ
    タ部を形成することを特徴とする半導体装置の製造方
    法。
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