KR20090000430A - 엠보싱 표면의 루테늄 스토리지노드를 갖는 캐패시터 제조방법 - Google Patents

엠보싱 표면의 루테늄 스토리지노드를 갖는 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 원통형 스토리지노드 구조를 적용함에 따른 스토리지노드의 리닝 현상 및 그에 따른 브릿지성 페일을 방지할 수 있는 캐패시터 제조 방법 및 원통형 스토리지노드를 적용하지 않으면서도 정전용량을 충분히 확보할 수 있는 캐패시터 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터 제조 방법은 콘택플러그가 형성된 기판 상부에 상기 콘택플러그를 노출시키는 콘케이브형 오픈영역을 갖는 절연막을 형성하는 단계; 상기 오픈영역의 측벽에 엠보싱유도막패턴을 형성하는 단계; 상기 오픈영역 내에 상기 엠보싱유도막패턴 상에서 선택적으로 엠보싱 표면을 갖는 스토리지노드를 형성하는 단계; 상기 스토리지노드를 포함한 절연막 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 플레이트전극을 형성하는 단계를 포함하고, 상술한 본 발명은 콘케이브 캐패시터 구조에서 스토리지노드로 루테늄막을 적용할 때 스토리지노드의 표면을 엠보싱형태로 형성하므로써 유효 표면적이 증가하여 셀의 정전용량을 증가시킬 수 있는 효과가 있다.
캐패시터, 엠보싱, 스토리지노드, 콘케이브, 루테늄막

Description

엠보싱 표면의 루테늄 스토리지노드를 갖는 캐패시터 제조 방법{METHOD FOR FABRICATING CAPACITOR HAVING RUTHENIUM STORAGE NODE WITH EMBOSSING SURFACE}
도 1은 종래기술에 따른 원통형의 스토리지노드를 도시한 도면.
도 2는 종래기술에 따른 스토리지노드 브릿지를 나타낸 도면.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 캐패시터의 스토리지노드 제조 방법을 도시한 공정 단면도.
도 4는 루테늄막 증착시 형성되는 엠보싱 표면을 나타낸 사진.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 22 : 층간절연막
23 : 콘택플러그 24 : 식각정지막
25 : 몰드절연막 27A : 엠보싱 유도막
28A : 엠보싱 28B : 스토리지노드
29 : 유전막 30 : 플레이트전극
본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히 캐패시터 제조 방법에 관한 것이다.
DRAM 소자와 같은 반도체 기억 소자의 집적화가 높아짐에 따라 셀 단면적의 감소가 심화되고 있다. 이에 따라, 소자의 동작에 요구되는 캐패시터의 정전 용량을 확보하기가 매우 힘들어지고 있다. 특히, 기가급 세대의 DRAM 소자를 동작하는데 필요한 정전 용량을 구현하는 캐패시터를 반도체 기판 상에 형성하기가 매우 어려워지고 있다. 따라서, 캐패시터의 정전 용량을 확보하는 여러 방안들이 제시되고 있다.
캐패시터의 정전 용량을 확보하는 방안으로는, 유전층의 두께를 줄이는 박막화 방안과, 고유전율을 가지는 고유전체를 유전막으로 사용하는 방안, 그리고 캐패시터의 유효 표면적(effective surface area)을 늘리는 방안 등이 제시되고 있다.
고유전체로 DRAM 소자 동작에 필요한 캐패시터를 제작하기 위해서는 폴리실리콘 전극 대신에 금속 물질들을 전극으로 사용하는 MIM(Metal Insulator Metal) 캐패시터가 유리하다. 폴리실리콘 전극의 경우 안정된 누설 전류 특성을 얻기 위해 폴리실리콘전극과 유전층간의 반응을 억제하기 위해서, 계면에 별도의 반응방지막의 도입이 필요하다. 또한, 유전층 증착시 쉽게 산화되어 원하지 않는 저유전층을 형성하여 정전 용량 특성을 열화시키는 경향이 있다.
이를 극복하기 위해서 금속 물질의 전극 도입이 요구되고 있으며 TiN 전극을 사용하여 Al2O3, HfO2, ZrO2과 같은 유전막을 적용한 캐패시터 공정이 활발히 개발되고 있다.
50nm급 이하의 초고집적 DRAM 소자의 개발을 위해서는 Al2O3, HfO2, 및 ZrO2보다 더 큰 유전상수를 가지는 TiO2와 같은 유전막의 개발이 요구되고 있으며, 이에 따라 전극물질도 Pt, Ru, Ir과 같은 귀금속(Noble metal) 물질의 도입이 요구되고 있다.
귀금속 물질은 일함수(work function)가 커서, 전극과 유전층 계면에 두 물질 고유의 일함수 차이에 인한 누설 전류 장벽층이 형성되어 누설 전류를 제어해줌으로 안정된 누설 전류 특성을 확보할 수 있는 유리한 점이 있다. 또한, 전극이 쉽게 산화되지 않고 산화되더라도 도전성을 유지할 수 있어, 유전층의 박막화를 통한 정전 용량 값의 증대를 가져오게 된다.
캐패시터의 유효표면적을 증가시키기 위한 방법으로는 원통형(Cylinder Type)의 스토리지노드(Storage Node)를 적용한 MIM 캐패시터 구조가 적용중에 있다.
도 1은 종래기술에 따른 원통형의 스토리지노드를 도시한 도면으로서, 하부층(11) 상에 원통형 스토리지노드(12)가 복수개 형성된다. 원통형 스토리지노드(12) 구조를 만들기 위해서는 희생막의 습식 식각 공정(이를 풀딥아웃(Full dip out) 공정이라 함) 및 건조과정을 필수적으로 진행한다.
그러나, 반도체 소자의 고집적화에 따른 스토리지노드간의 간격이 좁아지게 되고 상호 인접한 스토리지노드가 풀딥아웃 공정을 거치면서 케미컬의 표면장력에 의한 스토리지노드의 리닝(Leaning, 도면부호 '13' 참조)이 발생하는 문제가 있다.
이러한 리닝 현상에 의해 결과적으로 도 2에서와 같이 스토리지노드 브릿지(SN bridge)에 의한 듀얼비트페일(dual bit fail)이 발생하기 때문에 원통형의 스토리지노드를 적용하여 25fF/cell 이상의 정전용량을 안정적으로 얻는 방법도 그 한계점에 도달해 있다.
도 2는 종래기술에 따른 스토리지노드 브릿지를 나타낸 도면으로서, 인접한 스토리지노드간의 리닝으로 인해 브릿지가 발생하고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 원통형 스토리지노드 구조를 적용함에 따른 스토리지노드의 리닝 현상 및 그에 따른 브릿지성 페일을 방지할 수 있는 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 원통형 스토리지노드를 적용하지 않으면서도 정전용량을 충분히 확보할 수 있는 캐패시터 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터 제조 방법은 콘택플러그가 형성된 기판 상부에 상기 콘택플러그를 노출시키는 콘케이브형 오픈영역을 갖는 절 연막을 형성하는 단계; 상기 오픈영역의 측벽에 엠보싱유도막패턴을 형성하는 단계; 상기 오픈영역 내에 상기 엠보싱유도막패턴 상에서 선택적으로 엠보싱 표면을 갖는 스토리지노드를 형성하는 단계; 상기 스토리지노드를 포함한 절연막 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 플레이트전극을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 스토리지노드는 루테늄막으로 형성하는 것을 특징으로 하며, 상기 엠보싱유도막패턴은 Al2O3, HfO2, ZrO2, TiO2 및 Nb2O5로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 캐패시터 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(21) 상에 층간절연막(22)을 형성한 후, 층간절연막(22)을 식각하여 기판(21)의 표면을 노출시키는 콘택홀(SNC, 도면부호 생략)을 형성한다. 이어서, 콘택홀 내부에 매립되는 콘택플러그(23)를 형성한다. 기판(21)에는 소자분리(isolation), 게이트(gate), 비트라인(bit line) 등 DRAM 구성에 필요한 공정이 진행되어 있다. 기판(21)은 실리콘기판, 불순물주입층 또는 랜딩플러그콘택(Landing Plug Contact)일 수 있다. 층간절연막(22)은 산화막이다. 콘택 플러그(23)는 폴리실리콘막 증착 및 에치백을 통해 형성한 폴리실리콘 플러그로서, 스토리지노드콘택플러그(SNC Plug)의 역할을 한다.
층간절연막(22) 상에 식각정지막(24)을 증착한다. 식각정지막(24)은 질화막, 특히 실리콘질화막(Si3N4)을 사용한다. 이어서, 식각정지막(24) 상에 몰드절연막(25)을 형성한다. 몰드절연막(25)은 PSG, PETEOS와 같은 실리콘산화막 계열의 산화막이다.
공지의 포토레지스트패턴(도시 생략)을 식각장벽으로 하여 식각정지막(24)에서 식각이 정지하도록 몰드절연막(25)을 식각하고, 연속해서 식각정지막(24)을 식각한다. 이로써, 콘택플러그(23)의 표면을 노출시키는 콘케이브(Concave) 형태의 오픈영역(26)이 형성된다.
도 3b에 도시된 바와 같이, 오픈영역(26)이 형성된 몰드절연막(25) 상에 엠보싱유도막(Embossing induced layer, 27)을 형성한다. 이때, 엠보싱유도막(27)은 고유전상수(High k)를 갖는 유전막으로서, 예를 들어, 이성분계 산화막, 즉 Al2O3, HfO2, ZrO2, TiO2 및 Nb2O5로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다. 엠보싱유도막(27)은 화학기상증착법 또는 원자층증착법을 이용하여 적어도 200Å 이하(10∼200Å)의 두께로 증착한다. 한편, 엠보싱유도막(27)은 실리콘질화물(SiN)도 사용가능하고, 이때 실리콘질화물의 두께는 적어도 200Å 이하(10∼200Å)로 하여 증착한다. 실리콘질화물은 유전상수가 낮지만 후속 루테늄막과의 접착성이 매우 불량하여 엠보싱을 유도하는 역할을 한다.
도 3c에 도시된 바와 같이, 전면 건식식각 방법으로 엠보싱유도막(27)을 식각한다. 이로써, 오픈영역(26)의 바닥 및 몰드절연막(25) 표면의 엠보싱유도막은 제거하면서 오픈영역의 측벽에만 엠보싱유도막패턴(27A)을 잔류시킨다.
이와 같이, 전면 건식식각을 통해 오픈영역 바닥의 엠보싱유도막을 제거해주어 콘택플러그(23) 표면에서는 엠보싱유도막이 잔류하지 않게 되고, 이로써, 콘택플러그(23)와 후속 스토리지노드간 전기적 도통을 가능케 한다.
도 3d에 도시된 바와 같이, 엠보싱유도막패턴(27A)이 형성된 결과물의 전면에 루테늄막(28)을 증착한다. 루테늄막(28)은 스토리지노드로 사용되는 물질로서, 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 증착할 수 있다. 한편, 루테늄막(28) 증착전에 콘택플러그(23) 상에 오믹콘택 및 확산방지막 역할을 하는 금속성 전도체를 형성할 수 있다.
위와 같은 루테늄막(28) 증착시 루테늄막(28)과 엠보싱유도막패턴(27A)간에는 접착(Adhesion)성이 좋지 않아 엠보싱유도막패턴(27A) 상부에서만 선택적으로 루테늄막(28)이 엠보싱(Embossment, 28A)처럼 부풀어 오르는 형태를 갖는다. 따라서, 엠보싱(28A) 형태에 의해 루테늄막(28)은 표면적이 증가하게 되고, 루테늄막(28)이 스토리지노드로서 기능하므로 결국 스토리지노드의 표면적을 증가시킬 수 있다.
한편, 몰드절연막(25) 상에서는 루테늄막(28)이 엠보싱 형태로 부풀어 오르지 않는다. 이는 몰드절연막(25)으로 사용된 실리콘산화막 계열의 물질은 루테늄막(28)과의 접착성이 우수하기 때문이다.
그리고, 루테늄막은 통상적으로 증착후의 열처리를 통해 엠보싱 표면을 가질 수 있는 것으로 알려져 있으나, 이는 열처리가 추가로 필요할 뿐만 아니라, 열처리에 의해 하부구조가 어택받을 수 있다.
본 발명은 루테늄막의 증착과 동시에 루테늄막 표면에 엠보싱을 형성할 수 있으므로, 열처리와 같은 추가 공정없이도 유효표면적을 증가시킬 수 있어 공정을 단순화시킬 수 있다.
도 4는 루테늄막 증착시 형성되는 엠보싱 표면을 나타낸 사진으로서, 루테늄막(28)은 엠보싱유도막(27A) 표면에서 엠보싱(28A) 형태로 부풀어 오름을 알 수 있다.
도 3e에 도시된 바와 같이, 전면건식식각 또는 화학기계적연마(Chemical Mechanical Polishing) 방식으로 스토리지노드 분리 공정을 진행한다. 이로써, 몰드절연막(25) 상부의 루테늄막이 제거되어 오픈영역의 내부에 원통형의 스토리지노드(28B)가 형성된다. 스토리지노드(28B)의 벽(Wall)은 엠보싱(28A) 형태가 형성됨에 따라 전체적으로 표면적이 증가된 엠보싱(28A) 표면을 갖는 스토리지노드(28B)가 된다.
도 3f에 도시된 바와 같이, 엠보싱(도 3e의 28A) 표면을 갖는 스토리지노드(28B)가 형성된 결과물의 전면에 유전막(29)과 플레이트전극(30)을 형성한다. 유전막(29)은 Al2O3, HfO2, 및 ZrO2로 이루어진 그룹 중에서 선택된 어느 하나를 사용하거나, 이들 유전막보다 더 큰 유전상수를 가지는 TiO2와 같은 고유전체를 사용할 수 있다. 플레이트전극(30)은 Pt, Ru, Ir과 같은 귀금속(Noble metal) 물질을 사용한다.
상술한 실시예에 따르면, 본 발명의 캐패시터는 콘케이브(Concave) 형태의 캐패시터가 되며, 스토리지노드(28B)의 표면에 엠보싱(28A) 구조를 형성해주므로써 원통형 구조와 유사한 수준의 유효표면적을 가져 정전용량을 증대시킬 수 있다.
또한, 풀딥아웃 공정과 같은 습식공정을 진행하지 않아도 되므로, 이웃한 스토리지노드간 리닝현상이 근본적으로 발생되지 않는다.
또한, 스토리지노드(28B)가 루테늄막이므로, 일함수(work function)가 커서, 스토리지노드와 유전막 계면에 두 물질 고유의 일함수 차이에 인한 누설 전류 장벽층이 형성되어 안정된 누설 전류 특성을 확보할 수 있다. 또한, 스토리지노드가 쉽게 산화되지 않고 산화되더라도 도전성을 유지할 수 있어, 유전막의 박막화를 통한 정전 용량의 증대를 가져오게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 콘케이브 캐패시터 구조에서 스토리지노드로 루테늄막을 적용할 때 스토리지노드의 표면을 엠보싱형태로 형성하므로써 유효 표면적이 증가하여 셀의 정전용량을 증가시킬 수 있는 효과가 있다.

Claims (8)

  1. 콘택플러그가 형성된 기판 상부에 상기 콘택플러그를 노출시키는 콘케이브형 오픈영역을 갖는 절연막을 형성하는 단계;
    상기 오픈영역의 측벽에 엠보싱유도막패턴을 형성하는 단계;
    상기 오픈영역 내에 상기 엠보싱유도막패턴 상에서 선택적으로 엠보싱 표면을 갖는 스토리지노드를 형성하는 단계;
    상기 스토리지노드를 포함한 절연막 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 플레이트전극을 형성하는 단계
    를 포함하는 캐패시터 제조 방법.
  2. 제1항에 있어서,
    상기 스토리지노드는 루테늄막으로 형성하는 캐패시터 제조 방법.
  3. 제2항에 있어서,
    상기 루테늄막은 화학기상증착법 또는 원자층증착법을 이용하여 증착하는 캐패시터 제조 방법.
  4. 제1항에 있어서,
    상기 엠보싱유도막패턴은,
    상기 엠보싱유도막패턴용 물질을 증착한 후 전면 건식식각하여 형성하는 캐패시터 제조 방법.
  5. 제4항에 있어서,
    상기 엠보싱유도막패턴용 물질은 화학기상증착법 또는 원자층증착법을 이용하여 증착하는 캐패시터 제조 방법.
  6. 제1항 또는 제4항에 있어서,
    상기 엠보싱유도막패턴은,
    Al2O3, HfO2, ZrO2, TiO2 및 Nb2O5로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 캐패시터 제조 방법.
  7. 제1항 또는 제4항에 있어서,
    상기 엠보싱유도막패턴은 10∼200Å 두께인 캐패시터 제조 방법.
  8. 제1항 또는 제4항에 있어서,
    상기 엠보싱유도막패턴은, 실리콘질화물(SiN)을 포함하는 캐패시터 제조 방법.
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