KR960026825A - 반도체 메모리 소자의 제조방법 - Google Patents
반도체 메모리 소자의 제조방법 Download PDFInfo
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Abstract
본 발명은 반도체 기판에 트렌치 웰을 형성하고, 이것을 이용하여 캐패시터를 형성하는 공정을 갖는 반도체 메모리 소자의 제조방법에 관한 것이다. 현재 반도체 메모리 소자의 캐패시터 형성구조는 캐패시터의 면적을 최대화하는데 주력하고 있으며, 또한 캐패시터 전극 사이의 절연체를 기존의 실리콘 산화막에서 점차 유전률이 큰 절연체로 대체하는 추세에 있다.
본 발명은 캐패시터의 전극을 삼중 구조로 하여 캐패시터의 용량을 증가시키는 방법으로서, 종래보다 넓은 캐패시터 면적이 형성되고, 절연막의 두께가 변동되지 아니하고도 그 절연막의 파괴, 열화의 우려를 증대시키지 아니하면서, 증대된 캐패시터 용량을 얻을 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2가도 내지 제2바도는 본 발명에 따른 트렌치 웰 구조와 적층 구조를 혼합하여 형성시키는 공정을 나타낸 단면도.
Claims (3)
- 반도체 메모리 소자의 제조방법에 있어서, 삼중구조의 전극을 형성하기 위하여 3단계의 폴리실리콘 증착공정을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제1항에 있어서,상기 삼중 구조의 전극을 형성하기 위한 폴리실리콘 중착공정은 반도체기판에 형성된 트렌치 웰의 하부 및 측면부에 제1폴리실리콘을 증착, 도펀트 도핑 및 식각의 과정을 거쳐 전극의 제1부분을 형성하고, 전극의 제1부분 상부에 제2폴리실리콘을 증착하여 다시 도펀트 도핑을 진행한 다음, 부분적 식각을 통하여 전극의 제2부분을 형성하며, 희생층을 증착하고, 상기 트렌치 웰 상부에 적층된 상기 희생층 중 상기 트렌치 웰 부분을 부분적으로 식각하여 전극의 제2부분을 일부 노출시킨 후, 제3폴리실리콘을 증착하고 도핑과정을 거쳐 부분 식각함으로써 수평면상의 폭이 상기 폴리실리콘 전극의 제1부분과 동일한 정도의 폴리실리콘전극의 제3부분을 형성한 후, 희생층을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제2항에 있어서, 상기 희생층은 TEOS막인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940035692A KR960026825A (ko) | 1994-12-21 | 1994-12-21 | 반도체 메모리 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940035692A KR960026825A (ko) | 1994-12-21 | 1994-12-21 | 반도체 메모리 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR960026825A true KR960026825A (ko) | 1996-07-22 |
Family
ID=66688757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940035692A KR960026825A (ko) | 1994-12-21 | 1994-12-21 | 반도체 메모리 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960026825A (ko) |
-
1994
- 1994-12-21 KR KR1019940035692A patent/KR960026825A/ko not_active Application Discontinuation
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