CN110770858B - 用于芯片到芯片近场通信的电感器 - Google Patents

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Abstract

器件包括位于第一基板上的第一电感器。所述第一电感器具有至少一匝位于与所述第一基板的平面垂直的平面中。所述第一电感器的位置可以与第二电感器进行近场耦合。所述第二电感器位于第二基板上，具有至少一匝位于与所述第二基板的平面垂直的平面上。所述第二电感器与所述第一电感器基本平行。这种布置可用于两个集成电路之间的近场耦合，包括边缘到边缘耦合。

Description

用于芯片到芯片近场通信的电感器
相关申请案交叉申请
本申请要求于2017年6月16日递交的发明名称为“用于芯片到芯片近场通信的电感器”的第15/625,731号美国专利申请案的在先申请优先权，该在先申请的内容以引入的方式并入本文。
技术领域
本发明大体上涉及集成电路器件。具体地，本发明涉及在集成电路中用于电感器和互耦的线圈，包括用于近场通信技术和峰值电感器。
背景技术
近场通信或耦合是一种用于系统内封装(system-in-package，简称SiP)和三维芯片集成的技术。三维集成电路(Three-dimensional integrated circuit，简称3D IC)是指通过堆叠硅晶片并将其互连以获得更高密度和功率扩展而制造的集成电路。3D IC目前用于各种应用，包括3D存储器接口(如高带宽存储器)。2.5维(Two-and-a-half-dimension，简称2.5D)集成电路是SiP的另一示例。
3D IC可以使用现有技术中已知的各种技术(例如引线键合、倒装芯片和硅通孔(through silicon via，简称TSV)进行机械互连。但是，这些技术可能成本高昂，也可能会遇到可靠性问题。此外，这些技术可能不适用于需要高带宽的应用。
或者，可以使用近场无线连接或近场无线耦合(Near Field Wireless Coupling，简称NFC)互连二维(two-dimensional，简称2D)、2.5D或3D IC，而无需机械互连。所述芯片可以通过电感耦合器、电容耦合器或传输线耦合器进行无线耦合。在NFC中，一个或多个电感器放置在一个或多个芯片上。磁通量由发射电感器产生。另一芯片上的接收电感器将所述磁通量转换为电流。在电感耦合中，所述芯片可以堆叠，以便所述电感器从一个芯片重叠到另一个芯片。当所述芯片靠近时，电感耦合也可以发生在所述芯片边缘，因为减小所述电感器之间的距离可提高传输效率。这种边缘到边缘的耦合可以位于两个芯片并排放置的2D或2.5D IC中。此外，当电感器之间的距离增大时，必须相应地增大所述电感器的尺寸，以补偿所述降低的耦合强度。与机械连接相比，NFC可以提供成本、性能和可靠性优势。与其它SiP IC集成方法相比，NFC技术的成本更低，而且性能更好，但传统NFC技术往往会降低耦合效率。
此外，用于各种应用(包括NFC)和带宽扩展的传统电感器需要占用基板或芯片很大面积。
考虑到以下示例实施例的详细说明，可能发现现有系统存在其它困难。
发明内容
此处描述的示例垂直电感器可适用于传统上在所述集成电路的所述水平面中实现的集成电感器。
此处描述的示例垂直电感器可以减少电感器通常使用的面积，尤其是NFC SiP IC和峰值电感器中使用的面积。这可以使芯片上的更多区域可用于所述IC的其它组件。此外，本文描述的示例垂直电感器可以缩短电感器之间的距离，从而增加磁耦合，由此提高发射和接收电感器之间的耦合强度，从而可以提高效率。
在一些方面，本发明提供了一种包括位于基板上的至少一个电感器的器件。所述至少一个电感器具有至少一匝位于与所述基板的平面垂直的平面中。所述至少一个电感的位置可以与另一电感进行近场耦合。
根据可与本文公开的其它实施例结合的实施例，本发明还描述了一种器件，其中所述至少一个电感位于或靠近所述基板边缘。
根据可与本文公开的其它实施例结合的实施例，本发明还描述了一种器件，其中至少一个电感是串联峰值电感、并联峰值电感或T型线圈中的一个。
根据可与本文公开的其它实施例结合的实施例，本发明还描述了一种器件，其中所述基板包括集成电路。
根据可与本文公开的其它实施例结合的实施例，本发明还描述了一种器件，其中所述至少一个电感器包括所述集成电路的第一金属层的第一段和所述集成电路的第二金属层的第二段。所述第一段和所述第二段通过至少一个通孔进行电耦合，以形成所述至少一个电感器的至少一匝。
根据可与本文公开的其它实施例结合的实施例，本发明还描述了一种器件，其中所述至少一个电感器的顶部由所述集成电路的上金属层的一段限定；所述至少一个电感器的侧部由所述集成电路的一个或多个中间金属层的一个或多个相应段限定；所述至少一个电感器的底部由所述集成电路的一个或多个下金属层的一个或多个相应段限定。所述各段通过通孔进行电耦合，以形成所述至少一个电感器的至少一匝。
根据可以与本文公开的其它实施例相结合的实施例，本发明还描述了一种器件，其中所述上层金属层是所述集成电路的重分布设计层(redistribution design layer，简称RDL)。
根据可与本文公开的其它实施例结合的实施例，本发明进一步描述了一种器件，其中所述上金属层是用于所述集成电路的铝焊盘(aluminum for bond pad，简称AP)层。
根据可与本文公开的其它实施例结合的实施例，本发明还描述了一种器件，其中所述至少一个电感器包括多匝。
根据可与本文公开的其它实施例结合的实施例，本发明还描述了一种器件，其中所述基板是集成电路，其中所述至少一个电感器包括所述集成电路的第一金属层的各段和所述集成电路的第二金属层的各段，所述各段通过通孔进行电耦合，并且所述至少一个电感器的相邻匝以多金属层阶梯式连接。
根据可与本文公开的其它实施例结合的实施例，本发明还描述了一种器件，其中所述至少一个电感器的所述各匝在尺寸上彼此相似。
在一些方面，本发明描述了一种包括位于第一基板上的第一电感器的器件。所述第一电感器具有至少一匝位于与所述第一基板的平面垂直的平面中。所述器件还包括位于第二基板上的第二电感器。所述第二电感器具有至少一匝位于与所述第二基板的平面垂直的平面中。所述第一基板和所述第二基板基本上彼此平行。所述第一电感器和所述第二电感器设计为彼此电感耦合。
根据可与本文公开的其它实施例结合的实施例，本发明还描述了一种器件，其中所述电感中的至少一个是串联峰值电感、并联峰值电感或T型线圈中的一个。
根据可与本文公开的其它实施例结合的实施例，本发明还描述了一种器件，其中所述第一基板包括集成电路。
根据可与本文公开的其它实施例结合的实施例，本发明还描述了一种器件，其中所述第一电感器包括所述集成电路的第一金属层的第一段和所述集成电路的第二金属层的第二段。所述第一段和所述第二段通过至少一个通孔进行耦合，以形成所述第一电感器的至少一匝。
根据可与本文公开的其它实施例结合的实施例，本发明还描述了一种器件，其中所述第一电感器的顶部由所述集成电路的上金属层的一段限定；所述第一电感器的侧部由所述集成电路的一个或多个中间金属层的一个或多个相应段限定；所述第一电感器的底部由所述集成电路的一个或多个下金属层的一个或多个相应段限定。所述各段通过通孔进行电耦合，以形成所述第一电感器的至少一匝。
根据可以与本文公开的其它实施例相结合的实施例，本发明还描述了一种器件，其中所述上层金属层是所述集成电路的重分布设计层(redistribution design layer，简称RDL)。
根据可与本文公开的其它实施例相结合的实施例，本发明进一步描述了一种器件，其中所述上金属层是用于所述集成电路的铝焊盘(aluminum for bond pad，简称AP)层。
根据可与本文公开的其它实施例结合的实施例，本发明进一步描述了一种器件，其中所述第一基板和所述第二基板按边缘到边缘定位。
根据可与本文公开的其它实施例结合的实施例，本发明还描述了一种器件，其中所述第一电感器包括多匝。
根据可与本文公开的其它实施例结合的实施例，本发明还描述了一种器件，其中所述第一基板是集成电路，其中所述第一电感器包括所述集成电路的第一金属层的各段和所述集成电路的第二金属层的各段，所述各段通过通孔进行电耦合，并且所述第一电感器的相邻匝以多金属阶梯式连接。
根据可与本文公开的其它实施例相结合的实施例，本发明还描述了一种器件，其中所述第一电感器和所述第二电感器用于在系统内封装、片上系统、系统上封装或多芯片模块中进行近场通信。
附图说明
现在将通过示例参考示出本申请的示例实施例的附图，其中：
图1A是示例水平排列现有技术电感器的透视图；
图1B是使用耦合电感器进行带宽扩展的示例电路的透视图；
图2是示例水平排列现有技术电感器的顶图；
图3是根据本文公开的实施例的示例垂直排列电感器的侧视图；
图4是根据本文公开的实施例的示例垂直排列电感器的透视图；
图5是为NFC设计的示例多匝垂直排列电感器的透视图；
图6示出了使用垂直排列电感器进行示例耦合配置与使用水平排列电感器进行耦合配置比较的示例半导体的示意图；
图7示出了具有示例垂直排列电感的半导体与具有示例水平排列电感的半导体比较的顶示图；
图8是比较水平排列和垂直排列电感器之间的耦合强度的模拟结果图；
图9是根据本文公开的实施例的示出具有不同匝数的垂直排列电感器的电感的模拟结果图；
图10是示出了本文公开的所述垂直排列电感器的制造示例的示例方法的流程图。
在不同的附图中可能使用了类似的参考标号来表示类似的组件。
具体实施方式
图1A示出了示例水平排列的电感耦合电感器对100。所述电感器对100包括电感器102a和电感器102b(通常称为电感器102)。电感102a、102b可以在基板(未图示)上提供，所述基板可以是集成电路的一层或两层。电感器102采用标准多层布线和通孔形成，这可以在所述电感器周围形成磁场。如图1A所示，所述电感器102以水平平行配置并排排列。在本发明中，术语“水平”指所述集成电路的平面，术语“垂直”指垂直于所述水平平面的任何平面。因此，水平排列电感器100是匝与所述集成电路的平面基本平行且中心轴线(即，所述电感器100的匝所围绕的轴线)与所述集成电路的平面基本垂直的电感器。
在图1A的示例中，当所述水平排列电感器102用于两个集成电路的边缘到边缘耦合时，仅沿着每个电感器102a、102b的一个边缘实现电感耦合。因此，所述电感器102之间的耦合强度可能会降低到堆叠电感器的耦合强度的大约1/4。边缘到边缘耦合集成电路之间的传输效率强烈取决于电感器之间的距离。在电感耦合中，尽量减小耦合距离并增大所述耦合横截面积是实现功率效率的理想选择。如果电感器102之间的距离D约为所述电感器102宽度或横向尺寸的1/3至1/2，则附近噪声源/干扰可能会出现高耦合强度和最小串扰。在实际实施中，所述距离D可大于所述电感器102的宽度的1/3至1/2。
图1B示出了示例传统电路120。所述电路120包括电感器130a、130b，这些电感器是电感耦合的。此类电感器可用于带宽扩展，并可称为峰值电感器。图1B示出了使用分流器峰值运行的示例峰值电感器。此外，还可以使用串联峰值电感器和T型线圈电感器。
如图1A所示，电感器倾向于在其所位于的硅基板的水平平面中实现。在一些示例中，对于NFC应用，水平排列电感器占用面积为大约150μm x 150μm；对于峰值电感器，占用面积为25μm x 25μm。所述水平排列电感器不仅占用其所在金属层上的面积，其产生的磁场还会导致所述集成电路的其它金属层中的电感器上方和下方的相应区域被阻止使用。
此外，与彼此重叠时相比，水平排列NFC电感器在从芯片边缘到芯片边缘之间的耦合效率不太高。这是因为，当边缘到边缘排列时，每个电感器的一侧仅可用于耦合，如结合上面的图1A所示和所述。
图2是单匝水平排列电感器200(也称为水平电感器)的顶示图，所述电感器可以水平放置在基板上，例如集成电路的一层(未图示)。水平排列电感器(例如电感器200)通常实施在所述集成电路的一个金属层(通常是最高的金属层)中。所述水平排列电感器200通常占用所述集成电路上的大量面积，并防止占用较低金属层中的相同面积。
图3是单匝垂直排列电感器300(也简称为垂直电感器)的侧剖面图。垂直排列电感器300是匝与所述基板平面(例如集成电路)基本上垂直且中心轴与所述基板平面基本上平行的电感器。在本文所述的各种示例电感器中，所述基板是集成电路。但是，也可以使用其它基板。
所述垂直排列电感器300至少部分地通过形成穿过多个金属层的导电路径来构造，所述导电路径从最顶层302(可以是集成电路的上金属层之一)，通过随后的金属层304到一个或多个底层306(可以是集成电路的一个或多个下金属层)，其中，所述层302、304、306通过通孔308连接，如下面结合图4更详细描述的。比较图2和图3说明垂直排列电感器300可以通过使用集成电路的多金属层而不是单层实现与水平排列电感器200类似的电感器配置和尺寸。
图4是根据本文公开的实施例的用于单匝垂直对齐电感器400的3D模型的透视图。所述垂直排列电感器400包括顶部、侧部和底部。在此示例中，所述垂直排列电感器400的顶部由来自集成电路上层的上层金属层段402形成。在此示例中，所述垂直排列电感器400的底部由来自所述集成电路的一个或多个下层的一个或多个下金属层段406形成，其中，一个或多个下金属层段406通过通孔409堆叠在一起并电耦合在一起。所述垂直排列电感器400的侧部由来自所述集成电路的一个或多个中间层的一个或多个中间金属层段404形成，其中，一个或多个中间金属层段通过通孔408彼此电耦合以及电耦合到顶部和底部。在集成电路上，所述金属层段402、404、406彼此重叠并通过多个通孔408电连接，以形成所述垂直排列电感器400的至少一个匝。
选择用于形成所述垂直排列电感器400的集成电路的金属层、金属层数量或金属层数量和特定层数量，可能会因制造工艺、应用和制造限制中的任何或全部而有所不同。例如，所述上层金属层段402可以来自集成电路的M11层、所述铝焊盘(aluminum forbondpad，简称AP)层或所述重分布层(Redistribution Layer，简称RDL)。在图4所示的示例中，所述上层金属层段402来自所述AP层。一些模拟研究发现，与使用所述M11层相比，将所述AP层用于所述上层金属层段402可提高耦合强度。预计将所述RDL用于所述上层金属层段402将进一步提高耦合强度。中间层段404可以由集成电路的中间金属层(例如所述M7到M11层)形成。如果所述上金属层段402使用所述M11层，则所述中间金属层段404可以由所述M7层到M10层形成。
在图4的示例中，所述垂直对齐电感器400的底部由多个下金属层段406形成，所述下金属层段406对应于集成电路的下金属层，例如所述M1、M2、M3、M4、M5和M6金属层。如上文所述，所述下金属层段406可通过通孔409堆叠并电耦合在一起，以实现所述垂直排列电感器400的底部所需的厚度并降低串联电阻。
当在半导体器件、集成电路或芯片等基板上制造时，所述垂直排列电感器400垂直于所述基板的平面排列。也就是说，所述垂直排列电感器400的一匝或多匝处于垂直于所述基板平面的平面中。所述垂直排列电感器400可使用任何合适的制造工艺制造。所述垂直排列电感器400的特性，包括所述垂直排列电感器400的高度、宽度和深度、至少一个金属层的选择和数量、通孔408、409的大小和数量以及匝间间距，可能取决于所述垂直排列电感器400的制造工艺和应用。在一些示例中，所述垂直排列电感器400的尺寸(例如高度H)可仅限于某些值或范围，取决于所述集成电路的设计和制造。例如，当所述AP层用于所述上层金属层段402时，所述上层金属层段402的厚度可能取决于所述AP层的厚度。在图4的示例中，所述上金属层段402的宽度约为1.8μm。所述中下金属层段404、406的宽度约为3.2μm。
例如，在所述单晶体管7nm级器件中，垂直排列电感器400的高度可能约为3μm。通过使用所述AP层形成所述上金属层段402，此高度可增加约2μm，总计5μm。
所述垂直排列电感器400可以具有输入端口(未图示)和连接到第一端410和第二端412的输出端口(未图示)。在图4的示例中，所述第一端410和所述第二端412可以位于同一金属层上。在其它示例中，所述第一端410和第二端412可以设置在不同的金属层上。可以根据实现方式选择所述第一端410和所述第二端412的位置。
在图4中，形成所述垂直排列电感器400的侧部的金属层段404错开，使得所述金属层段404以阶梯状配置连接。这种配置导致单匝的一端410与另一端412横向偏移。这使得多匝电感器能够通过连接几个单匝的端部410、412而形成。图5示出了多匝垂直排列电感器的示例。图5是示例4匝垂直排列电感器对500a、500b(通常称为多匝垂直排列电感器500)的透视图。所述电感器对500布置为相互耦合，并以距离D隔开。每个多匝垂直排列电感器500可以设置在各自的基板上，例如各自的集成电路(未示出)，并且所述多匝垂直排列电感器500可以设置为在所述集成电路之间进行边缘到边缘耦合。每个多匝垂直排列电感器500具有第一端510a、510b(通常称为第一端510)和第二端512a、512b(通常称为第二端512)，用于连接到输入端口和输出端口。在此示例中，所述多匝垂直排列电感器500的每一匝的形成与图4的所述单匝垂直排列电感器400类似。在图5所示示例中，所述匝间间距约为3.6μm。
尽管图5示出了两个4匝垂直排列电感器500，但在一些示例中，耦合电感器对中每个电感器的匝数可以不同。例如，多匝垂直排列电感器500可与单匝垂直排列电感器400耦合。此外，所述垂直排列电感器中的匝数可随着连接在一起的单匝数量的增加或减少而变化。例如，图5中所示的所述4匝垂直排列电感器500只需形成一个额外的单匝，并在现有4匝的一端510、512连接该额外的匝即可增加至5匝。所述多匝垂直排列电感器500的每一匝在尺寸(例如，高度、宽度、深度和整体形状中的任意或全部)和构造上可能基本相似。
由于所述水平排列电感器仅在一个或两个金属层中形成，且所述匝以螺旋形式形成，因此传统水平排列电感器的匝数往往有限。此类限制可能不适用于所披露的垂直排列电感器。
在图5中，所述多匝垂直排列电感器500是彼此之间的距离D。距离D可能会因应用而异。距离D还可以针对NFC应用的耦合强度和耦合效率进行优化。在使用中，一个所述垂直排列电感器500a用作发送电感器，另一个所述电感器500b用作接收电感器。在一些实施例中，所述垂直排列电感器500可设计为能够在相同或不同时间同时用作发射和接收电感器。当使用所述电感器对500时，在所述发送电感器500a中生成磁通量，并在所述距离D上传送到所述接收电感器500b，该电感器将所述磁通量转换为电流。这样，垂直排列电感器500可以通过电感耦合进行无线耦合，例如，在两个集成电路之间启用边缘到边缘NFC。
如图6所示，与使用传统水平排列电感器650的集成电路(integrated circuit，简称IC)不同，每个具有垂直排列电感器600的两个集成电路可以布置成使所述垂直排列电感器600彼此面对。也就是说，两个垂直排列电感器600的整个平面均可用于电感耦合。相比之下，在所述传统水平排列电感器650中，只有每个水平排列电感器650的一侧可用于耦合。
在所述垂直排列电感器对600中，所述电感器600可以靠近各自集成电路的边缘放置，从而缩短了电感器600之间的距离。由于电感器之间的距离影响耦合强度，垂直排列电感器600之间的耦合效率可能比传统水平排列电感器650更高。对于集成电路之间的边缘到边缘耦合，所述垂直排列电感器600之间的耦合距离更短，且更直接。
虽然集成电路的距离相同(例如，约3μm)，但是与所述垂直排列电感器对600相比，在所述水平排列电感器对650中电感器的表面之间的距离(用虚线箭头表示)更大。与所述水平排列电感器650的传统耦合相比，所述垂直排列电感器600之间的场强有所提高，这可以提高耦合效率。因此，所述垂直排列电感器可以改善集成电路之间的边缘到边缘通信。
在一些示例中，所述垂直排列电感器600可以布置在每个集成电路上，使得所述垂直排列电感器600共享公共中心轴，这可以进一步增加所述电感器600之间的电感耦合。
图7比较了采用垂直排列电感器600的集成电路与采用传统水平排列电感器650的集成电路的顶视图。如图7所示，使用垂直排列电感器600可以使更多的电感器600置于所述集成电路的边缘，从而为集成电路之间的边缘到边缘耦合提供更多的机会。
此外，如图7所示，垂直排列电感器600与水平排列电感器相比，可以占用集成电路上金属层的减少面积。更多的集成电路区域不受所述垂直排列电感器600的影响，为其它组件(例如电网、电源凸点和电路)的放置提供了更多的区域。例如，当耦合电感器用作峰值电感器时，这也可能有用。
图8是模拟结果的曲线图，示出了使用水平排列电感器的两个集成电路之间的边缘到边缘耦合强度与使用垂直排列电感器的集成电路之间的边缘到边缘耦合强度。使用所述顶部的AP层的垂直排列电感器也与使用所述顶部M11层的垂直排列电感器进行比较。在这些模拟中，所述水平排列电感器和所述垂直排列电感器在相同的电感值(pH值约330)下进行模拟，其中两匝线圈和集成电路之间的间隔距离D为3μm。所述模拟发现，使用所述顶部AP层的垂直排列电感器之间的耦合效率比水平排列电感器之间的耦合效率高约10分贝(decibel，简称dB)。与所述水平排列电感器相比，所述顶部使用所述M11层的垂直排列电感器的耦合效率提高了约4dB。
在进一步的模拟(未图示)中，发现通过使用旋转更少的垂直排列电感器和增加所述垂直排列电感器的高度H，垂直排列电感器之间的耦合可以进一步增加。因此，耦合强度和电感器尺寸之间可以进行折衷。在一些模拟中，发现具有2-4匝的垂直排列电感器通过合理的电感器尺寸为给定电感提供了强耦合。通过使用更厚的金属层和更多的金属层中的至少一个来增加垂直排列电感器的高度，从而形成垂直排列电感器的顶部、侧部和底部的任意或全部。
图9是模拟结果的曲线图，示出了垂直排列电感器中的电感与匝数。图9的模拟电感器具有由所述M11层构成的顶部和由所述M1到M6层共同构成的底部。所述模拟中的电感器长20μm，金属层M1-M6和M11的段宽度约为1μm。
多匝电感器的电感可使用以下公式计算：
L～2.5*(N-1)*L0，
其中，L0是单匝电感器的电感，N是匝数(N>1)。其它具有不同配置(例如，使用不同金属层)的垂直排列电感器由于匝间距不同，可能具有不同的公式。
随着匝数的增加，所述电感随后会增加。在需要更高的电感而不是更高的耦合效率的应用中，所述更多的匝数可能是更好的选择。
提高耦合效率可能会提高NFC应用的性能。与传统水平排列电感器相比，本文所公开的垂直排列电感器的改进耦合可以使电感器具有与差动电感器类似的特性。差分电感器具有与其它电感器相当的电感值，但占用的面积较小。差分电感器还增加了用于差分激励的质量(Quality，简称Q)系数，并且具有改进的共模抑制比。对于某些应用，增加Q系数是重要考虑因素。通过优化所述电感器在此类电路中的放置，峰值电感之间的耦合可以进一步增加。
图10是示出了用于制造垂直排列电感器的示例方法1000的流程图，例如，如图4和图5所示，其中所述基板是集成电路。通常，本文所公开的电路可以使用任何合适的芯片制造工艺进行制造，例如，根据台湾半导体制造公司(Taiwan Semiconductor ManufactureCompany，简称TSMC)N16FF+工艺，或适用于芯片的任何其它工艺，包括7nm、16nm、28nm和65nm技术。
以下示例方法1000仅作为示例描述，而非限制或穷举。
根据所述示例方法1000，在基板上制造并布置了一个或多个垂直排列电感器。所述基板可以是集成电路或其它合适的基板。所述垂直排列电感器可以设置在所述集成电路的边缘或靠近集成电路的边缘，或者其它所需位置。
在1002中，在所述集成电路制造过程中，所述垂直排列电感器的底部由一个或多个下金属层形成。所述金属层可以使用化学汽相沉积、物理汽相沉积或其它合适的沉积技术沉积。随后，使用合适的图案化和蚀刻技术对所述金属层进行图案化和蚀刻，以形成所述下金属层各段的底部。在所述底部使用多个下部金属层时，所述下部金属层可以电耦合(例如，使用通孔)。
在1004中，在集成电路制造过程中，所述垂直排列电感器的侧部由一个或多个中间金属层形成，例如使用与步骤1002类似的技术。通孔可用于将所述中间金属层段彼此电连接，并将其连接到形成于1002的底部。
在1006中，在集成电路制造过程中，所述垂直排列电感器的顶部由上金属层形成，例如使用与步骤1002中类似的技术。通孔可用于将所述顶部电耦合到1004处形成的侧部。
所述垂直排列电感器可设计为支持两个集成电路之间的边缘到边缘电感耦合或其它近场耦合，如前所述。所述两个集成电路可以位于相同或不同的基板上，例如，位于同一封装中。
虽然已描述了某些尺寸和配置，但这些尺寸和配置仅作为示例提供，而非限制。对于不同的应用，尺寸和配置视情况而定。
此处公开的示例可适用于NFC技术中，用于系统内封装(system-in-package，简称SiP)IC应用(包括2D、2.5D或3D IC)、片上系统(system-on-a-chip，简称SoC)应用、系统上封装(system-on-package，简称SoP)应用和多芯片模块(multi-chip module，简称MCM)应用，以及各种网络、存储、计算和移动系统，包括需要在电感器之间实现高速和高能效耦合的电感器。
此处公开的示例也适用于具有集成电感器的电路，这些电感器通常在所述电路的水平平面中实现。
此处公开的示例也适合用作分流峰值电感器。
尽管本发明以特定的顺序描述了方法和流程，但可以酌情省略或更改方法和流程的一个或多个步骤。一个或多个步骤可以按顺序执行，但不能按步骤描述的顺序执行(视情况而定)。
尽管描述了本发明，但至少部分地，就方法而言，本领域普通技术人员将理解，本发明还涉及用于执行所述方法的至少一些方面和特征的各种组件，无论是通过硬件组件、软件或两者的任意组合。相应地，本发明的技术方案可通过软件产品的形式体现。合适的软件产品可以存储在预录的存储设备或其它类似的非易失性或非瞬时性计算机可读介质中，例如DVD、CD-ROM、U盘、可移动硬盘或其它存储介质。所述软件产品包括其上存储的指令，这些指令使处理设备(例如个人计算机、服务器或网络设备)能够执行本文所公开的方法的示例。
本发明可以其它特定形式体现，而不脱离权利要求的主题。所描述的示例性实施例在各方面都仅仅是示意性的，而不是限制性的。可以组合上述一个或多个实施例中的选定功能以创建未明确描述的替代实施例，适合此类组合的功能在本发明的范围内理解。
另外，还披露了公开范围内的所有值和子范围。此外，虽然本文所公开和显示的系统、设备和流程可包含特定数量的元素/组件，但可以修改所述系统、设备和组件，以包括此类元素/组件中的更多或更少的元素/组件。例如，尽管所公开的任何元素/组件都可以被称为单数，但可以修改此处所公开的实施例以包括多个此类元素/组件。此处描述的主题旨在涵盖和接受所有适当的技术变更。

Claims (16)

1.一种集成电路器件，其特征在于，包括：
位于基板上的至少一个电感器，所述至少一个电感器具有多匝，且所述多匝位于与所述基板的平面垂直的平面中，所述至少一个电感器的位置可以与另一电感器进行近场耦合；
所述至少一个电感器包括的多匝中的每一匝：包括多个金属层段，所述多个金属层段从上到下依次包括上金属层段、多个中间金属层段和下金属层段；
所述上金属层段通过通孔与所述多个中间金属层段电耦合；
所述多个中间金属层段在每层上形成互相间隔的第一段和第二段；
所述多个中间金属层段的第一段彼此之间通过通孔电耦合，排列成阶梯状，并通过通孔与下一匝的下金属层段电耦合；
所述多个中间金属层段的第二段彼此之间通过通孔电耦合，并通过通孔与本匝的下金属层段电耦合。
2.根据权利要求1所述的器件，其特征在于，所述至少一个电感器位于或靠近所述基板的边缘。
3.根据权利要求1所述的器件，其特征在于，至少一个电感器是串联峰值电感、并联峰值电感或T型线圈中的一个。
4.根据权利要求1所述的器件，其特征在于，所述基板由集成电路的一个或多个层构成。
5.根据权利要求4所述的器件，其特征在于，所述至少一个电感器的至少一匝的多个金属层段中，包括所述集成电路的第一金属层的第一段和第二金属层的第二段，所述第一金属层的第一段和所述第二金属层的第二段通过所述集成电路中的通孔电耦合。
6.根据权利要求5所述的器件，其特征在于：
所述至少一个电感器的顶部由所述集成电路的上金属层的一段限定；
所述至少一个电感器的侧部由所述集成电路的一个或多个中间金属层的一个或多个相应段限定；
所述至少一个电感器的底部由所述集成电路的一个或多个下金属层的一个或多个相应段限定；
各段通过通孔进行电耦合，以形成所述至少一个电感器的至少一匝。
7.根据权利要求6所述的器件，其特征在于，所述上金属层是所述集成电路的重分布设计层。
8.根据权利要求6所述的器件，其特征在于，所述上金属层是用于所述集成电路的铝焊盘层。
9.一种集成电路器件，其特征在于，包括：
位于第一基板上的第一电感器，所述第一电感器具有多匝，且所述多匝位于与所述第一基板的平面垂直的平面中；所述第一电感器包括的多匝中的每一匝：包括多个金属层段，所述多个金属层段从上到下依次包括上金属层段、多个中间金属层段和下金属层段；
所述上金属层段通过通孔与所述多个中间金属层段电耦合；
所述多个中间金属层段在每层上形成互相间隔的第一段和第二段；
所述多个中间金属层段的第一段彼此之间通过通孔电耦合，排列成阶梯状，并通过通孔与下一匝的下金属层段电耦合；
所述多个中间金属层段的第二段彼此之间通过通孔电耦合，并通过通孔与本匝的下金属层段电耦合；
位于第二基板上的第二电感器，所述第二电感器具有至少一匝位于与所述第二基板的平面垂直的平面中，所述第一基板和所述第二基板彼此平行；
其中，所述第一电感器和所述第二电感器设计为彼此电感耦合。
10.根据权利要求9所述的器件，其特征在于，所述电感器中的至少一个是串联峰值电感器、并联峰值电感器或T型线圈中的一个。
11.根据权利要求9所述的器件，其特征在于，所述第一基板由集成电路的一个或多个层构成。
12.根据权利要求11所述的器件，其特征在于，所述第一电感器的至少一匝的多个金属层段中，包括所述集成电路的第一金属层的第一段和第二金属层的第二段，所述第一金属层的第一段和所述第二金属层的第二段通过所述集成电路中的通孔电耦合。
13.根据权利要求12所述的器件，其特征在于：
所述第一电感器的顶部由所述集成电路的上金属层的一段限定；
所述第一电感器的侧部由所述集成电路的一个或多个中间金属层的一个或多个相应段限定；
所述第一电感器的底部由所述集成电路的一个或多个下金属层的一个或多个相应段限定；
各段通过通孔进行电耦合，以形成所述第一电感器的至少一匝。
14.根据权利要求13所述的器件，其特征在于，所述上金属层是所述集成电路的重分布设计层。
15.根据权利要求13所述的器件，其特征在于，所述上金属层是用于所述集成电路的铝焊盘层。
16.根据权利要求9至15任一项所述的器件，其特征在于，所述第一基板和所述第二基板按边缘到边缘定位。
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