JP2009260284A - 半導体素子、および半導体素子の製造方法 - Google Patents

半導体素子、および半導体素子の製造方法 Download PDF

Info

Publication number
JP2009260284A
JP2009260284A JP2009051187A JP2009051187A JP2009260284A JP 2009260284 A JP2009260284 A JP 2009260284A JP 2009051187 A JP2009051187 A JP 2009051187A JP 2009051187 A JP2009051187 A JP 2009051187A JP 2009260284 A JP2009260284 A JP 2009260284A
Authority
JP
Japan
Prior art keywords
semiconductor substrate
hole
etching
semiconductor
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009051187A
Other languages
English (en)
Inventor
Takeshi Kita
武司 北
Kazuji Azuma
和司 東
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2009051187A priority Critical patent/JP2009260284A/ja
Priority to US12/408,829 priority patent/US7994634B2/en
Priority to CN200910132440.1A priority patent/CN101546734B/zh
Publication of JP2009260284A publication Critical patent/JP2009260284A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H01L2224/13027—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body the bump connector being offset with respect to the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN

Abstract

【課題】従来の半導体素子の製造方法では、半導体基板２の厚み方向のエッチングがエッチング工程とデポジション工程とを交互に繰り返して進行させられるために、規則的なくぼみが貫通孔１の側壁面に横方向の筋として発生してしまう。その結果、ＣＶＤ法などにより貫通孔１の側壁面に堆積される前述の絶縁膜の、膜厚の均一性や側壁面に対する密着性が、凹凸構造３ａのために悪くなってしまう。そして、その絶縁膜上に形成されるシード層の膜厚の均一性も悪くなってしまうために、続いて貫通孔１にめっき法により導電性物質を充填させることで形成される貫通電極の信頼性が低くなる現象が見られる。
【解決手段】半導体基板２と、半導体基板２に配置された回路素子と、半導体基板２に形成された、筋状の凹凸構造３をその側壁面に有する貫通孔１と、を備え、筋状の凹凸構造３の筋の方向は、半導体基板２の厚み方向である、半導体素子。
【選択図】図１

Description

本発明は、半導体素子、たとえば、半導体基板の貫通孔に形成された貫通電極を有する半導体素子、および半導体素子の製造方法に関するものである。
はじめに、図１３を参照しながら、従来の半導体素子、およびその製造方法について説明する。
なお、図１３は、従来の半導体素子の貫通電極近傍の、半導体基板２の厚み方向を含む平面で切断した概略的な断面図である。
まず、貫通孔１を、エッチングマスクが形成された半導体基板２の素材にドライエッチング工法などにより形成する。
つぎに、絶縁膜（図示省略）を貫通孔１の側壁面にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより堆積し、シード層（図示省略）をその絶縁膜上に形成する。その後、導電性物質を貫通孔１にめっき法などにより充填させることによって、半導体基板２を貫通する貫通電極を形成する。
そして、第１配線層４を貫通電極の一端に形成し、その第１配線層４を、半導体基板２に実装されたまたは半導体基板２自体に作りこまれた回路素子６と電気的に接続する。
さらに、第２配線層５を貫通電極の他端に形成し、その第２配線層５を、半田ボール８などの端子を介して外部回路７と電気的に接続する。
ところで、貫通孔１の形成に利用される、材料がシリコンである半導体基板２の素材のドライエッチング工法による代表的な深掘り方法としては、ボッシュプロセスがある（たとえば、特許文献１参照）。
ボッシュプロセスは、単体、または数十％以下のＡｒ（アルゴン）ガスが混合されたＳＦ６（六フッ化硫黄）ガスをエッチングガスとして用いて、エッチングを半導体基板２の素材に対して行い、孔を掘るエッチング工程と、Ｃ４Ｆ８（オクタフルオロシクロブタン）ガスを用いてフロロカーボン系ポリマーをその孔の側壁面に保護膜として堆積させるデポジション工程と、を交互に繰り返すことで、シリコンの異方性エッチングを可能とするプロセスである。
このようなボッシュプロセスでは、たとえば２０μｍ／ｍｉｎ以上のエッチング速度を実現することができ、その側壁面が半導体基板２の基板面に対して垂直なトレンチ形状を有する、半導体基板２の厚み方向の貫通孔１を得ることができる。
ここで、ボッシュプロセスについてより詳細に説明する。
前述のエッチング工程では、エッチングガスを、ドライエッチング工法で利用されるチャンバーの内部で電磁波の照射などを利用して解離させることで、プラズマを発生させる。そして、プラズマ中のＦ（フッ素）イオンやＦラジカルを、半導体基板２の素材のエッチングマスクが形成されていない部分に衝突させる。なお、電荷を持つＦイオンを半導体基板２の厚み方向に引き込むために、基板バイアスを半導体基板２に印加する。
そして、上記の衝突により半導体基板２のＳｉ（ケイ素）をスパッタリングすることで、ＳｉとＦイオンやＦラジカルとの化学反応を促進させ、半導体基板２の素材をエッチングする。
しかしながら、電荷を持たないＦラジカルは半導体基板２の厚み方向とは限らないあらゆる方向に拡散するため、エッチングは半導体基板２の厚み方向にだけではなく貫通孔１の側壁面に対しても進行してしまう。
そこで、孔をこのようなエッチング工程で少し掘り下げた後に、保護膜を孔の側壁面に前述のデポジション工程で形成し、孔の側壁面に対するエッチングをつぎのエッチング工程で抑制させる。
このようにしてエッチング工程とデポジション工程とを繰り返し、貫通孔１の側壁面に対するエッチングを抑制しつつ、半導体基板２の厚み方向のエッチングを進行させることで、所望の異方性エッチングが可能となる。
特表平７−５０３８１５号公報
しかしながら、上述した従来の半導体素子の製造方法では、半導体基板２の厚み方向のエッチングがエッチング工程とデポジション工程とを交互に繰り返して進行させられるために、半導体基板２の厚み方向に関して規則的なくぼみが貫通孔１の側壁面に発生してしまう。
より具体的には、スキャロップと呼ばれる、図１４（Ａ）および（Ｂ）に示すようなベローズ状の凹凸構造３ａが、貫通孔１の側壁面に発生してしまう。その凹凸構造３ａの筋は、図示するように横方向に形成されている。
なお、図１４（Ａ）は従来の半導体素子の貫通孔１の、概略的な斜視図であり、図１４（Ｂ）は従来の半導体素子の貫通孔１の、半導体基板２の厚み方向を含む平面で切断した概略的な断面図である。
その結果、ＣＶＤ法などにより、貫通孔１の上方から下方に向けて送り込まれ側壁面に堆積される前述の絶縁膜の、膜厚の均一性や側壁面に対する密着性が、横方向の筋を有する凹凸構造３ａのために悪くなってしまう。そして、その絶縁膜上に形成されるシード層の膜厚の均一性も悪くなってしまうために、続いて貫通孔１にめっき法により導電性物質を充填させることで形成される貫通電極の信頼性が低くなる現象が見られる。
さらに、シード層の成膜がスパッタ法により行われる場合には、くぼみにおいてはシード層が不連続になりやすいため、続いて貫通孔１にめっき法により導電性物質を充填させる工程においてめっきの膜厚を均一にすることができなくなってしまう。そして、最悪の場合にはボイド（気泡）が発生し、貫通電極の信頼性が著しく低くなる現象が見られることもある。
本発明者は、このような現象が従来の半導体素子の製造方法で起こり得ることを見出した。
本発明は、上述した従来の課題を考慮し、半導体基板の貫通孔に形成される貫通電極の信頼性を向上させることが可能な、半導体素子、および半導体素子の製造方法を提供することを目的とする。
第１の本発明は、半導体基板と、
前記半導体基板に配置された回路素子と、
前記半導体基板に形成された、筋状の凹凸をその側壁面に有する貫通孔と、
を備え、
前記筋状の凹凸の筋の方向は、前記半導体基板の厚み方向である、半導体素子である。
第２の本発明は、前記回路素子の電極と電気的に接続された導電性物質が、前記貫通孔の内部に形成されている、第１の本発明の半導体素子である。
第３の本発明は、前記貫通孔は、前記半導体基板の表面側の開口部の直径が前記半導体基板の裏面側の開口部の直径よりも大きい貫通孔である、第１の本発明の半導体素子である。
第４の本発明は、前記半導体基板の材料は、シリコン系半導体または化合物半導体である、第１の本発明の半導体素子である。
第５の本発明は、前記シリコン系半導体は、シリコン、またはシリカゲルマニウムであり、
前記化合物半導体は、ガリウムヒ素、ガリウムナイトライド、またはインジウムリンである、第４の本発明の半導体素子である。
第６の本発明は、前記貫通孔は、ドライエッチング工法を利用して形成された貫通孔である、第１の本発明の半導体素子である。
第７の本発明は、前記筋状の凹凸は、（１）前記ドライエッチング工法で利用されるエッチングマスクのエッチング用窓の周縁部の凹凸、または（２）前記半導体基板の素材が含む不純物を利用して形成された凹凸である、第６の本発明の半導体素子である。
第８の本発明は、前記ドライエッチング工法は、
前記半導体基板の素材にエッチングマスクを形成するエッチングマスク形成ステップと、
前記エッチングマスクが形成された前記半導体基板の素材に対して、酸素が混合されたエッチングガスを利用してエッチングを行うエッチングステップと、
を有する、第６の本発明の半導体素子である。
第９の本発明は、半導体基板の素材に貫通孔を形成しながら、筋の方向が前記半導体基板の素材の厚み方向である筋状の凹凸を、前記貫通孔の側壁面に形成する貫通孔形成ステップと、
導電性物質を前記貫通孔の内部に形成する導電性物質形成ステップと、
回路素子の電極を前記導電性物質と電気的に接続する接続ステップと、
を備えた、半導体素子の製造方法である。
第１０の本発明は、前記貫通孔を、ドライエッチング工法を利用して形成する、第９の本発明の半導体素子の製造方法である。
第１１の本発明は、前記筋状の凹凸を、（１）前記ドライエッチング工法で利用されるエッチングマスクのエッチング用窓の周縁部の凹凸、または（２）前記半導体基板の素材が含む不純物を利用して形成する、第１０の本発明の半導体素子の製造方法である。
第１２の本発明は、前記ドライエッチング工法は、
前記半導体基板の素材にエッチングマスクを形成するエッチングマスク形成ステップと、
前記エッチングマスクが形成された前記半導体基板の素材に対して、酸素が混合されたエッチングガスを利用してエッチングを行うエッチングステップと、
を有する、第１０の本発明の半導体素子の製造方法である。
第１３の本発明は、前記筋状の凹凸の大きさおよび／または形状と、
（１）前記ドライエッチング工法で利用されるチャンバーの内部の真空度、（２）前記チャンバーの内部のエッチングガスの分圧を調整するために前記エッチングガスに混合されるガスの種類および／または量、（３）前記半導体基板の素材に対する基板バイアスの印加量、（４）前記ドライエッチング工法で利用されるエッチングマスクのエッチング用窓の大きさおよび／または形状、および（５）前記半導体基板の素材が含む不純物、と、
の間の関係をあらかじめ調べておき、
その調べた結果に基づいて、前記チャンバーの内部の真空度、前記混合されるガスの種類および／または量、前記基板バイアスの印加量、および前記エッチング用窓の大きさおよび／または形状を設定し、前記貫通孔を形成する、第１０記載の半導体素子の製造方法である。
第１４の本発明は、前記貫通孔の側壁面に反応生成物を堆積させるためのガスをエッチングガスに添加する、第１０の本発明の半導体素子の製造方法である。
本発明の構成により、半導体基板の貫通孔に形成される貫通電極の信頼性を向上させることが可能な、半導体素子、および半導体素子の製造方法を提供することができる。
以下、図面を参照しながら本発明にかかる実施の形態について詳細に説明する。
（実施の形態１）
図１（Ａ）および（Ｂ）ならびに図２（Ａ）および（Ｂ）を主として参照しながら、本実施の形態における半導体素子、およびその製造方法について説明する。
なお、図１（Ａ）は本発明にかかる実施の形態１における半導体素子の貫通孔１の、概略的な斜視図であり、図１（Ｂ）は本発明にかかる実施の形態１における半導体素子の貫通孔１の、概略的な平面図である。
また、図２（Ａ）は本発明にかかる実施の形態１における半導体素子の貫通電極１１１近傍の、半導体基板２の厚み方向を含む平面で切断した概略的な断面図であり、図２（Ｂ）は本発明にかかる実施の形態１における半導体素子の貫通電極１１１近傍の、半導体基板２の厚み方向と直交する平面で切断した概略的な断面図である。
本明細書においては、理解がより容易となるように同様な機能を有する構成部材には同一の符号を付し、また、図面は多少誇張して描いている。
はじめに、本実施の形態における半導体素子の構成について説明しながら、その製造方法について説明する。
なお、貫通孔１の形状や貫通孔１の形成の仕方についての具体的な説明は、後に詳しく行う。
貫通孔１は、半導体基板２に形成された、筋状の凹凸構造３をその側壁面に有する貫通孔である。貫通孔１は、エッチングマスクが形成された半導体基板２の素材にドライエッチング工法を利用して形成された貫通孔である。
本実施の形態のドライエッチング工法では、半導体基板２の素材にエッチングマスクを形成し、エッチングマスクが形成された半導体基板２の素材に対してＯ２（酸素）ガスが混合されたエッチングガスを利用してエッチングを行う。
凹凸構造３の筋の方向は、半導体基板２の厚み方向である。凹凸構造３は、エッチングマスクのエッチング用窓の周縁部の凹凸を利用して形成された凹凸である。
材料がシリコン、またはシリカゲルマニウムなどのシリコン系半導体である半導体基板２には回路素子６（図１３参照）が配置されており、回路素子６の電極と電気的に接続された導電性物質１１（図２（Ａ）および（Ｂ）参照）が貫通孔１の内部に充填されている。
第１絶縁層９が貫通孔１の側壁面にＣＶＤ法により堆積されており、シード層１９が第１絶縁層９上に形成されている（図２（Ａ）および（Ｂ）参照）。そして、Ｃｕ（銅）である導電性物質１１が貫通孔１にめっき法により充填されており、半導体基板２を貫通する貫通電極１１１が形成されている。
なお、第１配線層４（図２（Ａ）参照）は、貫通電極１１１の一端に形成され、回路素子（図１３参照）と電気的に接続されている。
また、第２配線層５（図２（Ａ）参照）は、貫通電極１１１の他端に形成され、半田ボール８などの端子を介して外部回路７（図６参照）と電気的に接続されている。
また、第２絶縁層１０は第１配線層４を半導体基板２から絶縁するように半導体基板２の表面側に形成されている。
また、第３絶縁層１１０は第２配線層５を半導体基板２から絶縁するように半導体基板２の裏面側に形成されている。
つぎに、本実施の形態におけるドライエッチング工法を利用して形成された貫通孔１の形状についてより詳しく説明する。
貫通孔１の直径はおよそ５μｍ〜２００μｍであり、その深さはおよそ１０μｍ〜４００μｍである。
そして、エッチングマスクのエッチング用窓の周縁部の凹凸を利用して形成される凹凸構造３の隣接する凸部の間の距離Ｄ（図１（Ｂ）参照）は、およそ１０μｍ以下である。
なお、距離Ｄや、凹凸構造３の凸部の高さＨ（図１（Ｂ）参照）は、図１（Ａ）および（Ｂ）において図示されているよりも大きいこともあり、小さいこともある。
つぎに、図３を参照しながら、本実施の形態におけるドライエッチング工法を利用する貫通孔１の形成の仕方についてより詳しく説明する。
なお、図３は、本発明にかかる実施の形態１におけるドライエッチング工法で利用されるエッチング室の説明図である。
圧力が５〜５０Ｐａであるチャンバー２０１の内部の基板電極２０２に配置された半導体基板２の素材には、貫通孔１の開口部の形状（図１（Ｂ）参照）のエッチング用窓が設けられたエッチングマスク２０３が形成されている。
なお、エッチングマスク２０３を形成するためのマスク材料であるＰＲ（フォトレジスト）は、カーボンを含む有機材料である。
さて、１３．５６ＭＨｚの周波数で高周波を発生する高周波発生器（図示省略）を利用して１０００〜４０００Ｗの出力でプラズマを発生させ、エッチングガスであるＳＦ６ガスを解離させる。
プラズマは、矢印Ｘの方向にチャンバー２０１の内部へスルファトロン２０４を利用して導入される。
なお、本実施の形態では、流量が８４．５×１０−４〜８４５×１０−４Ｐａ・ｍ３／ｓｅｃ、すなわち５０〜５００ｓｃｃｍ（ｓｔａｎｄａｒｄ ｃｃ／ｍｉｎ）であるＳＦ６ガスに同程度以下のＯ２ガスを混合することでＳＦ６ガスの分圧を低下させ、プラズマ中のＦラジカルを減少させる。
貫通孔１の側壁面に対するエッチングを抑制する目的で、電荷を持たないためにあらゆる方向に拡散し、貫通孔１の側壁面に対するエッチングを進行させるＦラジカルを減少させる。
このようにして、Ｆラジカルに対するＦイオンの比率を大きくすることによって、従来のドライエッチング工法で利用されるプラズマと比べてイオン性の高いプラズマを生成する。
もちろん、プラズマは、上述のように外部から導入するのではなく、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）方式、またはＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式などによりチャンバー２０１の内部で発生させてもよい。
そして、高周波発生器２０５を利用して２０〜２００Ｗの出力で基板バイアスを基板電極２０２に配置された半導体基板２に印加することで、電荷を持つＦイオンを半導体基板２の厚み方向に引き込む。このようにして、Ｆラジカルが減少したことにともなって豊富に存在するＦイオンが貫通孔１を形成する過程で生じる穴の底部に加速されて衝突し、半導体基板２の厚み方向のエッチングが進行する。
したがって、貫通孔１の側壁面に対するエッチングを抑制しつつ、半導体基板２の厚み方向のエッチングを連続的に、すなわち前述したボッシュプロセスのようにエッチング工程とデポジション工程とを繰り返すことなく、進行させることが可能である。
なお、Ｏ２ガスを多く混合しすぎると、エッチングに大きく寄与する反応性が高いＦラジカルは減少するので、エッチングレートは低くなってしまうから、その点については調節が必要である。
つぎに、前述したが、カーボンを含む有機材料がエッチングマスク２０３を形成するためのマスク材料であるＰＲとして利用されている。
そして、ＳＦ６ガスに混合されたＯ２ガスが、ＰＲを多少はエッチングする。
そのため、エッチングされたＰＲに含まれているカーボンが、デポジション成分を形成して貫通孔１の側壁面に保護膜として堆積する。
貫通孔１の側壁面に対するエッチングは、保護膜がこのようにエッチング工程で自然に堆積するので、抑制される。
このような保護膜によっても、貫通孔１の側壁面に対するエッチングを抑制しつつ、半導体基板２の厚み方向のエッチングを進行させることが可能となる。
なお、本実施の形態では、以上で説明した通りデポジション工程を利用しないので、エッチング工程とデポジション工程とを交互に繰り返すために発生してしまっていたスキャロップと呼ばれるベローズ状の、横方向の筋を有する凹凸構造３ａ（図１４（Ａ）および（Ｂ）参照）は発生しない。
このようにして、筋の方向が半導体基板２の厚み方向である凹凸構造３を、エッチングマスク２０３のエッチング用窓の周縁部の凹凸を利用して形成することが可能である。もちろん、凹凸構造３の筋のできる位置は、エッチングマスク２０３のエッチング用窓の周縁部の凹凸の形状によって決まってくる。
なお、貫通孔１の側壁面の表面粗さ、すなわち凹凸構造３の凸部の高さＨ（図１（Ｂ）参照）を、凹凸構造３の隣接する凸部の間の距離Ｄ（図１（Ｂ）参照）と同等かそれ以下とすることが望ましい。
また、凹凸構造３の隣接する凸部の間の距離Ｄ（図１（Ｂ）参照）を２μｍ以下にすることにより、より高い密着性を得ることができる。
このような縦方向の筋によって、第１絶縁層９やシード層１９の密着性がよくなる。なお、第１絶縁層９やシード層１９を形成する場合は、貫通孔１の上方から下方に向けて第１絶縁層９やシード層１９の材料を拡散させるので、ボッシュプロセスのような横方向の筋は邪魔になるが、縦方向の筋は邪魔にならない。つまり、ＣＶＤ法による第１絶縁層９の成膜の際の絶縁膜分子の拡散や、スパッタ法によるシード層１９の成膜の際の金属スパッタイオンの拡散が、均一になる。
また、凹凸構造３を形成した後に、たとえば、ウェット処理や、Ａｒガスなどの不活性ガスやＮ２（窒素）ガスを用いたプラズマ処理をすることにより、第１絶縁層９やシード層１９について貫通孔１の側壁面に対する密着性がよりよくなるので、安定した貫通電極１１１が得られ、半導体素子の信頼性を向上させることができる。
したがって、そのような半導体素子を利用する半導体チップの信頼性をも向上させることができ、デバイスの小型化、および多段チップ積層技術の用途にも有用である。
特に、凹凸構造３は、図４に示されているように、生産性の低下を抑制するために導電性物質１１を貫通孔１の側壁面の表面にしか形成しないような場合に、第１絶縁層９やシード層１９について貫通孔１の側壁面に対する密着性の低下を抑制することができるので、極めて有効である。
なお、図４は、本発明にかかる実施の形態１における、導電性物質１１が貫通孔１の側壁面の表面にしか形成されていない半導体素子の貫通電極１１１近傍の、半導体基板２の厚み方向を含む平面で切断した概略的な断面図である。
すなわち、導電性物質１１を半導体基板２の表面側から半導体基板２の裏面側まで貫通孔１に対して完全に充填させるとすると（図２（Ａ）および（Ｂ）参照）、貫通孔１の直径が１００μｍになりその深さが２００μｍにもなって、貫通孔１の容積がかなり大きいときには、導電性物質１１を貫通孔１にめっき法により完全に充填するのにはおよそ３〜４時間もかかってしまう。
そこで、図４に示されているように導電性物質１１を貫通孔１の一部にしか形成しないことにして、生産性の低下を抑制する。
このように導電性物質１１を貫通孔１の一部にしか形成しないと、水分などがシード層１９を通して貫通孔１の側壁面に浸入しやすくなり、第１絶縁層９やシード層１９について貫通孔１の側壁面に対する密着性の低下が起こり得る。
しかしながら、本実施の形態の凹凸構造３は、そのような密着性の低下を抑制することができるので、生産性の低下を抑制しつつ、半導体素子の信頼性の保証を可能にする。
（実施の形態２）
図５〜７を主として参照しながら、本実施の形態における半導体素子、およびその製造方法について説明する。
なお、図５は、本発明にかかる実施の形態２における半導体基板２の素材の、半導体基板２の厚み方向を含む平面で切断した概略的な断面図である。
また、図６は、本発明にかかる実施の形態２における凹凸構造３をその側壁面に有する貫通孔１の、半導体基板２の厚み方向を含む平面で切断した概略的な部分断面図である。
また、図７は、本発明にかかる実施の形態２における凹凸構造３をその側壁面に有する貫通孔１の、概略的な斜視図である。
本実施の形態における半導体素子、およびその製造方法は、上述した実施の形態１におけるそれらと類似している。
本実施の形態と上述した実施の形態１との相違点は、凹凸構造３の形成の仕方に関してである。
つまり、凹凸構造３は、上述した実施の形態１においてはドライエッチング工法で利用されるエッチングマスク２０３のエッチング用窓の周縁部の凹凸を利用して形成されたが、本実施の形態においては半導体基板２の素材がその表面部や内部に含む不純物を積極的に利用して形成される。
なお、ＳｉまたはＧｅ（ゲルマニウム）などの第１４族元素が真性半導体として利用されるので、ｐ型半導体を得たいのであればＢ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）またはＩｎ（インジウム）などの第１３族元素が不純物として利用され、ｎ型半導体を得たいのであればＰ（リン）、Ａｓ（ヒ素）またはＳｂ（アンチモン）などの第１５族元素が不純物として利用される。また、ＳｉまたはＧｅなどの、同位体または酸化物も、不純物として利用される。また、上述の、エッチングされたＰＲに含まれているカーボンが形成するデポジション成分なども、不純物として機能する。
さて、以下では本実施の形態と上述した実施の形態１との相違点が明らかになるように説明を行う。
まず、半導体基板２の素材がエッチングされにくい不純物３０１、３０２および３０３を図５に示されているようにその表面部や内部に含んでいると、エッチングマスク２０３のエッチング用窓が開いている箇所であっても、不純物３０１、３０２および３０３よりも下にある部分に関しては半導体基板２の厚み方向のエッチングが進行しにくい。
より詳しく説明すると、基板バイアスが上述したように半導体基板２に印加されるので、電荷を持つＦイオンは半導体基板２の厚み方向に引き込まれる。すなわち、豊富に存在するＦイオンの多くは、上方向から、すなわち矢印Ｘの方向から半導体基板２に衝突する。
他方、電荷を持たないＦラジカルは矢印Ｘの方向とは限らないあらゆる方向に拡散するので、矢印Ｘの方向とは異なる方向から半導体基板２に衝突するものもある。
したがって、ＦイオンおよびＦラジカルは、雨が上方向から降り注ぐように半導体基板２に衝突する。
そのため、貫通孔１の側壁面となるべき箇所のすぐそばにある不純物３０１および３０２は、あたかも庇のような役割を果たすことになる。つまり、庇のすぐ下にある部分には雨があまりあたらないのと同じ理由により、不純物３０１および３０２のすぐ下にある部分にはＦイオンおよびＦラジカルがあまり衝突しない。
半導体基板２の素材がその内部に含んでいる不純物３０１に関してより具体的に説明すると、不純物３０１よりも上にある部分は、図６に示されているようにＦイオンが矢印Ｘの方向から半導体基板２に衝突するので、エッチングされる。
しかしながら、不純物３０１よりも下にある部分は、不純物３０１が上述の通りあたかも庇のような役割を果たし、ＦイオンおよびＦラジカルがあまり衝突しないので、エッチングされずに側壁面に残る。
その結果、不純物３０１および３０２が貫通孔１の側壁面となるべき箇所のすぐそばにあるときには、図７に示されているように不純物３０１および３０２よりも下にある部分は縦方向の筋状の凹凸として貫通孔１の側壁面に残るのである。
本実施の形態では、掘り残しがこのように貫通孔１の側壁面に残る現象を積極的に利用して、筋の方向が半導体基板２の厚み方向である凹凸構造３を形成することにより、第１絶縁層９やシード層１９について貫通孔１の側壁面に対する密着性をよりよくできる。
なお、上述した実施の形態１および２においては１層の半導体基板２のみが利用されたが、図８に示されているように、２層の半導体基板２および１２が利用されてもよい。
なお、図８は、本発明にかかる実施の形態における半導体素子の貫通電極１１１近傍の、２層の半導体基板２および１２の厚み方向を含む平面で切断した概略的な断面図である。
より具体的に説明すると、半導体基板２には、上述した実施の形態１において説明されたように、貫通孔１がドライエッチング工法を利用して形成されており、第１絶縁層９が貫通孔１の側壁面にＣＶＤ法により堆積されており、シード層１９が第１絶縁層９上に形成されている。
半導体基板２と同様な構成を有する半導体基板１２は、半田、Ｃｕめっき層、および配線層など（図示省略）を介して半導体基板２と積層されている。
導電性物質１１が貫通孔１にめっき法により充填されて、貫通電極１１１が半導体基板２および１２を貫通するように形成されており、半導体基板１２側に形成された第１配線層４は半導体基板２側に形成された第２配線層５と電気的に接続されている。
もちろん、２層の半導体基板２および１２を積層する場合と同様に、３層以上の半導体基板を積層する場合もある。
このような複数の半導体基板が積層された積層基板を製造したり、製造した積層基板を他の回路基板である外部回路７（図１３参照）へ実装したりする際には、衝撃が貫通電極１１１に加わり、ストレスがシード層１９や第１絶縁層９にかかるので、第１絶縁層９やシード層１９について側壁面に対する密着性が低下することがある。
各実施の形態の凹凸構造３は、そのような場合にも、導電性物質１１は貫通孔１の貫通方向に若干は伸縮し、第１絶縁層９やシード層１９について貫通孔１の側壁面に対する密着性の低下を抑制することができるので、極めて有効である。
また、その筋状の凹凸の大きさおよび／または形状と、
（１）ドライエッチング工法で利用されるチャンバーの内部の真空度、（２）チャンバーの内部のエッチングガスの分圧を調整するためにエッチングガスに混合されるガスの種類および／または量、（３）半導体基板２の素材に対する基板バイアスの印加量、（４）ドライエッチング工法で利用されるエッチングマスク２０３のエッチング用窓の大きさおよび／または形状、および（５）半導体基板２の素材が含む不純物、と、
の間の関係をあらかじめ調べておき、
その調べた結果に基づいて、チャンバーの内部の真空度、混合されるガスの種類および／または量、基板バイアスの印加量、およびエッチング用窓の大きさおよび／または形状を設定してもよい。
より具体的には、たとえば、チャンバーの内部の真空度を低くしたり、ＳＦ６ガスに混合されるガスの量を減らしてＯ２ガスに対するＳＦ６ガスの比率を高めるなどしてＳＦ６ガスの分圧を高くしたり、基板バイアスを低くしたりすると、エッチングを貫通孔１の側壁面に対しても進行させるＦラジカルが増加することになるので、凹凸構造３の凸部の高さＨを減少させ、凹凸構造３の隣接する凸部の間の距離Ｄ（図１（Ｂ）参照）を増加させることができる。
なお、チャンバーの内部の真空度をより高くしたり、ＳＦ６ガスの分圧を低くしたり、基板バイアスを高くしたりすると、エッチングに大きく寄与する反応性が高いＦラジカルは減少するので、エッチングレートは低くなってしまうから、その点については調節が必要である。
ここに、不純物の種類は、たとえば、ｐ型半導体またはｎ型半導体といった得たい半導体に応じてあらかじめ決まってしまっていることが多い。よって、不純物の量や分布を、望ましい凹凸を得ることに重きをおいて設定することは、あまり現実的ではない。しかしながら、凹凸の大きさおよび／または形状と、不純物を含めた上述の諸条件と、の間の関係をあらかじめ調べる実験を行っておくことは、有意義である。なぜならば、そのような実験のデータによって貫通孔１の側壁面に対する密着性の低下を予測し、それに応じて他の諸条件を設定して密着性の低下を抑制することはできるからである。
また、貫通孔１の側壁面に反応生成物を堆積させるためのガスをエッチングガスに添加してもよい。
より具体的には、たとえば、ＣＨＦ３（トリフルオロメタン）ガスやＳｉＦ４（四フッ化ケイ素）ガスなどの貫通孔１の側壁面に反応性生物を堆積させるようなガスを添加すると、エッチングが貫通孔１の側壁面に対して進行しにくくなるので、凸部のエッチングによる凹凸構造３の凸部の高さＨの減少を抑制することができる。
また、たとえば、チャンバーの内部の真空度、ＳＦ６ガスの分圧、および基板バイアスを制御して、凹凸構造３を貫通孔１のどの深さに形成するのかを制御することができる。
より具体的には、たとえば、凹凸構造３は、半導体基板２の表面側から半導体基板２の裏面側まで形成してもよいし（図１（Ａ）参照）、貫通孔１の開口部近傍のみに形成してもよい。
また、たとえば、チャンバーの内部の真空度、ＳＦ６ガスの分圧、および基板バイアスを制御して、貫通孔１の、半導体基板２の厚み方向と直交する平面で切断した断面の大きさおよび／または形状を、貫通孔１の深さに応じて制御することができる。
より具体的には、たとえば、凹凸構造３の凸部の個数や周期が図９に示すように貫通孔１の深さによって異なっていてもよいし、貫通孔１の半導体基板２の表面側の開口部の直径が図１０に示すように貫通孔１の半導体基板２の裏面側の開口部の直径よりも大きくてもよい。
なお、図９は、本発明にかかる実施の形態における半導体素子の、凹凸構造３の凸部の個数や周期がその深さによって異なる貫通孔１の、概略的な斜視図である。
また、図１０は、本発明にかかる実施の形態における半導体素子の、半導体基板２の表面側の開口部の直径が半導体基板２の裏面側の開口部の直径よりも大きい貫通孔１の、概略的な斜視図である。
なお、貫通孔１は、半導体基板２の厚み方向にまっすぐ形成されていてもよいし（図１（Ａ）参照）、斜めに形成されていてもよいし、途中で分岐していてもよい。
また、貫通孔１の開口部の形状は、円弧の一部をつないで形成された形状であってもよいし（図１（Ａ）および（Ｂ）参照）、真円または楕円であってもよいし、多角形であってもよいし、図１１および１２に示されているように多角形の一部をつないで形成された形状であってもよいし、曲線部分および直線部分をつないで形成された形状であってもよい。
なお、図１１は、本発明にかかる実施の形態における半導体素子の、その開口部の形状が多角形の一部をつないで形成された形状である貫通孔１の、概略的な斜視図（その１）である。
また、図１２は、本発明にかかる実施の形態における半導体素子の、その開口部の形状が多角形の一部をつないで形成された形状である貫通孔１の、概略的な斜視図（その２）である。
また、第１絶縁層９の成膜方法は、ＣＶＤ法の他に、熱酸化法またはスピンコート法などであってもよい。
なお、第１絶縁層９の材料は、酸化シリコン、窒化シリコンまたはカーボン系ポリマーなどであればよい。
また、導電性物質１１の充填方法は、めっき法の他に、印刷法またはインクジェットによる塗布などであってもよい。印刷法またはインクジェットによる塗布などが利用される場合は、シード層１９は形成しなくてもよい。
なお、導電性物質１１の材料は、銅の他に、タングステン、金、アルミニウム、ニッケル、ポリシリコンまたはこれらの合金などであってもよいし、銀または銅などの金属粒子を含んだ導電性樹脂などであってもよいし、錫、錫を含む合金、インジウムまたはインジウムを含む合金からなる低融点金属などであってもよい。
また、第１配線層４、第２配線層５、および半導体基板２を貫通する貫通電極１１１以外の他の電極の材料は、アルミニウム、銅、金もしくはタングステン、またはこれらの合金などであればよい。
なお、銅などのシード層１９と第１絶縁層９との間には、チタンもしくはチタンタングステン、チタンナイトライド、またはタンタルナイトライドからなる拡散防止膜（図示省略）が形成されていてもよいし、形成されていなくてもよい。
また、配線は、第２配線層５を利用して行われる他に、半田ボール８などを利用して直接的に外部回路７（図６参照）と行われてもよい。
また、半導体基板２の材料は、シリコン、またはシリカゲルマニウムなどのシリコン系半導体の他に、ガリウムヒ素、ガリウムナイトライド、またはインジウムリンなどの化合物半導体であってもよい。
本発明にかかる半導体素子、および半導体素子の製造方法は、半導体基板の貫通孔に形成される貫通電極の信頼性を向上させることができ、半導体素子、たとえば、半導体基板の貫通孔に形成された貫通電極を有する半導体素子、および半導体素子の製造方法等として有用である。
（Ａ）本発明にかかる実施の形態１における半導体素子の貫通孔の、概略的な斜視図、（Ｂ）本発明にかかる実施の形態１における半導体素子の貫通孔の、概略的な平面図 （Ａ）本発明にかかる実施の形態１における半導体素子の貫通電極近傍の、半導体基板の厚み方向を含む平面で切断した概略的な断面図、（Ｂ）本発明にかかる実施の形態１における半導体素子の貫通電極近傍の、半導体基板の厚み方向と直交する平面で切断した概略的な断面図 本発明にかかる実施の形態１におけるドライエッチング工法で利用されるエッチング室の説明図 本発明にかかる実施の形態１における、導電性物質が貫通孔の側壁面の表面にしか形成されていない半導体素子の貫通電極近傍の、半導体基板の厚み方向を含む平面で切断した概略的な断面図 本発明にかかる実施の形態２における半導体基板の素材の、半導体基板の厚み方向を含む平面で切断した概略的な断面図、 本発明にかかる実施の形態２における凹凸構造をその側壁面に有する貫通孔の、半導体基板の厚み方向を含む平面で切断した概略的な部分断面図 本発明にかかる実施の形態２における凹凸構造をその側壁面に有する貫通孔の、概略的な斜視図 本発明にかかる実施の形態における半導体素子の貫通電極近傍の、２層の半導体基板の厚み方向を含む平面で切断した概略的な断面図 本発明にかかる実施の形態における半導体素子の、凹凸構造の凸部の個数や周期がその深さによって異なる貫通孔の、概略的な斜視図 本発明にかかる実施の形態における半導体素子の、半導体基板の表面側の開口部の直径が半導体基板の裏面側の開口部の直径よりも大きい貫通孔の、概略的な斜視図 本発明にかかる実施の形態における半導体素子の、その開口部の形状が多角形の一部をつないで形成された形状である貫通孔の、概略的な斜視図（その１） 本発明にかかる実施の形態における半導体素子の、その開口部の形状が多角形の一部をつないで形成された形状である貫通孔の、概略的な斜視図（その２） 従来の半導体素子の貫通電極近傍の、半導体基板の厚み方向を含む平面で切断した概略的な断面図 （Ａ）従来の半導体素子の貫通孔の、概略的な斜視図、（Ｂ）従来の半導体素子の貫通孔の、半導体基板の厚み方向を含む平面で切断した概略的な断面図
１ 貫通孔
２、１２ 半導体基板
３、３ａ 凹凸構造
４ 第１配線層
５ 第２配線層
６ 回路素子
７ 外部回路
８ 半田ボール
９ 第１絶縁層
１０ 第２絶縁層
１１ 導電性物質
１９ シード層
１１１ 貫通電極
１１０ 第３絶縁層
２０１ チャンバー
２０２ 基板電極
２０３ エッチングマスク
２０４ スルファトロン
２０５ 高周波発生器
３０１、３０２、３０３ 不純物

Claims (14)

  1. 半導体基板と、
    前記半導体基板に配置された回路素子と、
    前記半導体基板に形成された、筋状の凹凸をその側壁面に有する貫通孔と、
    を備え、
    前記筋状の凹凸の筋の方向は、前記半導体基板の厚み方向である、半導体素子。
  2. 前記回路素子の電極と電気的に接続された導電性物質が、前記貫通孔の内部に形成されている、請求項１記載の半導体素子。
  3. 前記貫通孔は、前記半導体基板の表面側の開口部の直径が前記半導体基板の裏面側の開口部の直径よりも大きい貫通孔である、請求項１記載の半導体素子。
  4. 前記半導体基板の材料は、シリコン系半導体または化合物半導体である、請求項１記載の半導体素子。
  5. 前記シリコン系半導体は、シリコン、またはシリカゲルマニウムであり、
    前記化合物半導体は、ガリウムヒ素、ガリウムナイトライド、またはインジウムリンである、請求項４記載の半導体素子。
  6. 前記貫通孔は、ドライエッチング工法を利用して形成された貫通孔である、請求項１記載の半導体素子。
  7. 前記筋状の凹凸は、（１）前記ドライエッチング工法で利用されるエッチングマスクのエッチング用窓の周縁部の凹凸、または（２）前記半導体基板の素材が含む不純物を利用して形成された凹凸である、請求項６記載の半導体素子。
  8. 前記ドライエッチング工法は、
    前記半導体基板の素材にエッチングマスクを形成するエッチングマスク形成ステップと、
    前記エッチングマスクが形成された前記半導体基板の素材に対して、酸素が混合されたエッチングガスを利用してエッチングを行うエッチングステップと、
    を有する、請求項６記載の半導体素子。
  9. 半導体基板の素材に貫通孔を形成しながら、筋の方向が前記半導体基板の素材の厚み方向である筋状の凹凸を、前記貫通孔の側壁面に形成する貫通孔形成ステップと、
    導電性物質を前記貫通孔の内部に形成する導電性物質形成ステップと、
    回路素子の電極を前記導電性物質と電気的に接続する接続ステップと、
    を備えた、半導体素子の製造方法。
  10. 前記貫通孔を、ドライエッチング工法を利用して形成する、請求項９記載の半導体素子の製造方法。
  11. 前記筋状の凹凸を、（１）前記ドライエッチング工法で利用されるエッチングマスクのエッチング用窓の周縁部の凹凸、または（２）前記半導体基板の素材が含む不純物を利用して形成する、請求項１０記載の半導体素子の製造方法。
  12. 前記ドライエッチング工法は、
    前記半導体基板の素材にエッチングマスクを形成するエッチングマスク形成ステップと、
    前記エッチングマスクが形成された前記半導体基板の素材に対して、酸素が混合されたエッチングガスを利用してエッチングを行うエッチングステップと、
    を有する、請求項１０記載の半導体素子の製造方法。
  13. 前記筋状の凹凸の大きさおよび／または形状と、
    （１）前記ドライエッチング工法で利用されるチャンバーの内部の真空度、（２）前記チャンバーの内部のエッチングガスの分圧を調整するために前記エッチングガスに混合されるガスの種類および／または量、（３）前記半導体基板の素材に対する基板バイアスの印加量、（４）前記ドライエッチング工法で利用されるエッチングマスクのエッチング用窓の大きさおよび／または形状、および（５）前記半導体基板の素材が含む不純物、と、
    の間の関係をあらかじめ調べておき、
    その調べた結果に基づいて、前記チャンバーの内部の真空度、前記混合されるガスの種類および／または量、前記基板バイアスの印加量、および前記エッチング用窓の大きさおよび／または形状を設定し、前記貫通孔を形成する、請求項１０記載の半導体素子の製造方法。
  14. 前記貫通孔の側壁面に反応生成物を堆積させるためのガスをエッチングガスに添加する、請求項１０記載の半導体素子の製造方法。
JP2009051187A 2008-03-25 2009-03-04 半導体素子、および半導体素子の製造方法 Pending JP2009260284A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009051187A JP2009260284A (ja) 2008-03-25 2009-03-04 半導体素子、および半導体素子の製造方法
US12/408,829 US7994634B2 (en) 2008-03-25 2009-03-23 Semiconductor element and semiconductor element fabrication method
CN200910132440.1A CN101546734B (zh) 2008-03-25 2009-03-24 半导体元件

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008077665 2008-03-25
JP2009051187A JP2009260284A (ja) 2008-03-25 2009-03-04 半導体素子、および半導体素子の製造方法

Publications (1)

Publication Number Publication Date
JP2009260284A true JP2009260284A (ja) 2009-11-05

Family

ID=41115881

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009051187A Pending JP2009260284A (ja) 2008-03-25 2009-03-04 半導体素子、および半導体素子の製造方法

Country Status (3)

Country Link
US (1) US7994634B2 (ja)
JP (1) JP2009260284A (ja)
CN (1) CN101546734B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8659152B2 (en) 2010-09-15 2014-02-25 Osamu Fujita Semiconductor device
US8847400B2 (en) 2010-09-15 2014-09-30 Ps4 Luxco S.A.R.L. Semiconductor device, method for manufacturing the same, and data processing device
JP2017123391A (ja) * 2016-01-06 2017-07-13 ローム株式会社 孔を有する基板およびその製造方法ならびに赤外線センサおよびその製造方法
JP7284606B2 (ja) 2019-03-22 2023-05-31 新科實業有限公司 Ｍｅｍｓパッケージ、ｍｅｍｓマイクロフォンおよびｍｅｍｓパッケージの製造方法
WO2023112689A1 (ja) * 2021-12-13 2023-06-22 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法、並びに電子機器

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5697898B2 (ja) * 2009-10-09 2015-04-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
KR20110055973A (ko) * 2009-11-20 2011-05-26 주식회사 하이닉스반도체 반도체 칩 모듈 및 이를 포함하는 반도체 패키지
TWI441305B (zh) 2010-12-21 2014-06-11 Ind Tech Res Inst 半導體裝置
US8847364B2 (en) 2011-10-03 2014-09-30 Marvell World Trade Ltd. Removing conductive material to form conductive features in a substrate
CN103779201A (zh) * 2012-10-17 2014-05-07 中微半导体设备(上海)有限公司 一种改善通孔侧壁形貌的方法
US8791578B2 (en) * 2012-11-12 2014-07-29 Hong Kong Applied Science and Technology Research Institute Company Limited Through-silicon via structure with patterned surface, patterned sidewall and local isolation
US9406552B2 (en) * 2012-12-20 2016-08-02 Advanced Semiconductor Engineering, Inc. Semiconductor device having conductive via and manufacturing process
CN107785475B (zh) * 2015-07-17 2020-02-07 开发晶照明（厦门）有限公司 发光装置复合基板及具有该发光装置复合基板的led模组
CN106684061B (zh) * 2016-12-14 2019-01-25 中国电子科技集团公司第五十五研究所 一种磷化铟背孔的制作方法
US10854550B2 (en) * 2017-09-28 2020-12-01 Advanced Semiconductor Engineering, Inc. Semiconductor package and method of manufacturing the same
CN110265347A (zh) 2019-06-06 2019-09-20 深圳市华星光电技术有限公司 一种基板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002043502A (ja) * 2000-07-25 2002-02-08 Toshiba Corp マルチチップ半導体装置、ならびにマルチチップ半導体装置用チップ及びその製造方法
JP2007067216A (ja) * 2005-08-31 2007-03-15 Sanyo Electric Co Ltd 半導体装置およびその製造方法、回路基板およびその製造方法
JP2009055004A (ja) * 2007-08-24 2009-03-12 Honda Motor Co Ltd 貫通配線構造

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4241045C1 (de) * 1992-12-05 1994-05-26 Bosch Gmbh Robert Verfahren zum anisotropen Ätzen von Silicium
JP2004128063A (ja) * 2002-09-30 2004-04-22 Toshiba Corp 半導体装置及びその製造方法
JP4409455B2 (ja) * 2005-01-31 2010-02-03 株式会社ルネサステクノロジ 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002043502A (ja) * 2000-07-25 2002-02-08 Toshiba Corp マルチチップ半導体装置、ならびにマルチチップ半導体装置用チップ及びその製造方法
JP2007067216A (ja) * 2005-08-31 2007-03-15 Sanyo Electric Co Ltd 半導体装置およびその製造方法、回路基板およびその製造方法
JP2009055004A (ja) * 2007-08-24 2009-03-12 Honda Motor Co Ltd 貫通配線構造

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8659152B2 (en) 2010-09-15 2014-02-25 Osamu Fujita Semiconductor device
US8847400B2 (en) 2010-09-15 2014-09-30 Ps4 Luxco S.A.R.L. Semiconductor device, method for manufacturing the same, and data processing device
US9443790B2 (en) 2010-09-15 2016-09-13 Ps4 Luxco S.A.R.L. Semiconductor device
JP2017123391A (ja) * 2016-01-06 2017-07-13 ローム株式会社 孔を有する基板およびその製造方法ならびに赤外線センサおよびその製造方法
JP7284606B2 (ja) 2019-03-22 2023-05-31 新科實業有限公司 Ｍｅｍｓパッケージ、ｍｅｍｓマイクロフォンおよびｍｅｍｓパッケージの製造方法
WO2023112689A1 (ja) * 2021-12-13 2023-06-22 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法、並びに電子機器

Also Published As

Publication number Publication date
CN101546734A (zh) 2009-09-30
CN101546734B (zh) 2012-11-07
US20090243120A1 (en) 2009-10-01
US7994634B2 (en) 2011-08-09

Similar Documents

Publication Publication Date Title
JP2009260284A (ja) 半導体素子、および半導体素子の製造方法
JP2013520830A (ja) ビア及びエッチングされた構造におけるコンフォーマル絶縁層の形成方法及びパターン形成方法
JP2012079960A (ja) キャパシタ構造体およびその製造方法
JP2009295851A (ja) 半導体装置及びその製造方法
TWI492345B (zh) 半導體結構及其製作方法
JP6093929B2 (ja) 高アスペクト比の凹凸構造を有するシリコン基板の製造方法
US10062610B2 (en) Method of producing an opening with smooth vertical sidewall in a semiconductor substrate
EP3166134A1 (en) Conductive plug structure and fabrication method thereof
CN208706624U (zh) 电子集成电路芯片
JP5916105B2 (ja) 半導体装置の製造方法
KR100523618B1 (ko) 반도체 장치의 콘택트 홀 형성 방법
Ranganathan et al. The development of a tapered silicon micro-micromachining process for 3D microsystems packaging
CN106548977B (zh) 一种空气隙结构的制造方法
CN101645408B (zh) 焊盘及其形成方法
US8969193B2 (en) Method of producing a semiconductor device having an interconnect through the substrate
JP4182125B2 (ja) 半導体装置の製造方法
JP5961794B2 (ja) 高アスペクト比の凹凸構造を有するシリコン基板の製造方法
CN114171455A (zh) 半导体封装结构及其加工方法
JP6187008B2 (ja) 金属充填構造体の製造方法及び金属充填構造体
CN112582335B (zh) 一种半导体器件及其制备方法
CN102446814A (zh) 双镶嵌结构的形成方法
KR100641501B1 (ko) 반도체 디바이스의 금속 라인 형성 방법
US20100210113A1 (en) Method for forming via
JP4810284B2 (ja) 固体撮像素子のインナーレンズの製造方法
KR101541369B1 (ko) 반도체 소자의 스캘롭 제거방법 및 그 반도체 소자

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100223

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100225

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100319

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100824

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100928

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110322