JP2005005548A - 半導体装置及びその実装構造、並びにその製造方法 - Google Patents

半導体装置及びその実装構造、並びにその製造方法 Download PDF

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    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
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Abstract

【課題】半導体チップと受動素子とが３次元的に高密度搭載され、小型、薄型、軽量、低コストで、多機能化も可能な、パッケージ化された半導体装置とその実装構造、並びにその製造方法を提供すること。
【解決手段】シリコン基板１の上に絶縁層１１、２１を積層して形成し、キャパシタ１０やインダクタ２０等の受動素子を被覆すると共に、ＩＣチップ３０を絶縁層２１中にフェイスアップ式に固定する。各絶縁層は類似した構造をもち、下部に受動素子や半導体チップが配置され、これらの素子の電極等を上部表面に引き出すためのプラグ（１６や２６など）が絶縁層を上下方向に貫いて形成され、この絶縁層の上部表面には、プラグに接合し、各素子間を電気的に接続、或いは電極位置を再配置する配線としての導電層（２５など）が設けられている。最上部に、半導体装置を被覆して保護し、外部接続電極４５などを設けるための絶縁層４４を形成する。
【選択図】 図１

Description

【０００１】
【発明が属する技術分野】
本発明は、半導体チップ等の能動素子とコンデンサ（キャパシタ）等の受動素子とを共通基体に有する半導体装置及びその実装構造、並びにその製造方法に関するものである。
【０００２】
【従来の技術】
近年、携帯電話をはじめとする携帯用小型電子機器の普及と発展にともない、電子機器の携帯利便性や高性能化等が求められ、それらに使用される半導体装置も小型軽量化や薄型化、あるいは多機能化や低コスト化が求められている。
【０００３】
このため、小型、高密度実装技術を使用したモジュール製品やパッケージ製品への要求が強くなり、各種基板材料を用い、所望の機能を実現するのに必要な半導体チップ及び受動素子等を１つのパッケージの中に集積したマルチチップモジュール（ＭＣＭ）製品やシステム・イン・パッケージ（以下、ＳｉＰと略記する。）製品などが多数開発されている。
【０００４】
しかし、シリコン基板に導電性があり、漏れ電流や誘導電流が流れることから、例えば無線機器等のＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）回路用ＳｉＰの基板として、シリコン基板を使用することはできなかった。このため、ＲＦ回路用ＳｉＰでは、基板としてＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−Ｆｉｒｅｄ Ｃｅｒａｍｉｃ；低温共焼成セラミック）基板等のセラミック基板や、ＦＲ−４（アメリカ合衆国ＮＥＭＡ（Ｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｉｃａｌ Ｍａｎｕｆａｃｔｕｒｅｒｓ Ａｓｓｏｃｉａｔｉｏｎ）の難燃性規格）のガラスエポキシ基板等の有機材料系基板を用い、半導体チップに対する電気的接続をフリップチップ接合又はワイヤボンディングで行うのが一般的である。
【０００５】
図１３は、ＬＴＣＣ基板を用いたＲＦ用ＳｉＰの一例の概略断面図である。ＬＴＣＣ基板６１は、フィラーを混ぜ込んだアルミナ等からなる粘土状のシート（通称、グリーンシート）を、６００〜７００℃程度の比較的低い温度で焼成して形成する。通常、ＳｉＰ等を作製する場合には、図１３に示すように、複数のグリーンシートを積層してプレスした後、焼成する。
【０００６】
ＬＴＣＣ基板６１は、熱伝達性がよく、強度が高く、反りが無いという利点がある。また、受動素子を印刷配線で形成することができる利点もある。即ち、基板上のインダクタ６２や配線部６５は、グリーンシートの表面に銀やタングステン等の印刷ペーストを印刷によって付着させておくことで形成することができる。また、セラミックス自体が誘電体であるので、セラミックス層を挟んで対向電極を形成することによりキャパシタ（コンデンサ）６３と６４を形成することができる。なお、基板を貫通する接続部６６は、グリーンシートにドリル加工で開けた孔（スルーホール）に印刷ペーストを埋め込むことで形成することができる。
【０００７】
しかし、ＬＴＣＣ基板を用いたＳｉＰには、次の１〜６の問題点がある。
１．各層の厚さをあまり薄くできない（最小で２５μｍ程度、通常、５０μｍ程度）。このため、積層によるＳｉＰの薄型化が困難である。
２．半導体チップ６７や６８に対する接続は、フリップチップ接合又はワイヤボンディングを行うしかない。フリップチップ接合では、アンダーフィル材６９を入れるスペースが必要で、これがチップのサイズより面方向にはみ出し、他の素子を配設できない領域が生じ、また、ワイヤボンディングでは、ワイヤを設ける空間が必要になる。いずれも、コンパクトな実装が難しい。
３．焼成が行われるので、半導体チップをセラミック層に埋め込むことができない。従って、半導体チップを上記のように基板上に固定する必要があるため、その保護材が別に必要になり、この分かさ高になる。
４．パターンを形成する方法が印刷に限られる。
５．積層するセラミック各層は、熱膨張係数を同程度にそろえる必要があり、材質を同一にする必要がある。
６．この結果、各層の誘電率も制限され、各層間で変化させることが困難であり、上記したキャパシタの容量が制限される。
７．コストが高い。
【０００８】
一方、図１４（ａ）は、ＦＲ−４等のガラスエポキシ基板を用いたＲＦ用ＳｉＰの一例の概略断面図である。ガラスエポキシ基板７１は、ドリルやレーザで孔開けできるなど、加工が容易であるが、基板の厚さが１５０μｍ程度と厚い上、基板の誘電率が小さいために、基板自体でキャパシタを形成することができないという問題点がある（但し、インダクタ７２は内蔵可能である。）。従って、ＬＴＣＣ基板と同様、ユーザー側で半導体チップ７７を基板上にフリップチップ接合又はワイヤボンディング等で接続し、またキャパシタ等の受動素子７８は基板上にはんだ付け接続（ワイヤレス接続）しているため、コンパクトな実装が難しい。
【０００９】
また、図１４（ｂ）に示すように、ガラスエポキシ基板内に電子部品を埋め込むことが検討されているが、電子部品の高さが高いため、半導体チップ等の電子部品を埋め込んだ層の厚さが４００〜６００μｍに達し、ＳｉＰ全体の高さを抑えることができず、モバイル製品等に対する薄型化要求を満足することが難しい。
【００１０】
そこで、埋め込む半導体チップを薄型化して、全体の厚さを抑制する方法が検討されているが、従来の半導体チップの薄型化の方法は、支持基板を用いて研削する方法であるため、バックグラインド用保護テープの貼り合わせ装置以外に、支持基板との貼り合わせ装置、及びその貼り合わせ後の剥離装置が設備として新たに必要となり、また、使用材料も多くなるため、コスト高になり、ＳｉＰの価格を上昇させる原因になる。
【００１１】
また、半導体チップをフェイスアップ式に高精度で固定する方法は、フリップチップ接合の場合では、精度１５μｍが限界であり、ワイヤボンディングの場合では、３５μｍが限界である（特開平２−１５００４１号公報、特開平５−３４３４４９号公報、及び特開平１１−２６４８１号公報参照。）。レーザ発光素子では精度５μｍ程度を実現するダイボンダーが開発されているが、タクト時間が長い上、熱の影響により精度を出せないために大口径のウエーハや基板を用いることができない。
【００１２】
信頼性の高い基板であるシリコン基板を用い、この基板上にフェイスアップで半導体チップを搭載し、受動素子を絶縁層に埋め込み搭載し、各素子間に配線を形成する方法を考えた場合、現状ではフリップチップ接合とワイヤボンディング以外に接続方法がないため、面方向及び高さ方向のいずれでも薄型化及び小型化は難しい。
【００１３】
一方、半導体チップの側では、別々に作製された半導体チップを層間絶縁膜等の技術を用いて一体化し、コンパクトな実装や良好な回路特性の実現を目指す提案がなされている（後述の特許文献１及び２参照。）。
【００１４】
例えば、特許文献１には、半導体基板上に所定の機能を有する回路と１つ以上の凹部が形成され、その凹部に予め作製されていた別種の半導体チップが嵌設され、半導体基板と半導体チップとの段差を埋める絶縁層が形成された半導体装置が開示され、その実施形態においては、この絶縁層の必要箇所にコンタクトホールを形成した後、各半導体チップ上の集積回路間をアルミニウムなどの金属配線により接続する方法が記載されている。また、特許文献２には、複数の半導体チップをフェイスアップで積層して搭載する種々の配置方法が開示されている。
【００１５】
しかしながら、いずれの方法でも受動素子の作製や搭載については何も考慮されていない。また、特許文献１に係わる発明では、すべての半導体チップを１つの基板上に搭載するので、搭載する半導体チップが多くなると、基板面積が大きくなる問題点がある。他方、特許文献２に係わる発明は、２〜３個程度の半導体チップの高密度搭載のみを目的とするものであり、積層された半導体チップを実装する別の基板が必要である。
【００１６】
【特許文献１】
特開２００１−２９８１４９号公報（第４−６頁、図１及び図１３）
【特許文献２】
特開２００１−１８９４２４号公報（第６−１０頁、図２、図４、図６及び図８）
【００１７】
【発明が解決しようとする課題】
本発明の目的は、上記のような実情に鑑み、半導体チップ等の能動素子とコンデンサ等の受動素子とを高密度に内蔵し、小型、薄型、軽量、低コストで、しかも多機能化も可能なパッケージ化された半導体装置及びその実装構造、並びにその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
即ち、本発明は、基体上に形成された絶縁層によって、少なくともフェイスアップ式の能動素子（例えば半導体チップ；以下、同様。）と受動素子（例えばコンデンサ、インダクタ、抵抗；以下、同様。）とが被覆され、前記能動素子及び／又は前記受動素子が、前記絶縁層を介してこの絶縁層上の配線に接続されている、半導体装置に係わり、また、前記半導体装置の製造方法であって、
前記絶縁層によって前記能動素子を被覆する工程と、
前記絶縁層によって前記受動素子を被覆する工程と、
前記絶縁層を介してこの絶縁層上に、前記能動素子又は／及び前記受動素子に接続された前記配線を形成する工程と
を有する、半導体装置の製造方法に係わるものである。
【００１９】
更に、前記半導体装置が絶縁物質層中に埋設され、この絶縁物質層を介して外部接続電極が形成されている、半導体装置の実装構造にも係わるものである。
【００２０】
本発明によれば、前記基体上に形成された前記絶縁層によって、少なくともフェイスアップ式の前記能動素子と前記受動素子とが被覆され、前記能動素子及び／又は前記受動素子が、前記絶縁層を介してこの絶縁層上の配線に接続されているため、必要な電気的接続を形成しながら、前記能動素子や前記受動素子を前記絶縁層に埋設し、例えば前記絶縁層同士の接着力を利用して複数の絶縁層を積層して前記絶縁層を形成し、所望の機能を有する半導体装置を可能な限り薄い厚さで、しかも絶縁層で保護してパッケージ化することができる。
【００２１】
即ち、前記絶縁層が有する多様な機能、即ち、表面や貫通孔に導電体等を付着させて前記受動素子や前記配線を形成し得る機能、前記能動素子や前記受動素子を被覆して、外部からの機械的、化学的、或いは電気的な悪影響から保護しつつ、これらの素子を所定の位置に保持する機能、厚さの小さい薄膜を容易に形成でき、しかも前記絶縁層間の接着力のみで容易に積層構造を作り得る機能等を十二分に利用し、従来回路基板やモールド樹脂等によって分担されていた、素子の高密度実装と保護の役割を、前記絶縁層のみで実現するものであるから、本発明の半導体装置は、小型、薄型、軽量で、低コストなＳｉＰとなり、また、前記能動素子がフェイスアップで保持されているため、絶縁層を介して幅及びピッチの微細な配線を任意に施すことができ、設計の自由度が増し、積層する絶縁層を増やすことにより多種の素子を内蔵して多機能化することが容易である。
【００２２】
本発明の製造方法は、本発明の半導体装置を再現性良く製造できる方法であり、また、本発明の実装構造は、本発明の半導体装置を他の電気部品と共に回路基板等に実装するのを容易にする構造である。
【００２３】
【発明の実施の形態】
本発明において、前記配線上に絶縁層が形成され、その絶縁層上に外部接続電極が設けられていて、前記配線が下部絶縁層上に、そして前記外部接続電極が上部絶縁層上に、それぞれ形成されているのがよい。
【００２４】
また、前記絶縁層に形成された接続孔に、前記能動素子及び／又は前記受動素子と前記配線とを接続するための導電体が形成されているのがよい。より詳しく説明すると、下記の通りである。
【００２５】
本発明の半導体装置は、通常、複数の絶縁層が積層された構造を有する。各絶縁層は類似した構造をもち、下部に受動素子や半導体チップが形成又は固定され、下部に配置されたこれらの素子の電極等をこの絶縁層の上部表面に引き出すための導電体プラグが絶縁層を上下方向に貫いて形成され、上部表面には、この導電体プラグと接合して、各素子間を電気的に接続、或いは電極位置を再配置するための配線等が設けられている。この構造は、前記半導体チップをフェイスアップ式にフリップチップ実装することによって実現可能になる。
【００２６】
具体的には、前記絶縁層を前記導電体プラグや前記配線に対応してパターニングし、そのパターンにめっきによって銅などの金属を埋め込むことによって、前記導電体プラグと前記配線の形成を行うのがよい。
【００２７】
インダクタンス素子は前記配線の一部として形成することができる。
【００２８】
積層構造としては、特に制限されることはなく、種々の構造が考えられる。例えば、第１絶縁層によって第１の受動素子（例えばコンデンサ；以下、同様。）が被覆され、前記第１絶縁層上の第２絶縁層によって第２の受動素子（例えばインダクタ；以下、同様。）と半導体チップとが被覆されている半導体装置や、第１絶縁層によって第１の受動素子と半導体チップとが被覆され、前記第１絶縁層上に形成された第２絶縁層上の第３絶縁層によって第２の受動素子が被覆されている半導体装置や、第１絶縁層によって第１の受動素子が被覆され、前記第１絶縁層上の第２絶縁層によって第２の受動素子が被覆され、前記第２絶縁層上の第３絶縁層によって半導体チップが被覆されている半導体装置などである。要は、必要な電気的接続を形成しながら前記半導体チップや前記受動素子を各絶縁層に埋設し、その絶縁層を積層することで、所望の機能を有するシステムを１つのパッケージとして組み上げることである。
【００２９】
前記基体上に半導体チップを固定するに際し、前記基体上又は前記絶縁層上の位置合わせ目標と、前記半導体チップの電極との両方を、例えばＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）カメラを用いて同一視野内で認識しつつ、前記半導体チップの位置決めを行うのがよい。これにより、±２．５μｍの搭載精度を達成することができる。
【００３０】
前記半導体チップが複数個必要な場合には、複数の前記半導体チップを積層して固定するのが、全体をコンパクトに作る上で有利である。
【００３１】
前記基体の表面側を保護シートで保持した状態で裏面を研削することによって、前記基体を薄型化する際、予め前記基体の表面側から分離溝を形成しておき、この分離溝に達するように前記基体の薄型化を行うことによって、薄型化と個片化を同時に行えるようにするのがよい。
【００３２】
また、半導体チップとなる半導体ウエーハを個片化するに際し、前記半導体ウエーハの電極面に保護シートを被着した状態で前記電極面とは反対側の裏面を研削することによって、前記半導体ウエーハを薄型化し、前記保護シートを被着したまま前記半導体ウエーハをダイシングシートに貼り付け、しかる後に前記保護シートを除去してダイシングを行うことによって、薄型化した半導体チップを得、この半導体チップを前記基体上に固定するのがよい。これにより、研削のための支持基板等の材料や加工設備の一部が不要になり、薄型化のコストを低下させることができる。
【００３３】
前記基体がシリコン基板であるのがよい。前記絶縁層の形成には何らかの支持体が必要であるが、そのような支持体としてシリコン基板が最も適している。シリコン基板は、機械的強度や、耐熱性、熱伝達性、平坦性、微細加工性等に優れているばかりでなく、長い半導体加工の歴史の中で蓄積されてきた技術や設備を利用できるメリットがある。例えば、大型の極めて平坦性の優れた材料が入手でき、容易に微細パターンを形成できるほか、上述した研削加工により容易に薄型化することができる。また、必要なら、基板を単なる基板ではなく、能動素子を形成する材料として用いることもできる。
【００３４】
前記絶縁層の材料として感光性ポリイミドを用いるのがよい。ポリイミドは、耐熱性や機械的強度等に優れた構造材料であるばかりでなく、誘電率が低く、絶縁性が高いなど、電気的特性も優れている。その上、感光性ポリイミドからなる絶縁層は、露光と現像によって容易に前記導電体や前記配線に対応したパターンにパターニングすることができる。
【００３５】
前記半導体装置の実装構造は、絶縁物質層上に他の機能部品と共に実装されているのがよい。例えば水晶振動子のように、前記半導体装置に組み込めないものや組み込むメリットのないものは、例えばＦＲ−４規格のガラスエポキシ基板等を用いて前記半導体装置と共に実装するようにするのがよい。
【００３６】
次に、本発明の好ましい実施の形態を図面参照下に具体的に説明する。
【００３７】
半導体装置（ＳｉＰ）
図１（ａ）は、本発明の好ましい実施の形態に基づく半導体装置（システム・イン・パッケージ；以下、ＳｉＰと略記する。）の一例を示す概略断面図である。
【００３８】
このＳｉＰでは、基板上に、第１絶縁層である絶縁層１１によってキャパシタ（コンデンサ）１０が被覆埋設され、その上に第２絶縁層である絶縁層２１によってインダクタ２０と半導体チップであるＩＣチップ３０が被覆埋設され、最上部に、ＳｉＰ内部を被覆して保護しながら、ＳｉＰ内部の電極位置や配線と、外部機器の電極位置等との間を調整するバッファ層の機能も有する絶縁層４４が積層されている。
【００３９】
基板の表面を配線形成領域として用いて単層の絶縁層でＳｉＰを作製することも不可能ではないが、多様な機能を実現しながら面方向のサイズをコンパクトにするためには、図１に示すように複数の絶縁層を積層する構造が望ましい。
【００４０】
各絶縁層は類似した構造をもち、下部に受動素子や半導体チップが形成又は固定され、下部に配置されたこれらの素子の電極等を上部表面に引き出すための導電体プラグ（１６や２６など）等が絶縁層を上下方向に貫いて形成され、その絶縁層の上部表面には、導電体プラグ（１６や２６など）に接合し、各素子間を電気的に接続、或いは電極位置を再配置するための導電層（２５など）が設けられている。この構造によって、半導体チップ３０をフェイスアップでフリップチップ実装することが可能になる。なお、各プラグは後述の方法で形成されたシード層と電解めっき層との積層体からなるが、図２と図３ではシード層を図示省略している。
【００４１】
以下、各部をより詳細に説明する。
【００４２】
このＳｉＰでは基板としてシリコン基板１を用い、その表面上に絶縁層として酸化シリコン膜２が、４０００Å以上の厚さに設けられている。シリコン基板１の厚さは、研削によって５０μｍに薄型化されている。基板としては、シリコン基板以外に、例えばガラス基板やセラミック基板を用いることができる。
【００４３】
酸化シリコン膜２の上には、下部電極３（厚さ１μｍ程度のアルミニウム又は銅の薄膜）、誘電体層４、誘電体層４の保護層５（酸化ケイ素膜又は窒化ケイ素膜）、及び下部電極３の引き出し電極６と上部電極７（厚さ１μｍ程度のアルミニウム又は銅の薄膜）とが順次積層され、キャパシタ１０が形成されている。
【００４４】
誘電体層４の材料は、酸化タンタルＴａ２Ｏ５、ＢＳＴ（チタン酸バリウムストロンチウムＢａｘＳｒ１−ｘＴｉＯ３）、ＰＺＴ（チタン酸ジルコン酸鉛ＰｂＺｒｘＴｉ１−ｘＯ３）、チタン酸バリウムＢａＴｉＯ３、窒化ケイ素ＳｉＮ、ＰＩ（ポリイミド）、又は酸化ケイ素ＳｉＯ２等の中から、キャパシタ１０の容量と耐圧を考慮して選ばれる。
【００４５】
例えば、０．１ｐＦ〜４０ｐＦ程度のキャパシタ１０を形成するには、酸化タンタルＴａ２Ｏ５を用いる。この場合、膜厚を４０ｎｍとすると、単位容量は７ｆＦ／μｍ２程度であり、耐圧は、電流密度１μＡ／ｃｍ２において４Ｖ程度である。
【００４６】
このように、本実施の形態に基づくＳｉＰは、誘電体材料を多くの材料の中から選択でき、様々な容量と耐圧を有するキャパシタを形成できる点でも、ＬＴＣＣ基板を用いる従来法に比べ優れている。
【００４７】
キャパシタ１０の上には、キャパシタ１０を被覆すると共に、その上にインダクタ２０等の導電層を形成するための絶縁層１１が設けられている。
【００４８】
絶縁層１１の厚さは、インダクタ２０を流れる電流によってシリコン基板１に誘導電流が誘起され、インダクタ２０のＱ値が低下することがないように、５０μｍ以上の厚さになっている。なお、Ｑ値とは、強制振動における共鳴の鋭さを表す量で、インダクタの性能を示す重要な指標である。
【００４９】
絶縁層１１の材料は、誘電率の小さい材料がよく、例えば、誘電率が２．９〜３．３程度のポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）、エポキシ樹脂、又はポリアミドイミド樹脂等である。
【００５０】
絶縁層１１の上には、導電層によってインダクタ２０や（図示省略した）配線部やランド部１７が形成され、ランド部１７は、プラグ部１６によってキャパシタ１０の電極６及び７と接続されている。
【００５１】
また、絶縁層１１の上には半導体チップであるＩＣチップ３０も、ダイアタッチフィルム（ＤＡＦ）を用いて固定されている。スペースを有効に利用するため、ＩＣチップ３０は、ランド部１７や配線部と上下に重なるように配設することができる。
【００５２】
ＩＣチップ３０の厚さは、研削によって例えば５０μｍに薄型化されている。また、２個以上のＩＣチップを積層して搭載する場合や、特に厚さに制約がある場合には、ＩＣチップの厚さを例えば２５μｍに薄型化したものを搭載する。
【００５３】
インダクタ２０やＩＣチップ３０の上には、これらを被覆する絶縁層２１が設けられ、絶縁層２１の上には、ＩＣ電極３２の引き出し部等を形成する導電層２５が設けられている。
【００５４】
導電層２５は、ＳｉＰ内部の電極位置を外部に向けて再配置する役割をもち、その上に設けられる銅ポスト４３及び外部接続電極４５は、外部機器と接続するのに都合のよい位置に設けられる。絶縁層４４は、この半導体装置を最も外側で平坦に被覆して、内部を保護するとともに、ＳｉＰの外形を整え、ＳｉＰの信頼性を向上させる。導電層２５、銅ポスト４３、外部接続電極４５及び絶縁層４４は、ＳｉＰを例えばＦＲ−４等のマザー基板に実装する際、接続の信頼性が向上するように調整するバッファ層として機能する。
【００５５】
例えば、図１（ａ）のように、外部接続電極がはんだバンプ４５である場合には、はんだバンプ４５の配置は、エリアアレイ型又はペリフェラル型のＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージの標準の電極位置と一致するものとする。また、導電層２５には、外部接続電極４５に対応する位置にランド部２７を設ける。
【００５６】
図１（ｂ）は、外部接続電極がランド４７であるＳｉＰの概略断面図である。この場合、ランド４７は相手方電極とはんだペーストを用いて接合される。ランド４７の配置は、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージの標準の電極位置と一致するようにする。他は、図１（ａ）の装置と全く同じである。
【００５７】
［変形例］
積層構造の相違によって種々の変形例が考えられるが、ここでは、２個のＩＣチップを搭載する例を説明する。複数チップを搭載する方法は、例えばアナログＩＣとデジタルＩＣとのように、モノリシックに作ることが難しいＩＣを混載してＳｉＰを多機能化する上で、重要な技術である。
【００５８】
本実施の形態では、２個のＩＣチップを積層することで、よりコンパクトな実装を可能にする。この場合、各チップの電極への接続の形成方法が課題となる。
【００５９】
＜変形例１＞
図２は、下側のＩＣチップ３０Ａがフェイスダウンで基板１に搭載され、上側のＩＣチップ３０ＢがフェイスアップでＩＣチップ３０Ａの上に積層して搭載されたＳｉＰの概略断面図である。この例の積層構造は、第１の絶縁層である絶縁層１１によってキャパシタ１０とＩＣチップとが被覆され、第２の絶縁層である絶縁層２１によって主たる配線部が被覆され、第３の絶縁層である絶縁層４４によってインダクタ２０が被覆される構造である。
【００６０】
この例のように、上部の層にインダクタ２０が形成される場合には、シリコン基板１との距離が自ずと５０μｍより大きくなるので、絶縁層１１や絶縁層２１の厚さを意図的に５０μｍ以上にしようとする必要はない。
【００６１】
下側のＩＣチップ３０Ａをフェイスダウンで搭載する場合、シリコン基板１にキャパシタ１０の電極６及び７を形成するに際し、ＩＣ電極３２Ａと接合する基板側電極８及びその配線（図示省略する。）を保護層５の上に形成するのがよい。一方、ＩＣ電極３２Ａには、接合のためのＮｉ／Ａｕ、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）、Ａｕスタッドバンプ、又は、はんだバンプ等を形成しておき、基板１とＩＣチップ３０Ａとの位置合わせを行った後、基板側電極８と電極３２Ａとを接合させる。そして、ＩＣチップ３０Ａは、その下部に絶縁層１１が充填されているため、いわゆるアンダーフィル材は不要となる。
【００６２】
ＩＣチップ３０Ｂは、その電極面の裏面側にダイアタッチフィルム（ＤＡＦ）を装着した状態でＩＣチップ３０Ａに圧着させ、フェイスアップで固定する。
【００６３】
フェイスアップで搭載されたＩＣチップ３０Ｂに対する電気的接続は、前述した本実施の形態による基本的方法で形成する。即ち、ＩＣチップ３０Ｂを被覆、埋設する絶縁層１１を形成し、ＩＣ電極３２Ｂを上部表面に引き出すプラグを形成し、それと電気的に接続する配線部１８を絶縁層１１の上部表面に形成する。
【００６４】
＜変形例２＞
図３は、下側のＩＣチップ３０Ａも上側のＩＣチップ３０Ｂも共にフェイスアップで搭載されたＳｉＰの概略断面図である。この場合、上下のＩＣチップ間の配線長が短くなり、配線寄生容量や抵抗が小さくなり、信号の伝播ロスが少なくなるメリットがある。特に生じるデメリットはない。
【００６５】
図３（ａ）に示す積層構造は、第１の絶縁層である絶縁層１１によってキャパシタ１０が被覆され、第２の絶縁層である絶縁層２１によってインダクタ２０が被覆され、第３の絶縁層である絶縁層２９によってＩＣチップ３０Ａ及び３０Ｂが被覆され、その表面に導電層２５が設けられた構造である。
【００６６】
図３（ｂ）に示す積層構造は、第１の絶縁層である絶縁層１１によってキャパシタ１０とＩＣチップ３０Ａ及び３０Ｂが被覆され、第３の絶縁層である絶縁層４４によってインダクタ２０が被覆される構造である。これは、図３（ａ）に示したＳｉＰに比べ、下側のＩＣチップ３０Ａと接続される配線を別途引き回す必要がない場合に適する構造である。
【００６７】
上側のＩＣチップ３０Ｂに対する電気的接続は、本実施の形態による基本的方法によって、ＩＣチップ３０Ｂを被覆する絶縁層に対し、ＩＣ電極３２Ｂに接続するプラグと絶縁層表面の導電層とを形成することで行う。
【００６８】
下側のＩＣチップ３０Ａに対する電気的接続は、ＩＣチップ３０Ａと接続される配線を別途設ける必要がない場合には、図３（ｂ）に示すように、上側のＩＣチップ３０Ｂに対する電気的接続と共に形成する。ＩＣチップ３０Ａに接続される配線を別途設ける必要がある場合には、図３（ａ）に示すように、下側のＩＣチップ３０Ａを一部被覆する中間絶縁層２８を形成し、この中間絶縁層２８を用いて、本実施の形態による基本的方法によって、ＩＣ電極３２Ａに接続するプラグと、中間絶縁層２８の表面上の中間導電層２５Ａを形成する。
【００６９】
半導体装置（ＳｉＰ）の作製
次に、図１に示したＳｉＰを作製する工程例を、図４〜図１１の概略断面図を参照しながら工程順に説明する。
【００７０】
まず、図４（１）に示すように、オリエンテーションフラット又はノッチをもつ多結晶又は単結晶シリコンウエーハ（直径：８インチ、厚さ：７２５μｍ、抵抗率：１〜２０Ω・ｃｍ）等のシリコン基板１を用意し、シリコン基板１の表面上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法又は熱酸化法によって酸化シリコン膜２を４０００Å以上の厚さに成膜する。基板としては、シリコン基板以外に、例えばガラス基板やセラミック基板を用いることができる。
【００７１】
［キャパシタの形成］
次に、図４（２）に示すように、ＭＩＭ−Ｃ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ−Ｃａｐａｃｉｔｏｒ）プロセスにより、キャパシタ１０を形成する。
【００７２】
まず、下部電極３として、例えば、スパッタ法若しくは蒸着法によってアルミニウム又は銅の薄膜を厚さ１μｍ程度に形成する。更に、図示は省略するが、下部電極３が誘電体層４と接する部位には、酸化反応防止膜として窒化チタン膜を５０ｎｍの厚さに形成する。
【００７３】
次に、ＣＶＤ法又はスパッタ法にて誘電体層４を形成する。誘電体材料としては、酸化タンタル、ＢＳＴ、ＰＺＴ、チタン酸バリウム、窒化ケイ素、ポリイミド、又は酸化ケイ素等の中から、キャパシタ１０の容量と耐圧を考慮して選択する。
【００７４】
例えば、０．１ｐＦ〜４０ｐＦ程度のキャパシタ１０を形成するには、誘電体層４として酸化タンタルＴａ２Ｏ５層を用いる。この場合、膜厚を４０ｎｍとすると、単位容量は、７ｆＦ／μｍ２程度であり、耐圧は、電流密度１μＡ／ｃｍ２において４Ｖ程度である。
【００７５】
更に、誘電体層４の保護層５として、ＣＶＤ法によって酸化ケイ素膜又は窒化ケイ素膜を形成し、リアクティブイオンエッチング（ＲＩＥ）により電極取り出し用の窓開けを行う。そして、窓開けしたところに下部電極３の引き出し電極６及び上部電極７として、スパッタ法若しくは蒸着法によってアルミニウム又は銅の薄膜を形成し、キャパシタ１０を完成する。
【００７６】
［インダクタの形成］
次に、図４（３）〜図６（９）に示すように、絶縁層１１を形成し、その上に導電体パターンを形成し、インダクタ（Ｌ）２０等を作製する。
【００７７】
まず、図４（３）に示すように、絶縁層１１を形成する。絶縁層１１の厚さは、インダクタ２０を流れる電流によってシリコン基板１に誘導電流が流れ、インダクタ２０のＱ値が低下することがないように、５０μｍ以上の厚さとする。
【００７８】
絶縁層１１の材料は、誘電率の小さい材料がよく、例えば、誘電率が２．９〜３．３程度のポリイミド、ポリベンゾオキサゾール、エポキシ樹脂、又はポリアミドイミド樹脂等を用いる。絶縁層１１は、スピンコート法、印刷法、又はディスペンス法によって形成する。
【００７９】
例えば、感光性ポリイミドを用い、スピンコート法によって絶縁層１１を形成する場合には、下記の成膜条件によって５０μｍの厚さの絶縁層１１を形成する。
塗布液の粘度：２００Ｐ（ポアズ）；
スピンコータの回転速度：８００ｒｐｍで３０秒間回転させ、続いて１５００ｒｐｍで３０秒間回転させる；
プリベーク：窒素ガス雰囲気中にて、９０℃で３００秒間加熱し、続いて１１０℃で３００秒間加熱する。
【００８０】
次に、図４（４）に示すように、キャパシタ１０の電極６及び７と接続するためのプラグ部１６を作製するための接続孔（ビアホール）１２として、絶縁層１１に例えば直径５０μｍの孔を形成する。
【００８１】
絶縁層１１を感光性ポリイミドで形成した場合には、下記の条件による露光・現像によって接続孔（ビアホール）１２を形成する。
露光：ステッパを用い、ブロードバンド光を、ｉ線換算にて４００ｍＪ／ｃｍ２照射；
現像：スピンデベロッパを用いて、スプレー現像を行う；Ｊ．Ｅ．Ｔ．（Ｊｕ ｓｔ Ｅｘｐｏｓｕｒｅ Ｔｉｍｅ）×１．８倍；
現像検査：インスペクションマシーンによって行う；
ポストベーク：酸素濃度４０ｐｐｍ以下の雰囲気中で、１５０℃で０．５時間加熱し、続いて２５０℃で２．０時間加熱する。
【００８２】
現像後、絶縁層１１の表面のスカム（レジストの残渣）除去処理を行う。スカム除去処理は、例えば、プラズマアッシング装置を用い、酸素流量１００ｓｃｃｍ、ＲＦ出力１００（〜３００）ｍＷの条件下で、１０分間行う。
【００８３】
次に、図５（５）に示すように、シード層（下地金属層）１３としてチタン膜と銅膜との積層膜をスパッタ法によって形成する。
【００８４】
スパッタは、例えば、下記の条件で行なう。
膜厚：厚さ１６００Åのチタン膜を成膜後、その上に厚さ６０００Åの銅膜を積層する。
真空度：３．６×１０−３Ｐａ；
スパッタ圧力：６．１×１０−１Ｐａ；
アルゴンガス流量：１１０〜１１５ｃｍ３／ｍｉｎ；
スパッタ電力：２０００〜３０００Ｗ
【００８５】
シード層（下地金属層）１３は、無電解めっき法によって形成してもよい。
【００８６】
次に、フォトレジストを塗布し、インダクタ２０等の導電体パターンに対応した露光を行い、現像とスカム除去処理を行い、図５（６）に示すように、導電体パターンに対応したレジストパターン１４を形成する。
【００８７】
例えば、スピンコート法によってレジストを塗布し、下記の条件による現像でレジストパターン１４を形成する。
スピンコータの回転速度：５００ｒｐｍで１０秒間回転させ、続いて４０００ｒｐｍで３０秒間回転させ、更に５０００ｒｐｍで０．５秒間回転させ、その後３秒間で徐々に減速して停止させる；
現像：現像液Ｐ−７Ｇを用い、スピンデベロッパで現像する。基板１に現像液を散布しながら５０ｒｐｍで３秒間回転させた後、３０秒間停止させる処理を７回繰り返す；
リンス：５００ｒｐｍで回転させながら、純水を６０秒間基板１に散布する；
スピンドライ：基板１を３０００ｒｐｍで３０秒間回転させ、水を振り切って乾燥させる；
現像検査：インスペクションマシーンを用いる。
【００８８】
レジストパターン１４を形成した後、表面のスカム除去処理を行う。スカム除去処理は、例えば、プラズマアッシング装置を用い、酸素流量１００ｓｃｃｍ、ＲＦ電力１００（〜３００）ｍＷの条件下で１０分間行う。
【００８９】
続いて、図５（７）に示すように、レジストパターン１４をマスクとして、銅の電解めっき法により導電層１５を埋め込み、プラグ部１６、ランド部１７、配線部１８、及びインダクタ部２０を形成する。配線部１８は、例えば約５μｍの厚さに形成する。
【００９０】
電解めっきは、例えば、下記の条件で行う。
洗浄：バンプクリーナーに３０分間浸漬した後、１分間水洗し、続いて３０秒間、５％硫酸水溶液に浸漬した後、１分間水洗する；
脱脂洗浄：４０℃で１分間行う；
湿潤処理：４０℃で２分間行う；
酸水洗：１分間行う；
硫酸銅メッキ液：液温２５℃；硫酸銅濃度：５０ｇ／ｌ、硫酸濃度：２５ｇ／ｌ；
光沢処理：Ｃｕ Ｂｒｉｇｈｔ ＶＦ−２（エバラ社の商品名）（Ａ液２０ｃｍ３／ｌとＢ液：１０ｃｍ３／ｌとを混合）；
ＤＫ（陰極電流密度）：０．０３Ａ／ｃｍ２
【００９１】
電解めっき終了後、図５（８）に示すように、レジスト１４を除去し、レジスト残渣のアッシング処理を行う。例えば、アルカリ液を用いてレジストを剥離させた後、プラズマアッシング装置を用い、テトラフルオロメタンＣＦ４と酸素とを、それぞれ流量５０ｓｃｃｍで流しながら、ＲＦ電力２５Ｗを印加して残渣をアッシングする。このアッシング処理を、５分間ずつ２回繰り返す。
【００９２】
次に、導電層１５の表面の酸化膜を除去するためのライトエッチングを行い、続いて導電層１５をマスクにして、導電層１５下部以外のシード層１３（銅膜及びチタン膜）をエッチング除去して、インダクタ２０とランド部（接続端子）１７を形成する（図６（９））。
【００９３】
各層は、例えばウエットエッチング装置を用いて、次の条件でエッチング除去する。
【００９４】
＜酸化膜のライトエッチング＞
薬液としてフッ化水素酸を用いる。
【００９５】
＜銅膜＞
薬液としてＳＯ−ＹＯ（関東化学社製）を用い、基板１を５０ｒｐｍで回転させながら、１５秒間薬液を散布して洗浄する。次に、基板１を５００ｒｐｍで回転させながら、純水を６０秒間散布する（リンス）。次に、基板１を３０００ｒｐｍで３０秒間回転させて水を振り切り、乾燥させる（スピンドライ）。
【００９６】
＜チタン膜＞
薬液としてＳＯ−１（関東化学社製）を用い、基板１を５０ｒｐｍで回転させながら、２５秒間薬液を注いで洗浄する。次に、基板１を５００ｒｐｍで回転させながら、純水を６０秒間散布する（リンス）。次に、基板１を３０００ｒｐｍで３０秒間回転させて水を振り切り、乾燥させる（スピンドライ）。
【００９７】
［ＩＣチップの薄型化加工］
上記とは別に、シリコン基板１に搭載するＩＣチップ３０を用意する。ＩＣチップ３０は、樹脂層に埋め込むため、図６（１０）〜図６（１３）に示すように、ＩＣ基板を研削してチップを薄型化する加工を施すことが必須である。薄型化加工は、ＩＣチップ３０がウエーハ上に形成された段階で、チップ状に個片化される前に行うのがよい。
【００９８】
まず、図６（１０）に示すように、公知の方法でＩＣチップ３０が形成されたＩＣ基板（ウエーハ）３１の表面に、薄型化加工のための基板としてバックグラインド用保護テープ３４を貼り付ける。保護テープ３４自体に粘着層があるので、加熱することなく、加圧ローラにて貼り付けを行う。例えば、非紫外線硬化型のサポートタイプで、総厚２６５μｍのものを用いることができる。ＩＣ基板３１としては、例えばシリコン基板やガリウム砒素基板を用いることができる。
【００９９】
保護テープ３４の貼り付け後、粗研削用と仕上げ研削用の、粗さの異なる２種類の砥石を使用して研削し、基板３１の仕上がり厚さを５０μｍとする（図６（１１））。
【０１００】
例えば、基板３１がガリウム砒素基板である場合には、＃６００の砥石を用いてスピンドル回転数３０００ｒｐｍで粗研削し、＃２０００の砥石を用いてスピンドル回転数３０００ｒｐｍで仕上げ研削を行い、ＩＣ基板３１の厚さを初期厚さ１２０μｍから７０μｍ減少させる。
【０１０１】
次に、図６（１２）に示すように、厚さ５０μｍに薄型化したＩＣ基板３１の裏面にダイアタッチフィルム（ＤＡＦ）３５とダイシングシート３６とを貼り付ける。ＤＡＦ３５とダイシングシート３６とは一体型のもので、ダイアタッチフィルム３５（厚さ１０〜５０μｍ）、（図示省略した）接着層（厚さ５μｍ）、及び、例えばポリオレフィン製のダイシングシート３６（厚さ１００μｍ）の３層が積層された構造である。貼り付けは、手動又は自動機で行う。
【０１０２】
自動機を用いる場合には、例えば下記の条件で貼り付ける。
自動貼り付け機：ＰＭ−８５００（日東電工製）を使用；
温度：４０℃；
圧力：１５Ｎ／ｃｍ２；
ラミネート速度：１０ｍｍ／ｓｅｃ；
【０１０３】
次に、ダイシングによってＩＣチップ３０を個片化する。上記のようにダイシングシート３６に貼り付けて一体型化してテープカットダイシングを行う場合では、上記の条件でダイシング用リングに貼り合わせ後、バックグラインド用保護テープ３４を取り除き、フルカットダイシングを行う（図６（１３））。
【０１０４】
ダイシングは、ＩＣ基板（ウエーハ）３１の材質に応じて、下記の条件で行う。
＜厚さ５０μｍのシリコン基板を切断する場合＞
ブレード：２０５０ ２７ＨＥＣＣ（ＤＩＳＣＯ社製）；
スピンドル回転数：３０００ｒｐｍ；
送り速度：３０ｍｍ／ｓｅｃ
＜厚さ５０μｍのガリウム砒素基板を切断する場合＞
ブレード：ＺＨ１２６Ｆ（ＤＩＳＣＯ社製）；
スピンドル回転数：３０００ｒｐｍ；
送り速度：５ｍｍ／ｓｅｃ；
切り込み量：４０〜８５μｍ
【０１０５】
［基板へのＩＣチップの搭載］
次に、薄形化され、個片化されたＩＣチップ３０をダイシングシートから取り外し、シリコン基板１に搭載する（図７（１４））。この際、ＤＡＦ３５は、絶縁性のある接着材として、絶縁層１１の上にＩＣチップ３０を接着固定する。
【０１０６】
ダイシングシートからのピックアップは、下記の条件で行う。
＜ニードルの場合＞
プランジアップ速度：８０〜１００ｍｍ／ｓｅｃ；
ピックアップ保持時間：１０〜５０ｍｓｅｃ；
ピックアップリフト：４００μｍ；
エキスパンド：（最小）５μｍ；
＜ニードルレスの場合＞
ストローク：３０００μｍ；
速度：１０ｍｍ／ｓｅｃ
【０１０７】
図７（１５）は、精度５μｍでＩＣチップ３０をフェイスアップの状態でダイボンディングして、精度５μｍで基板１の上に固定する方法を示す説明図である。ＩＣチップ３０をピックアップするツール３７はセラミックス製のものである。ボンディング（搭載）は、ツール温度１１０℃、荷重１Ｎ／ダイで行い、１秒間でピール強度１ｋｇｆ以上となる。シリコン基板１との合わせ精度は、±２．５μｍ以内である。
【０１０８】
以下、具体的に説明する。まず、ウエーハエキスパンドしたウエーハ又はチップトレーの上のＩＣチップ３０に対して、パターン認識による検査を行い、あらかじめ良品、不良品判定を行う。ツール３７は、良品と判定されたＩＣチップ３０のみをピックアップする。
【０１０９】
ピックアップ時の座標は、基板１にあらかじめ形成した位置合わせ目標３９と、搭載するＩＣチップ３０のパッド（電極）３２の位置を入力する。ツール３７はＩＣチップ３０のパッド（電極）３２から１００〜５００μｍ程度一方向にオフセットした位置を吸着する。これにより、基板１の位置合わせ目標３９とパッド（電極）３２とを共に１つのＣＣＤカメラ３８の視野の中におさめた状態で、基板１とＩＣチップ３０との位置合わせが可能になる。
【０１１０】
より具体的には、図７（１５−１）に示した装置を用いて、ＩＣチップ３０の水平方向搭載位置近傍で、ＩＣチップ３０を吸着したツール３７を鉛直方向搭載位置近傍まで鉛直方向に下降させ、図７（１５−２）及び（１５−３）に示すように、この位置で基板１の位置あわせ目標３９と、ＩＣチップ３０のパッド（電極）３２との位置測定を行い、水平方向の位置合わせを行った後、更にツールを下降させてＩＣチップ３０を基板１に圧着させ、加圧加温して基板１へのＩＣチップ３０の搭載を完了させる。
【０１１１】
この際、カメラの視野は、縦４８０μｍ、横６４０μｍの長方形状で、パターンマッチングはエッジ検出によって行う。搭載精度は、±２．５μｍを達成する。搭載条件は、例えば、１３０℃、１Ｎ／ダイである。加熱はツール３７のヒータのみで行うことで、基板１の上の銅配線の酸化を防止する。搭載後、窒素ガスでブローし、ツール３７を常温まで冷却する。
【０１１２】
［ＩＣチップの埋め込みと電極引き出し部の形成］
次に、図７（１６）〜図９（２０）に示すように、搭載したＩＣチップ３０を絶縁層中に埋め込み、ＩＣ電極３２の引き出し部等を形成する。この工程は、図４（３）〜図６（９）に示した工程とほぼ同様で、絶縁層２１の形成、接続孔２２の形成、シード層２３の形成、レジストパターン２４の形成、及び電解めっきによる導電層２５の形成等の工程からなる。
【０１１３】
まず、図７（１６）に示すように、絶縁層２１を、スピンコート法、印刷法、又はディスペンス法によって形成する。この絶縁層２１により、ＩＣチップ３０を上面まで完全に埋め込む。絶縁層２１の塗布条件は、シリコン基板上の絶縁層１１の塗布条件と同様とする。
【０１１４】
絶縁層２１の材料は、誘電率の小さい材料がよく、例えば、ポリイミド、ポリベンゾオキサゾール、エポキシ樹脂、又はポリアミドイミド樹脂等を用いる。
【０１１５】
例えば、感光性ポリイミドを用い、スピンコート法によって絶縁層２１を形成する場合には、下記の成膜条件によって絶縁層２１を形成する。
塗布液の粘度：２００Ｐ（ポアズ）；
スピンコータの回転速度：８００ｒｐｍで３０秒間回転させ、続いて１２００ｒｐｍで３０秒間回転させる；
プリベーク：窒素ガス雰囲気中にて、６０℃で２４０秒間加熱し、続いて９０℃で２４０秒間加熱し、更に１１０℃で２４０秒間加熱する。
【０１１６】
次に、図８（１７）に示すように、絶縁層２１に電極取り出し用の接続孔２２を、例えば直径５０μｍの大きさで形成する。
【０１１７】
絶縁層２１を感光性ポリイミドを用いて形成した場合には、下記の条件による露光・現像によって接続孔２２を形成する。
露光：ステッパを用い、ブロードバンド光を、ｉ線換算にて４００ｍＪ／ｃｍ２照射；
現像：スピンデベロッパを用いて、スプレー現像を行う；Ｊ．Ｅ．Ｔ．×１ ．８倍；
現像検査：インスペクションマシーンによって行う；
ポストベーク：酸素濃度４０ｐｐｍ以下の雰囲気中で、１５０℃で０．５時間加熱し、続いて２５０℃で２．０時間加熱する。
【０１１８】
現像後、絶縁層１１の表面のスカム（残渣）除去処理を行う。スカム（残渣）除去処理は、例えば、プラズマアッシング装置を用い、酸素流量１００ｓｃｃｍ、ＲＦ電力１００ｍＷの条件下で、１０分間行う。
【０１１９】
次に、図８（１８）に示すように、シード層（下地金属層）２３としてチタン膜と銅膜との積層膜をスパッタ法によって形成する。
【０１２０】
スパッタは、例えば、下記の条件で行なう。
膜厚：厚さ１６００Åのチタン膜を成膜後、その上に厚さ６０００Åの銅膜を積層する；
真空度：３．６×１０−３Ｐａ；
スパッタ圧力：６．１×１０−１Ｐａ；
アルゴンガス流量：１１０〜１１５ｃｍ３／ｍｉｎ；
スパッタ電力：２０００〜３０００Ｗ
【０１２１】
次に、フォトレジストを塗布し、配線パターンに対応した露光を行い、現像とスカム除去処理を行い、図８（１９）に示すように、配線パターンに対応したレジストパターン２４を形成する。
【０１２２】
例えば、スピンコート法によってレジストを塗布し、下記の条件による現像でレジストパターン２４を形成する。
スピンコータの回転速度：５００ｒｐｍで１０秒間回転させ、続いて４０００ｒｐｍで３０秒間回転させ、更に５０００ｒｐｍで０．５秒間回転させ、その後３秒間で徐々に減速して停止させる；
プリベーク：１１０℃で３０分間加熱する；
露光：ステッパを用いる；
現像：現像液Ｐ−７Ｇを用い、スピンデベロッパで現像する。基板１に現像液を散布しながら５０ｒｐｍで３秒間回転させた後、３０秒間停止させる処理を７回繰り返す；
リンス：５００ｒｐｍで回転させながら、純水を６０秒間基板１に散布する；
スピンドライ：基板１を３０００ｒｐｍで３０秒間回転させ、水を振り切って乾燥させる；
現像検査：インスペクションマシーンを用いる。
【０１２３】
レジストパターン２４を形成した後、表面のスカム除去処理を行う。スカム除去処理は、例えば、プラズマアッシング装置を用い、酸素流量１００ｓｃｃｍ、ＲＦ電力１００ｍＷの条件下で１０分間行う。
【０１２４】
続いて、図９（２０）に示すように、レジストパターン２４をマスクとして、例えば銅の電解めっき法により、接続孔２２と配線パターン部とに導電層２５を埋め込み、プラグ部２６、ランド部２７、及び配線部等を形成する．例えば、プラグ部２６の直径は５０μｍ、ランド部２７の直径は７０μｍ、そして配線部の厚さは約５μｍに形成する。
【０１２５】
電解めっきは、例えば、下記の条件で行う。
洗浄：バンプクリーナーに３０分間浸漬した後、１分間水洗し、続いて３０秒間、５％硫酸水溶液に浸漬した後、１分間水洗する；
脱脂洗浄：４０℃で１分間行う；
湿潤処理：４０℃で２分間行う；
酸水洗：１分間行う；
硫酸銅メッキ液：液温２５℃；硫酸銅濃度：５０ｇ／ｌ、硫酸濃度：２５ｇ／ｌ；
ＤＫ（陰極電流密度）：０．０３Ａ／ｃｍ２
【０１２６】
電解めっき終了後、レジスト２４を除去し、レジスト残渣のアッシング処理を行う。例えば、アルカリ液を用いてレジスト２４を剥離させた後、プラズマアッシング装置を用い、テトラフルオロメタンＣＦ４と酸素とを、それぞれ流量５０ｓｃｃｍで流しながら、ＲＦ電力２５Ｗを印加して残渣をアッシングする。このアッシング処理を、５分間ずつ２回繰り返す。
【０１２７】
［バッファ層と外部接続電極の形成］
次に、図９（２１）〜図１１（２６）に示すように、ＦＲ−４等のマザー基板との接続信頼性を向上させるためのバッファ層として、外部接続電極取り出し用の銅ポスト４３とそれ以外の部分を平坦に被覆する絶縁層４４とを形成し、銅ポスト４３の露出面に外部接続電極４５を形成する。
【０１２８】
まず、導電層２５の表面の酸化膜をフッ化水素酸を用いるライトエッチングによって取り除いた後、感光性ドライフィルム（レジスト膜）４１を貼り付ける。このレジスト膜４１の一部をマスクして露光した後、カバーフィルムを剥離して除き、現像し、スカム除去処理を行い、銅ポスト４３に対応した空孔４２をレジスト膜４１に形成する（図９（２１））。
【０１２９】
その後、図９（２２）に示すように、レジスト膜４１をマスクにした電解めっきを行い、空孔４２に銅を埋設して、例えば、直径１５０μｍ、高さ１００μｍの銅ポスト４３を形成する。
【０１３０】
次に、図１０（２３）に示すように、ドライフィルム４１を剥離し、続いて導電層２５をマスクにして、導電層２５下部以外のシード層２３をエッチング除去して、導電層２５からなるプラグ部２６、ランド部２７、及び配線部等の形成を終了する。
【０１３１】
シード層２３の銅膜とチタン膜の除去は、例えば、ウエットエッチング装置を用いて次の条件で行う。
＜銅膜＞
薬液としてＳＯ−ＹＯを用い、基板１を５０ｒｐｍで回転させながら、１５秒間薬液を散布して洗浄する。次に、基板１を５００ｒｐｍで回転させながら、純水を６０秒間散布する（リンス）。次に、基板１を３０００ｒｐｍで３０秒間回転させて水を振り切り、乾燥させる（スピンドライ）。
＜チタン膜＞
薬液としてＳＯ−１を用い、基板１を５０ｒｐｍで回転させながら、２５秒間薬液を注いで洗浄する。次に、基板１を５００ｒｐｍで回転させながら、純水を６０秒間散布する（リンス）。次に、基板１を３０００ｒｐｍで３０秒間回転させて水を振り切り、乾燥させる（スピンドライ）。
【０１３２】
次に、図１０（２４）に示すように、銅ポスト４３が立った状態で、スピンコート法、印刷法、又はトランスファーモールド法によってエポキシ樹脂、ＰＢＯ、ＰＩ、又はフェノール樹脂等の絶縁層４４を形成し、銅ポスト４３を完全に被覆する。絶縁層４４は、真空オーブン中で脱泡し、更に１２０℃で１時間、引き続いて１５０℃で２時間キュアする。
【０１３３】
この際、例えば印刷法で絶縁層４４を付着させる場合は、銅ポスト４３の上面を１０μｍ以上の厚さで覆うようにスキージングを行い、表面の凹凸が±３０μｍ程度以内になるように仕上げる。
【０１３４】
樹脂硬化後、図１０（２５）に示すように、表面を研削して、銅ポスト４３の頭出しを行う。この際、例えば、＃６００の砥石を用いて、スピンドル回転数３０００ｒｐｍで研削を行う。
【０１３５】
次に、図１１（２６）に示すように、銅ポスト４３の露出部の活性化処理を行い、その上に外部接続電極４５を形成する。外部接続電極４５としては、はんだボールバンプ、無鉛はんだボールバンプ、Ａｕスタッドバンプ、ＬＧＡ、又は印刷バンプ等を形成する。
【０１３６】
例えば、図１１（２６）に示すように、はんだボールを形成する場合には、フラックス塗布後、直径０．１５ｍｍ程度のはんだボールを付着させ、リフローで溶融接合を行う。接合後、フラックスを洗浄して完了する。
【０１３７】
このパッケージの外部接続電極４５の配置は、エリアアレイ型又はペリフェラル型のＢＧＡ又はＬＧＡに対応した配置とする。
【０１３８】
［パッケージの薄型化と個片化］
外部接続電極４５を形成した後、パッケージの薄型化と個片化を行う。
【０１３９】
まず、図１１（２７）に示すように、シリコン基板１のハーフカットを行う。この際、例えば、＃１５００の砥石を用いて、スピンドル回転数３０００ｒｐｍで研削し、シリコン基板１に深さ７０μｍの切り溝４６を形成する。
【０１４０】
ハーフカット後、シリコン基板１の裏面を研削して、薄型化と個片化を同時に行う。この際、シリコン基板１の表面側にバックグラインド用保護テープを貼り、例えば、＃３６０の砥石を用いて４８００ｒｐｍで粗研削し、続いて＃６００の砥石を用いて５５００ｒｐｍで仕上げ研削を行い、シリコン基板１を、例えば厚さ５０μｍに研削する。この後、バックグラインド用保護テープを剥離し、転写フィルムへの貼り付けを行うことで、ＳｉＰ５０の個片化が完了する（図１１（２８））。
【０１４１】
［２個以上のＩＣチップを積層して搭載する場合］
図２や図３に示したように２個以上のＩＣチップを積層して搭載する場合や、特に厚さに制約がある場合には、ＩＣチップの厚さが例えば２５μｍになるまでグラインダーで研削し、より一層薄型化してから搭載する。
【０１４２】
＜変形例１の場合＞
図２に示したように、下側のＩＣチップ３０Ａをフェイスダウンで搭載するには、キャパシタ１０の電極６及び７を形成するに際し、ＩＣチップ３０Ａの電極３１Ａと接合する基板側電極８を保護層５の上に形成する。一方、ＩＣチップ３０Ａの電極３１Ａには、接合のためのＮｉ／Ａｕ、ＵＢＭ、Ａｕスタッドバンプ、又は、はんだバンプを形成する。そして、シリコン基板１とＩＣチップ３０Ａとの位置合わせを行い、基板側電極８と電極３１Ａとを圧接した状態で加熱して、両者を接合させる。
【０１４３】
ＩＣチップ３０Ｂは、その電極面の裏面側にＤＡＦを装着した状態でＩＣチップ３０Ａに圧着させ、フェイスアップで固定する。この場合の荷重は１Ｎ／ダイで、温度１３０℃で１秒間加熱する。
【０１４４】
フェイスアップで搭載されたＩＣチップ３０Ｂに対する電気的接続は、ＩＣチップが１個の場合と同様に、前述した本実施の形態による基本的方法で形成する。即ち、ＩＣチップ３０Ｂを被覆して埋設する絶縁層１１を形成し、絶縁層１１を貫いてＩＣ電極３２Ｂを上部表面に引き出すプラグを形成し、絶縁層１１の表面にプラグと電気的に接続する配線部１８を形成する。
【０１４５】
＜変形例２＞
図３に示したように、ＩＣチップ３０Ａ及び３０Ｂを共にフェイスアップで搭載する場合には、チップ間の位置Ｘ、Ｙ、及びＺのずれと、チップ間の傾きθのずれを抑える必要がある。そして、２つのチップ間のギャップに気泡が入りにくく、また、段差を生じにくい樹脂で埋め込む必要がある。
【０１４６】
この場合、上側のＩＣチップ３０Ｂに対する電気的接続は、前述した本実施の形態による基本的方法によって、ＩＣチップ３０Ｂを被覆する絶縁層に電極に接続するプラグを形成し、絶縁層表面に導電層を形成することで行う。
【０１４７】
下側のＩＣチップ３０Ａに対する電気的接続は、ＩＣチップ３０Ａと接続される配線を別途設ける必要がない場合には、図３（ｂ）に示すように、上側のＩＣチップ３０Ｂに対する電気的接続と共に形成する。ＩＣチップ３０Ａに接続される配線を別途設ける必要がある場合には、図３（ａ）に示すように、下側のＩＣチップ３０Ａを一部被覆する中間絶縁層２８を形成し、この中間絶縁層２８を用いて、本実施の形態による基本的方法によって、ＩＣ電極３２Ａに接続するプラグと中間絶縁層２８の表面上の中間導電層２５Ａを形成する。
【０１４８】
ＳｉＰの実装構造
図１２は、ＳｉＰの実装構造を示す概略断面図である。
【０１４９】
図１２（ａ）は、上記したＳｉＰ５０を他の半導体チップ７８や水晶振動子８０等と共に、ＦＲ−４規格のガラスエポキシ基板に実装した例である。このＳｉＰ５０は、ガラスエポキシ基板７１中に埋設するが、水晶振動子のように、ＳｉＰに組み込めないものや、組み込むメリットのないものは、ガラスエポキシ基板上に実装するのがよい。このように、ＳｉＰ５０を他の半導体チップや機能部品と共に実装することで、より多機能な装置を実現することができる。
【０１５０】
図１２（ｂ）は、インターポーザ層８１の中にＳｉＰ５０を埋め込んで実装する例を示す。同図は、インターポーザ層８１によってＳｉＰ５０の電極ピッチ（０．１〜０．３ｍｍ）と外部機器の電極ピッチ（０．５ｍｍ）とは、インターポーザ層８１を用いた再配置配線によって調整することができるので、ＳｉＰ内における配線幅や配線ピッチをより小さくしてＳｉＰを小型化しても、外部接続電極８３の配置に自由度が得られ、ピン数（外部端子数）を増やすこともできる。
【０１５１】
上述したように、本発明の実施の形態によれば、シリコン基板上において受動素子とフェイスアップ式の能動素子とを搭載し、これらの素子を絶縁層で被覆して埋設し、この際、これらの素子の電極等を上部に引き出すための導電体プラグを絶縁層を上下方向に貫いて形成し、かつ絶縁層上に必要な配線を形成することが可能になる。
【０１５２】
このように、フリップチップ実装、フェイスアップ搭載可能な構造とすることで、各素子を３次元的に高密度に搭載することができ、また、ＳｉＰ全体の設計の自由度を向上させることができる。シリコン基板上に形成されたキャパシタとＩＣ部を近接させることができ、高周波特性の向上を実現できる。
【０１５３】
基板上にＩＣチップを固定するに際し、基板上又は絶縁層上の位置合わせ目標と、ＩＣチップの電極との両方を、例えばＣＣＤカメラを用いて同一視野内で認識しつつ、ＩＣチップの位置決めを行うので、搭載精度±２．５μｍでＩＣチップをフェイスアップで固定することができる。
【０１５４】
また、複数のＩＣチップを積層する場合、各ＩＣを研削によって薄型化することにより、ＳｉＰ全体の厚さを変えることなしに多くのＩＣを搭載することが可能となり、容易に多機能化できる。
【０１５５】
また、基板としてシリコン基板を用いているので、機械的強度や、耐熱性、熱伝達性等に優れているばかりでなく、長い半導体加工の歴史の中で蓄積されてきた技術や設備を利用でき、低コストで効率的な製造が可能である。例えば、大型の極めて平坦性の優れたウエーハが入手でき、研削加工により容易に薄型化することができる。また、ウエーハ上で半導体加工技術を用いた一括処理により、容易に微細パターンを形成して、効率的に配線幅及びピッチの小さい配線形成や電極位置の変更などの再配線加工を行なうことができ、ＳｉＰ全体の小型化が可能となる。更に、必要なら、シリコン基板を単なる基板ではなく、トランジスタ等の能動素子を常法に従って形成し、これをＳｉＰに組み込むこともできる。
【０１５６】
また、絶縁層の材料として感光性ポリイミドを用いるので、耐熱性や機械的強度等に優れ、誘電率が低く、絶縁性が高いなど、電気的特性も優れている。その上、感光性ポリイミドからなる絶縁層は、露光と現像によって容易にパターニングすることができる。
【０１５７】
また、得られたＳｉＰは、ＦＲ−４基板等への埋め込み搭載が可能となり、より多機能のＳｉＰを形成することが可能となる。
【０１５８】
以上に説明した本発明の実施の形態は、発明の主旨を逸脱しない範囲において、条件、装置等について適宜変更可能であることは言うまでもない。
【０１５９】
【発明の作用効果】
本発明によれば、基体上に形成された絶縁層によって、少なくともフェイスアップ式の能動素子と受動素子とが被覆され、能動素子及び／又は受動素子が、絶縁層を介してこの絶縁層上の配線に接続されているため、必要な電気的接続を形成しながら、能動素子や受動素子を絶縁層に埋設し、例えば絶縁層同士の接着力を利用して複数の絶縁層を積層して絶縁層を形成し、所望の機能を有する半導体装置を可能な限り薄い厚さで、しかも絶縁層で保護してパッケージ化することができる。
【０１６０】
即ち、絶縁層が有する多様な機能、即ち、表面や貫通孔に導電体等を付着させて受動素子や配線を形成し得る機能、能動素子や受動素子を被覆して、外部からの機械的、化学的、或いは電気的な悪影響から保護しつつ、これらの素子を所定の位置に保持する機能、厚さの小さい薄膜を容易に形成でき、しかも絶縁層間の接着力のみで容易に積層構造を作り得る機能等を十二分に利用し、従来回路基板やモールド樹脂等によって分担されていた、素子の高密度実装と保護の役割を、絶縁層のみで実現するものであるから、本発明の半導体装置は、小型、薄型、軽量で、低コストなＳｉＰとなり、また、能動素子がフェイスアップで保持されているため、絶縁層を介して幅及びピッチの微細な配線を任意に施すことができ、設計の自由度が増し、積層する前記絶縁層を増やすことにより多種の素子を内蔵して多機能化することが容易である。
【０１６１】
本発明の製造方法は、本発明の半導体装置を再現性良く製造できる方法であり、また、本発明の実装構造は、本発明の半導体装置を他の電気部品と共に回路基板等に実装するのを容易にする構造である。
【図面の簡単な説明】
【図１】本発明の好ましい実施の形態に基づくＳｉＰ（システム・イン・パッケージ）の一例を示す概略断面図である。
【図２】同、ＳｉＰの他の例を示す概略断面図である。
【図３】同、ＳｉＰの別の他の例を示す概略断面図である。
【図４】同、ＳｉＰを作製する工程を示す概略断面図である。
【図５】同、ＳｉＰを作製する工程を示す概略断面図である。
【図６】同、ＳｉＰを作製する工程を示す概略断面図である。
【図７】同、ＳｉＰを作製する工程を示す概略断面図である。
【図８】同、ＳｉＰを作製する工程を示す概略断面図である。
【図９】同、ＳｉＰを作製する工程を示す概略断面図である。
【図１０】同、ＳｉＰを作製する工程を示す概略断面図である。
【図１１】同、ＳｉＰを作製する工程を示す概略断面図である。
【図１２】同、ＳｉＰの実装例を示す概略断面図である。
【図１３】従来のＬＴＣＣ基板を用いたＲＦ用システム・イン・パッケージの一例を示す概略断面図である。
【図１４】従来のＦＲ−４ガラスエポキシ基板を用いたＲＦ用システム・イン・パッケージの一例を示す概略断面図である。
【符号の説明】
１…シリコン基板、２…酸化シリコン膜、３…下部電極、４…誘電体層、
５…保護層、６…引き出し電極、７…上部電極、１０…キャパシタ、
１１…絶縁層、１２…接続孔（ビアホール）、１３…シード層（下地金属層）、
１４…レジストパターン、１５…銅導電層、１６…プラグ部、１７…ランド部、
１８…配線部、２０…インダクタ、２１絶縁層、
２２…電極取り出し用の接続孔、２３…シード層（下地金属層）、
２４…レジストパターン、２５…導電層、２５Ａ…中間導電層、
２６…プラグ部、２７…ランド部、２８…中間絶縁層、２９…絶縁層、
３０、３０Ａ、３０Ｂ…ＩＣチップ、３１、３１Ａ、３１Ｂ…ＩＣ基板、
３２、３２Ａ、３２Ｂ…ＩＣ電極、３３、３３Ｂ…パッシベーション膜、
３４…バックグラインド用保護テープ、
３５…ダイアタッチフィルム（ＤＡＦ）、３６…ダイシングシート、
３５…接着層、４１…感光性ドライフィルム（レジスト膜）、
４２…空孔、４３…銅ポスト、４４…絶縁層、４５…外部接続電極、
４６…切り溝、５０…半導体装置（ＳｉＰ）、６１…ＬＴＣＣ基板、
６２…インダクタ、６３、６４…キャパシタ、６５…基板面上の配線部、
６６…基板を貫通する接続部、６７、６８…半導体チップ、
６９…アンダーフィル材、７１…ＦＲ−４規格等のガラスエポキシ基板、
７２…インダクタ、７５…基板面上の配線部、７６…基板を貫通する接続部、
７７…半導体チップ、７８…受動素子、７７ｂ…埋め込まれた半導体チップ、
７８ｂ…埋め込まれた受動素子、７９…アンダーフィル材、８０…水晶振動子、
８１…インターポーザ層、８２…内部接続電極、８３…外部接続電極

Claims (28)

  1. 基体上に形成された絶縁層によって、少なくともフェイスアップ式の能動素子と受動素子とが被覆され、前記能動素子及び／又は前記受動素子が、前記絶縁層を介してこの絶縁層上の配線に接続されている、半導体装置。
  2. 前記配線上に形成された絶縁層の上に外部接続電極が設けられている、請求項１に記載した半導体装置。
  3. 前記配線が下部絶縁層上に、前記外部接続電極が上部絶縁層上に、それぞれ形成されている、請求項２に記載した半導体装置。
  4. 前記絶縁層に形成された接続孔に、前記能動素子及び／又は前記受動素子と前記配線とを接続するための導電体が形成されている、請求項１に記載した半導体装置。
  5. 前記配線がインダクタンス素子を構成している、請求項１に記載した半導体装置。
  6. 第１絶縁層によって第１の受動素子が被覆され、前記第１絶縁層上の第２絶縁層によって第２の受動素子と半導体チップとが被覆されている、請求項１に記載した半導体装置。
  7. 第１絶縁層によって第１の受動素子と半導体チップとが被覆され、前記第１絶縁層上に形成された第２絶縁層上の第３絶縁層によって第２の受動素子が被覆されている、請求項１に記載した半導体装置。
  8. 第１絶縁層によって第１の受動素子が被覆され、前記第１絶縁層上の第２絶縁層によって第２の受動素子が被覆され、前記第２絶縁層上の第３絶縁層によって半導体チップが被覆されている、請求項１に記載した半導体装置。
  9. 複数の半導体チップが積層されて固定されている、請求項１に記載した半導体装置。
  10. 前記基体がシリコン基板である、請求項１に記載した半導体装置。
  11. 前記絶縁層が感光性ポリイミドからなる、請求項１に記載した半導体装置。
  12. 請求項１〜１１のいずれか１項に記載された半導体装置が絶縁物質層中に埋設され、この絶縁物質層を介して外部接続電極が形成されている、半導体装置の実装構造。
  13. 前記絶縁物質層上に他の機能部品が実装されている、請求項１２に記載した半導体装置の実装構造。
  14. 基体上に形成された絶縁層によって、少なくともフェイスアップ式の能動素子と受動素子とが被覆され、前記能動素子及び／又は前記受動素子が、前記絶縁層を介してこの絶縁層上の配線に接続されている、半導体装置を製造する方法であって、
    前記絶縁層によって前記能動素子を被覆する工程と、
    前記絶縁層によって前記受動素子を被覆する工程と、
    前記絶縁層を介してこの絶縁層上に、前記能動素子及び／又は前記受動素子に接続された前記配線を形成する工程と
    を有する、半導体装置の製造方法。
  15. 前記配線上に絶縁層を形成し、この絶縁層に接続孔を形成し、前記配線に接続された外部接続電極を前記接続孔に形成する、請求項１４に記載した半導体装置の製造方法。
  16. 前記絶縁層に接続孔を形成し、前記能動素子及び／又は前記受動素子と前記配線とを接続するように導電体を前記接続孔に形成する、請求項１４に記載した半導体装置の製造方法。
  17. 前記配線によってインダクタンス素子を形成する、請求項１４に記載した半導体装置の製造方法。
  18. 前記配線の形成と、前記能動素子及び前記受動素子への接続とをめっきによって行う、請求項１４に記載した半導体装置の製造方法。
  19. 第１絶縁層によって第１の受動素子を被覆し、前記第１絶縁層上の第２絶縁層によって第２の受動素子と半導体チップとを被覆する、請求項１４に記載した半導体装置の製造方法。
  20. 第１絶縁層によって第１の受動素子と半導体チップとを被覆し、前記第１絶縁層上に第２絶縁層を形成し、この第２絶縁層上に形成した第３絶縁層によって第２の受動素子を被覆する、請求項１４に記載した半導体装置の製造方法。
  21. 第１絶縁層によって第１の受動素子を被覆し、前記第１絶縁層上の第２絶縁層によって第２の受動素子を被覆し、前記第２絶縁層上の第３絶縁層によって半導体チップを被覆する、請求項１４に記載した半導体装置の製造方法。
  22. 前記基体上に半導体チップを固定するに際し、前記基体上又は前記絶縁層上の位置合わせ目標と、前記半導体チップの電極との両方を同一視野内で認識しつつ、前記半導体チップの位置決めを行う、請求項１４に記載した半導体装置の製造方法。
  23. 複数の半導体チップを積層して固定する、請求項１４に記載した半導体装置の製造方法。
  24. 前記基体の表面側を保護シートで保持した状態で裏面を研削することによって、前記基体を薄型化する、請求項１４に記載した半導体装置の製造方法。
  25. 前記基体の表面側から分離溝を形成し、この分離溝に達するように前記基体の薄型化を行うことによって、個片化した半導体装置を得る、請求項２４に記載した半導体装置の製造方法。
  26. 半導体チップとなる半導体ウエーハを個片化するに際し、前記半導体ウエーハの電極面に保護シートを被着した状態で前記電極面とは反対側の裏面を研削することによって、前記半導体ウエーハを薄型化し、前記保護シートを被着したまま前記半導体ウエーハをダイシングシートに貼り付け、しかる後に前記保護シートを除去してダイシングを行うことによって、薄型化した半導体チップを得、この半導体チップを前記基体上に固定する、請求項１４に記載した半導体装置の製造方法。
  27. 前記基体としてシリコン基板を用いる、請求項１４に記載した半導体装置の製造方法。
  28. 前記絶縁層を感光性ポリイミドによって形成する、請求項１４に記載した半導体装置の製造方法。
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