WO2020105633A1 - 半導体パッケージ基板およびその製造方法 - Google Patents

半導体パッケージ基板およびその製造方法

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Abstract

半導体装置が搭載される第一主面と、印刷配線板と電気的に接続するための外部接続端子を形成する第二主面とを有する。第一主面側に１層以上の第一配線層が形成されている。第一配線層は第一絶縁樹脂層（１１０）と第一導体回路層（１３０）を備え、第一導体回路層はビアホール部（１４１）と配線部（１４２）を備える。第一絶縁樹脂層と第一導体回路層中の配線部との接地する面の３面にシード金属層が形成され、第二主面側に１層以上の第二配線層が形成されている。第二配線層は第二絶縁樹脂層（１７０）とビアホール部（１９１）及び配線部（１９０）の第二導体回路層とを備え、第二導体回路層中の配線部と第二絶縁樹脂層とが接地する面の１面のみにシード金属層が形成されている。

Description

半導体パッケージ基板およびその製造方法
　本発明は半導体装置を搭載するための半導体パッケージ基板とその製造方法に関わり、特に回路の微細化、装置接続面の平坦性向上、寸法安定性の向上、接続信頼性向上及びコストダウンに関する。
　近年、半導体装置の小型化・高集積化・高機能化への対応から、薄化した半導体装置同士をシリコン貫通電極（ＴＳＶ：Through Silicon Via）を介して、高さ方向に３次元積層する半導体装置が実用化されつつある。ＴＳＶは半導体装置のシリコン基板を厚さ方向に貫通形成した電極であり、積層した半導体装置同士を電気的に最短距離で接続することが可能になることから、低伝送損失、低消費電力化が可能となる。高さ方向に積層数を増やすので、実装面積を増加させることなく高機能化・大容量化が可能となり、半導体装置の小型化・高集積化、高機能化の有力な手段となっている。
　半導体装置の３次元積層による小型・高機能化は、同種半導体装置同士を３次元積層するＤＲＡＭに限られている。その理由は、異種半導体装置（例えばメモリーとロジック装置等の異なるメーカーの場合）同士を積層する場合、ＴＳＶの統一規格を設けるなど設計的制約を生じる。異種複数の半導体装置を複数積層組み立てた後に不具合が生じたした場合、組み立て時の不具合なのか各装置製造時の問題なのかを切り分けが難しく、品質保証や製造責任の問題を生じる。さらには発熱量が多い半導体装置を３次元化するには、放熱の問題が解決できないという不具合を生じる。
　そこで半導体装置の高機能化の主流は、３次元積層ＤＲＡＭとロジック等半導体装置をシリコンインターポーザー上で統合し、異種複数の半導体装置が搭載されたシリコンインターポーザーを半導体パッケージ基板上に実装搭載した、いわゆる２．５Ｄパッケージが主流となっている。２．５Ｄパッケージの場合、複数の半導体装置間の信号接続をシリコンインターポーザー上の微細回路で接続することにより、シリコンインターポーザー全体が機能集積された1つのＳＯＣ（system on chip）とみなすことができる。
　シリコンインターポーザーは、３００mmシリコンウエハーより製造され、半導体装置が搭載される表面には、半導体プロセスで製造されたサブミクロン～数ミクロンピッチの微細多層配線層と、他方裏面には半導体パッケージ基板とを接続する接続端子及び電気回路よりなり、表裏回路はシリコン基板を貫通するＴＳＶで電気接続されているものである。
　シリコンインターポーザーはＴＳＶ形成が必要で、シリコン基板をドライエッチングしてアスペクトの高いスルーホールを形成し、さらに電解銅めっきでスルーホールを充填する必要があるため製造コストが高いという問題があった。そのためサーバーやハイエンドＰＣ、ハイエンドグラフィック等のコストよりも性能が要求されるものへの適用に限られ、普及の障害となっている。
　２．５Ｄパッケージにおいては、半導体パッケージ基板と半導体装置のとの間にさらにシリコンインターポーザーを介在させることが必要なので、部材や実装回数が多くコスト及び効率が悪いことが問題となっている。
　さらに、角型のシリコンインターポーザーは円形の３００mmウエハーから製造されるため、６００×５００mm前後の大型角パネルから製造される有機半導体パッケージ基板と比較すると面付け効率が悪く、コストが高いという問題があった。さらに近年の半導体装置の高機能化により、ＧＰＵ、ＣＰＵ、ＦＰＧＡなどの半導体装置は、搭載トランジスタ数の増大の影響により年々大型化する傾向にあり、これらを受けるシリコンインターポーザーも大型化の要求が高まっている。シリコンインターポーザーに代わるより安価で効率的な新たなパッケージング技術の要求が高まっている。
　新たなパッケージング技術の候補として、従来の有機半導体パッケージ基板の装置搭載面側の多層配線層を、シリコンインターポーザーに近い配線密度にすることで、シリコンインターポーザーが不要な有機半導体パッケージ基板（いわゆる２．１Ｄインターポーザー、あるいは２．１Ｄ半導体パッケージ基板と呼ばれる）の開発が活発になっている。
　２．１Ｄ半導体パッケージ基板の技術課題は、半導体装置搭載面に、シリコンインターポーザーに近い薄層微細配線を多層形成することにある。複数の半導体装置同士を電気的に接続するには、１つの半導体装置が搭載されるだけの従来型の半導体パッケージ基板よりも、信号線本数は著しく増加するためである。従来の半導体パッケージ基板の製造方法で最も微細な線幅及び層厚（導体層厚と絶縁樹脂層厚の和を示す）ルールであってもライン＆スペース（以下Ｌ／Ｓと記載）Ｌ／Ｓ＝１０／１０μm、1層当たり２０μm程であったが、２．１Ｄ半導体パッケージ基板では、少なくともＬ／Ｓ＝５／５μm～２／２μm、1層当たりの配線層厚が３～１０μmの薄層微細配線が要求されている。
　ここで一般的な半導体パッケージ基板製造方法を例に簡単に説明する。
　半導体パッケージ基板における多層回路は、層間絶縁樹脂の形成と回路層形成を繰り返すいわゆるビルトアップ工法によって製造される。
　１）先ずは公知の印刷配線板の製造方法を用いて配線回路層が２層以上形成されたコア基板を準備する。コア基板表面には１０μm以上５０μm以下の高さで銅配線が形成されている。コア基板は内装回路を含む多層板でも良い。コア基板表面には形成される回路高さによって１０μmから５０μm程度の表面凹凸や、内層配線密度差から反りやウネリ、平坦性のばらつきを含んでいる。続いて、コア基板表裏両面にシリカフィラーと熱硬化性樹脂よりなる層間絶縁樹脂フィルムを真空プレス法によりラミネートし、熱硬化することで層間絶縁樹脂層を形成する。
　２）コア基板上に形成された表裏両面の層間絶縁樹脂にレーザー加工機を用いてビアホール（多層回路間を電気的に接続するための穴）を形成する。
　３）レーザー加工時に発生したビア底（コア基板上に形成されているビア受け銅パッド上）及びビア周辺のスミアを熱アルカリ性過マンガン酸溶液に浸漬してエッチング除去する。
　４）絶縁樹脂上に無電解銅めっき処理を行うことによって、樹脂表面及びビア内を導電化する。
　５）基板表裏にドライフィルムレジストを熱圧着でラミネート形成し、続く露光・現像処理によって回路と逆パターンのレジストパターンを形成する。
　６）無電解めっき層を通電層として電解銅めっきをおこなうことにより、配線およびビアホールに銅めっき充填することで回路形成をする。
　７）レジスト不要になったレジストを剥離する。
　８）レジスト剥離後の不要部分の無電解めっき層をエッチング除去することによって配線回路を形成する。
　以上の１）～８）工程の回路形成方法は、いわゆるセミアディティブ工法と呼ばれるものであり、半導体パッケージ基板が製造されるが、コア基板の平坦性や形成した多層配線層の配線密度差、あるいは異種材料複合による残留応力によって、必然的に数十μm以上から数mmの範囲で基板の反りやウネリ、表面の平坦性バラツキを含む。
　ここで、特許文献１は、本課題になされた従来技術であり、通常のプロセスで製造された半導体パッケージ基板の半導体素子搭載面の最表層の配線1層分をＣＭＰにより研磨平坦化し、感光性絶縁樹脂を用いたセミアディティブ工法により微細な多層配線層を形成するという発明である。しかしながら半導体パッケージ基板において、前記の反りやうねり、平坦性バラツキをはらんでおり、少なくとも数十μm以上～数mmの範囲で発生する。一方で微細配線層を形成するためには、高い開口数（ＮＡ）の投影露光装置を用いたリソグラフィーが必須であり、焦点深度が10μm以下と狭くなってしまう。よって反りやウネリ、平坦性のバラツキが大きい基板上に微細配線を形成することは原理的に困難となってくる。特許文献１の発明のように、半導体素子搭載面の配線1層分をＣＭＰにより平坦化したとしても、パネル全面の反りやウネリ、平坦性のバラツキをＣＭＰで全て吸収することは極めて困難で、実施したとしても歩留まりよく製造することが不可能である。以上より、従来工法で半導体パッケージ基板上に微細多層配線層を後から作り込むことは、平坦性を制御することが困難であるため、歩留まりよく製造することが難しい。微細配線形成には平坦性が確実に担保できる基板上で作製する必要がある。
　さらに、Ｌ／Ｓ＝２～５μmの領域のセミアディティブ工法においては、シードエッチング工程におけるパネル面内ばらつきによって、アンダーカットを均一に制御することが困難である。さらに配線と絶縁樹脂の密着低下と搬送ローラーによる物理的ストレスにより、配線ハガレが多発するので歩留まりよく製造することが困難となっている。さらに微細配線層をセミアディティブ工法で形成する場合、配線層をパターン銅めっき法により形成するが、パターン銅めっきの場合、配線パターン密度の粗密によって電流集中する箇所が必然的に生じることから、めっき工程において、配線高さを全面に均一形成することが困難となる。よってインピイーダンスマッチングの問題や、さらに部分的に回路層間の絶縁層厚が薄くなるため、絶縁信頼性確保に困難を極めていた。
　特許文献２記載の方法では、半導体プロセスにより製造された微細配線層小片を、半導体パッケージ基板に埋設搭載する発明が開示されている。２．１Ｄ半導体パッケージ基板に搭載される半導体装置は、接続端子ピッチ４０μm～６０μmと微細であり、微細配線層小片の搭載位置精度は少なくとも±５μm以下が必要となる。さらに本用途では、ロジック半導体装置1個につき複数個のＤＲＡＭが搭載されるので、これらすべてを同時に接続できるように位置精度よく搭載することが極めて困難である。また微細配線層小片の固定に接着層あるいは絶縁樹脂中に埋め込んだとしても、後工程である樹脂層形成時の流動あるは熱効硬化工程において位置ズレを生じる問題がある。よって、より簡便で歩留まりの良い２．１Ｄ半導体パッケージ基板の方式が望まれていた。
　これら２．１Ｄ半導体パッケージ基板への要求特性は微細化のみならず、高い接続信頼性が求められる。接続信頼性の大きな要因として半導体パッケージ基板の剛性および半導体装置との熱膨張係数の差があげられる。一般的に感光性絶縁樹脂は微細配線形成に有利であるが、薄化形成することやリソグラフィー特性低下の懸念から、フィラーやガラスクロスを含有することが難しく、線熱膨張係数は高く弾性率は低いものとなる。感光性絶縁樹脂をもちいる場合であっても剛性材料との組み合わせにより高い信頼性を有する２．１Ｄ半導体パッケージ基板が望まれている。
　特許文献３記載の従来技術は、薄い多層配線層をガラス支持体の片面に形成した後に、半導体装置と一体化し、支持体を剥離した後に半導体装置を個片化することで配線層が形成された半導体装置の発明が開示されている。特許文献３の場合、配線層と半導体装置とを一体化した後でない限りは電気検査することが不可能となる。すなわち支持体上に形成された薄い多層配線層単体では、配線層表裏面に形成される外部接続端子に同時にプローブを当てて電気検査することが本質的に不可能となる。配線層の不良を半導体装置との組み立ての前に事前に発見することが困難となる。複数個の３次元積層ＤＲＡＭとロジック装置が搭載されるような高価なマルチチップパッケージの場合は、配線層の不良が良品装置廃棄につながることから、本方式は現実的とは言いがたい。
　よって２．１Ｄ半導体パッケージ基板である場合、薄層微細配線層をもつ半導体パッケージ基板であっても、品質保証が確実にできる半導体パッケージ基板であることが必要となる。
特許第５５５８６２３号公報 特開２０１５－５０３１５号公報 特開２００７－２４２８８８号公報
　本発明は上述した課題を解決するためになされたものであり、シリコンインターポーザーが不要となる平坦で薄層微細配線層を有する半導体パッケージ基板であっても、歩留りよく効率的に製造可能であり、十分な剛性を有するとともに、接続信頼性、伝送特性、絶縁信頼性が良い半導体パッケージ基板およびその製造方法を提供することを目的としている。
　本発明に係る半導体パッケージ基板は、半導体装置が搭載される第一主面と、印刷配線板と電気的に接続するための外部接続端子が形成される第二主面とを有する半導体パッケージ基板であって、第一主面側には少なくとも１層以上の第一配線層が形成されており、第一配線層は、第一絶縁樹脂層と、第一導体回路層とを備え、第一導体回路層は、ビアホール部と配線部より構成されており、第一絶縁樹脂層と、第一導体回路層中の配線部との接地する面の３面にシード金属層が形成されており、第二主面側には少なくとも１層以上の第二配線層が形成されており、第二配線層は、第二絶縁樹脂層と、ビアホール部と配線部より構成される第二導体回路層とを備え、第二導体回路層中の配線部と第二絶縁樹脂層とが接地する面の１面のみにシード金属層が形成されている。
　本発明に係る半導体パッケージ基板の製造方法は、ガラス支持体上に、感光性絶縁樹脂による第一絶縁樹脂層に第一導体回路層を形成して少なくとも１層以上の第一配線層を形成する工程と、第一配線層上に、ガラスクロス乃至無機フィラーを含む非感光性絶縁樹脂からなる第二絶縁樹脂層を形成し、第二絶縁樹脂層上に、セミアディティブ工法によりビアホール部及び配線部からなる第二導体回路層を形成して、少なくとも１層以上の第二配線層を形成する工程と、ガラス支持体から第一配線層および第二配線層の積層体を剥離する工程と、を備えている。
　本発明に係る半導体パッケージ基板およびその製造方法によると、シリコンインターポーザーが不要となる。平坦で薄層微細配線層を有する半導体パッケージ基板であっても、歩留りよく効率的に製造可能であり、十分な剛性を有するとともに、接続信頼性、伝送特性、絶縁信頼性を良くすることができる。
本発明の半導体パッケージ基板を示す断面図である。 本発明の半導体パッケージ基板を使用した半導体装置を示す断面図である。 ガラス支持体を示す図である。 ガラス支持体上に感光性絶縁樹脂層を設けた状態を示す断面図である。 感光性絶縁樹脂層への外部接続パターン形成状態を示す断面図である。 図３ＣのＡ－Ａ’囲い部の拡大詳細図面である。 電解銅めっき層を形成した状態を示す断面図である。 図３ＥのＡ－Ａ’囲い部の拡大詳細図面である。 平坦化研磨による半導体装置との外部接続端子層を形成した断面図である。 図４ＡのＡ－Ａ’囲い部の拡大詳細図面である。 感光性絶縁樹脂層を形成した状態を示す断面図である。 感光性絶縁樹脂層にビアホールと配線トレンチを形成した状態を示す断面図である。 図４ＤのＡ－Ａ’囲い部の拡大詳細図面である。 図４Ｄの変形例であり、感光性絶縁樹脂層にビアホールを形成した状態を示す断面図である。 図４Ｄの変形例であり、感光性絶縁樹脂層にビアホールを形成した後に配線トレンチを形成した状態を示す断面図である。 感光性絶縁樹脂層にビアホールと配線トレンチを形成した後に電解銅めっき層を形成した状態を示す断面図である。 図５ＣのＡ－Ａ’囲い部の拡大詳細図面である。 電解銅めっき層の研磨により接続端子層を形成した状態を示す断面図である。 図６ＡのＡ－Ａ’囲い部の拡大詳細図面である。 ガラス支持体上に、半導体装置同士を搭載接続するための微細多層配線層を形成した状態を示す断面図である。 図６ＣのＡ－Ａ’囲い部の拡大詳細図面である。 微細多層配線層上に１層目の非感光性絶縁樹脂層を形成した状態を示す断面図である。 １層目の非感光性絶縁樹脂層にビアホールを形成した状態を示す断面図である。 １層目の非感光性絶縁樹脂層にシード金属層を形成した状態を示す断面図である。 ビアホール及びシード金属層を形成した１層目の非感光性絶縁樹脂層上にフォトレジスト層を形成した状態を示す断面図である。 非感光性絶縁樹脂層及びフォトレジスト層にレジストパターンを形成した状態を示す断面図である。 レジストパターン上に電解銅めっき層を形成した状態を示す断面図である。 セミアディティブ法による一層目の第二導体回路を形成した状態を示す図である。 第２導体回路上に２層目の非感光性絶縁樹脂層を形成した状態を示す断面図である。 ２層目の非感光性絶縁樹脂層にビアホールを形成した状態を示す断面図である。 ２層目の非感光性絶縁樹脂層にシード金属層を形成した状態を示す断面図である。 ２層目の非感光性絶縁樹脂層においてセミアディティブ法による第二導体回路を形成した状態を示す断面図である。 第二主面に第二配線層を形成し、ソルダーレジストを形成した状態を示す断面図である。 ガラス支持体を剥離し、半導体装置との接続端子層を露出させた状態を示す断面図である。 半導体装置及び印刷配線板との接続端子層上に半田バンプを形成した状態を示す断面図である。
　次に、図面を参照して、本発明に係る実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
　また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
　図１は、本発明に係る１実施形態（本実施形態）の半導体パッケージ基板１を示しており、半導体装置が搭載される第一主面に形成されている半導体装置との接続用半田バンプ３００と、印刷配線板と電気的に接続するための半田バンプ３１０が形成されている第二主面とを有している。この半導体パッケージ基板１は、第一主面側に複数層の第一配線層１５０が形成され、第二主面側に複数層の第二配線層１６０が形成されている。
　また、図２は、半導体パッケージ基板１の第一配線層１５０に半導体装置１０が接続されているとともに、第一配線層１５０上に、シリコン貫通電極（ＴＳＶ：Through Silicon Via）３０を介して三次元積層半導体装置２０が接続されている状態を示している。
　次に、半導体パッケージ基板１の製造方法について、図１、図３Ａ～図１２を参照して説明する。
　本発明における半導体パッケージ基板１の製造の際に使用される支持体は、高い平坦性で剛直であること、大型角パネルが安価に入手できること、所望の厚さを準備できること、後の工程で使用する支持体剥離のためのレーザー照射を行なうため、レーザー光の透過性が高いことからガラスから選択される。
　先ず、図３Ａは、ガラス支持体１００の準備工程を示している。ガラス支持体１００の片面上には、図示しないが、剥離可能な接着層が形成されている。ここで言う接着層とは、製造工程中に多層回路を接着保持しつつ、最終的にガラス支持体と支持体上に形成される半導体パッケージ基板とを剥離・分離することができる機能を有する。
　接着層は、例えば公知の半導体装置製造に適用されており、ウエハー薄化工程で使用されているガラスウエハーサポートシステムを流用することができる。これらの公知方法では具体的には光分解性の接着層であって、ガラス支持体１００を介して光照射することで半導体パッケージ基板とガラス支持体１００とを分離剥離することができる。レーザー照射によって接着層を光分解することで、物理的力を加えることなく容易に剥離することができるため、半導体パッケージ基板に物理的ダメージを与えることが無くのぞましい。
　ガラス支持体１００は、例えば石英ガラス、ホウケイ酸ガラス、無アルカリガラス、ソーダガラス、又はサファイアガラス等が用いられる。ガラス支持体１００の厚みは特に限定されるものではないが、０．３mm以上５mm以下であれば、製造工程上のハンドリングがしやすいため望ましい。さらに０．７mm以上３mm以下であることがのぞましい。
　ガラス支持体１００上に形成される接着層は、例えばエポキシ樹脂、ポリイミド樹脂、ポリウレタン樹脂、シリコン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂、アクリル樹脂より選ぶことが出来る。これらの樹脂の１種又はこれらの樹脂の２種類以上が混合された樹脂を接着層として用いてもよい。さらに光分解促進剤や光吸収剤、増感剤、フィラー等添加剤を含有してもよい。さらに接着層は複数層で構成されてもよく、例えばガラス支持体上に形成される多層配線層の保護を目的として、接着層上にさらに保護層を設けても良い。さらに保護層と多層配線層の間にレーザー光反射層や金属層を設けても良く本実施形態により限定されない。
　続いて図３Ｂに示すように、ガラス支持体１００上に半導体装置との接続端子用の感光性絶縁樹脂層（本発明に記載されている第一絶縁樹脂層）１１０を形成する。感光性絶縁樹脂層１１０は、感光性ポリイミド樹脂、感光性ベンゾシクロブテン樹脂、感光性エポキシ樹脂およびその変性物より選ばれる。
　ここで、感光性絶縁樹脂層１１０は、感光性絶縁樹脂より選ばれ解像性及び絶縁性が担保できれば何れでもよい。感光性絶縁樹脂はフィルム状であっても液状であっても良い。感光性絶縁樹脂にはフィラーを含有してもよいが、微細回路を形成する必要があるため解像性が損なわれるため含有しないことが望ましい。
　感光性絶縁樹脂層１１０の形成方法は、フィルム状の樹脂であれば、ラミネート、真空ラミネート法、真空プレス法が適用できる。液状で有れば、スリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。絶縁樹脂形成方法は本発明により限定されない。外部接続端子用の感光性絶縁樹脂層１１０の厚さは５μm以上３０μm以下であることが望ましい。５μm以下である場合、後に形成する外部接続端子が薄くなりすぎて、半導体装置を半田接続する際に銅が半田に拡散してしまい、信頼性よく接続することが困難となる。感光性絶縁樹脂層１１０の厚さが３０μm以上の場合、半導体装置の端子ピッチ４０μm以上６０μm以下で形成することが困難となってしまう。
　続いて図３Ｃ及び図３ＣのＡ-Ａ‘囲いの詳細拡大図である図３Ｄに記載する。図３Ｃに示すように、まずは感光性絶縁樹脂にフォトリソグラフィーにより、外部接続端子パターン１１１を形成する。本実施形態によれば外部接続端子パターン１１１は半導体装置搭載面となる。本実施形態によれば半導体装置搭載面が平坦なガラス支持体１００上で形成されるため、平坦性に優れ半導体装置の良好な実装性を担保することが可能となる。外部接続端子パターン１１１の端子ピッチは４０μm以上６０μm以下程度である。続いて図３Ｃ中のＡ-Ａ‘囲いの詳細拡大図である図３Ｄに記載の通り感光性絶縁樹脂で形成される外部接続端子パターン１１１上全面にシード金属層１１２を形成する。本実施形態のシード金属層は、Ti、Ni、Cr、Co、Taより選択することが出来る。これら金属は蒸着法、CVD法、スパッタ法より選択することが出来る。あるいは無電解めっき方であれば、無電解Niめっきを用いることができる。本実施形態によれば、これらの金属を選択することで微細なパターンであっても銅マイグレーションを効果的に抑制し、絶縁信頼性良好な多層配線を形成することが可能であることが判明している。さらに、これら金属は絶縁樹脂との密着性が良好であることから、これら金属より選択することが望ましい。これら金属は単独であっても複数層用いても良い。さらにはこれら元素を混合して用いてもよい。
　続いて図３Ｅおよび図中のＡ－Ａ‘囲い部の詳細拡大した図である図３Ｆに示すように、シード金属層１１２が形成された外部接続端子パターン１１１上に電解銅めっき層１２０を形成する。電解銅めっき層１２０は、公知の電解銅めっき方法で形成することができる。電解銅めっきの厚さは、本実施形態で限定されるものではないが、形成されている接続端子パターン１１１と同等以上の膜厚で仕上げることが望ましく、１０μm以上６０μm以下が好適である。
　続いて図４Ａおよび図中のＡ－Ａ‘囲い部の詳細拡大した図である図４Ｂに示すように、電解銅めっき層１２０を形成した基板を切削加工あるいはＣＭＰ加工によって余分な電解めっき層1１２０とシード金属層１１２を除去し、パッドパターンを分離することで銅パッド層が形成された半導体装置との接続端子層（本発明に記載されている第１導体回路層）１３０を得る。切削加工あるいはＣＭＰ加工は公知方法を用いることができる。これらは単独であっても組み合わせても良く、あるいはこれら加工方法とウエットエッチングとを組み合わせても良い。接続端子層１３０の厚さは５μm以上３０μm以下であることが望ましい。５μm以下である場合、後に形成する外部接続端子が薄くなりすぎて、半導体装置を半田接続する際に銅が半田に拡散してしまい、信頼性よく接続することが困難となる。感光性絶縁樹脂層１１０の厚さが３０μm以上の場合、半導体装置の端子ピッチ４０μm以上６０μm以下で形成することが困難となってしまう。
　続いて図４Ｃに記載するように、半導体装置に接続する接続端子層１３０が形成された基板上に配線層形成用の感光性絶縁樹脂層１１０を形成する。感光性絶縁樹脂の種類は先に述べた公知種類を用いることができる。配線層形成用と外部接続端子形成用の感光性絶縁樹脂の種類は同じであっても異なるものを用いても良い。配線形成用の感光性樹脂層の形成方法も先に述べた公知方法を用いることができる。配線層形成用の感光性絶縁樹脂１１０の厚さは少なくとも１μm以上１０μm以下であることが望ましい。1μm以下である場合、薄すぎて層間絶縁性が確保できなくなる。１０μm以上である場合Ｌ／Ｓ＝５/５μm以下の微細配線が形成不可能となる。
　続いて図４Ｄおよび図中のＡ－Ａ‘囲い部の詳細拡大した図である図４Ｅに示すように、フォトリソグラフィー法によりパターニングすることでビアホール部１４１と配線部１４２が形成された絶縁樹脂パターン１４０を形成することができる。ビアホール部と配線部の形成方法は、図４Ｄに記載するように下層まで貫通するビアホール１４１と絶縁樹脂を貫通しない配線部１４２を一括形成する方法がある。その一例としてポジ型の感光性絶縁樹脂の場合、まずビアパターンが形成されているフォトマスクを用いて１００％現像除去できる露光量でビアホールを露光した後に、５０％残膜量で現像除去できる露光量で配線パターンを露光（あるいは先に配線パターン後にビアパターンを露光）した後に一括現像除去する方法がある。もう1例としては、ビアホール部は１００％現像除去できる透過率であって、配線パターン部は５０％残膜量に相当する露光量になるように透過率が調整されたグレートーンマスクを用いて、一括露光、一括現像する方法も考えられるが、ビアホール部１４２と配線部１４１形成方法は公知方法を用いて形成することもできる。感光性絶縁樹脂パターン１４０の厚さは、少なくとも１μm以上１０μm以下であることが望ましい。１μm以下である場合、薄すぎて層間絶縁性が確保できなくなる。１０μm以上である場合Ｌ／Ｓ＝５/５μm以下の微細配線形成が不可能となってしまう。形成するビアホール径は５μm以上、２０μm以下であることが望ましい。５μm以下である場合、接続信頼性を保つことが難しい。２０μm以上となる場合配線の高密度化に支障をきたす。続いて図４Ｅ記載の詳細拡大図の通り、感光性樹脂パターン１４０上全面にシード金属層１１２を形成する。本実施形態によるシード金属層はTi、Ni、Cr、Co、Taより選択することが出来る。これら金属は蒸着法、CVD法、スパッタ法より選択することが出来る。あるいは無電解めっき方であれば、無電解Niめっきを用いることができる。本実施形態によれば、これらの金属を選択することで微細なパターンであっても銅マイグレーションを抑制し、絶縁信頼性良好な多層配線を形成することが可能である。さらには絶縁樹脂との密着性が良好であることから、これら金属より選択することが望ましい。これら金属は単独であっても複数層用いてもよい。さらにはこれら元素を混合して用いてもよい。
　ここで、図５Ａ及び図５Ｂは、図４Ｄとは異なるビアホール１４１及び配線部１４２の形成方法である。先ず、図５Ａに示すように、先の半分の厚さで絶縁樹脂層パターン１４０を形成し、ビアパターンをフォトリソグラフィーにより形成した後に、図５Ｂに示すように、配線部１４２用の感光性絶縁樹脂層を所望の厚さで形成してフォトリソグラフィーにより、配線部を形成する方法であるが本発明で限定されるものではない。感光性絶縁樹脂パターン１４０全体の厚さは少なくとも１μm以上１０μm以下であることが望ましい。１μm以下である場合、薄すぎて層間絶縁性が確保できなくなる。１０μm以上である場合Ｌ／Ｓ＝５/５μm以下の微細配線が形成不可能となる。形成するビア径は５μm以上、２０μm以下であることが望ましい。5μm以下である場合、接続信頼性を保つことが難しい。20μm以上となる場合配線の高密度化に支障をきたす。
　続いて図５Ｃおよび図中のＡ－Ａ‘囲い部の詳細拡大した図である図５Ｄに示すように、形成されたシード金属層１１２を通電層として電解銅めっき層１２０を形成する。電解銅めっき層１２０の厚さはビアホール１４１とトレンチ１４２を充填できる厚さを形成すれば良く、好ましくは５μm以上２０μm以下であることが望ましい。５μm以下である場合、薄すぎてビアとトレンチに銅めっきを充填できなくなる。２０μm以上である場合、後の研磨平坦化工程で余分な銅を除去するのに時間がかかってしまう。
　続いて図６Ａおよび図中のＡ－Ａ‘囲い部の詳細拡大した図である図６Ｂに示すように、電解めっき層１２０を形成した基板を切削加工あるいはＣＭＰ加工を行うことによって、配線トレンチ１４２とビアホール１４１が形成された第一配線層１５０を得る。切削加工あるいはＣＭＰ加工は、公知方法を用いることができる。これらは単独であっても組み合わせても良く、あるいはウエットエッチングを組み合わせても良い。第一配線層１５０の厚さは１μm以上１０μm以下であることが望ましい。１μm以下である場合、薄すぎて層間絶縁性が確保できなくなる。１０μm以上である場合Ｌ／Ｓ＝５/５μm以下の微細配線形成が不可能となってしまう。
　続いて図６Ｃおよび図中のＡ－Ａ‘囲い部の詳細拡大した図である図６Ｄに示すように、本実施形態の配線層形成をさらに２回繰り返して1層の半導体装置と接続する接続端子層１３０と、３層の感光性絶縁樹脂による第一配線層１５０を形成する。
　従来の半導体パッケージ基板の製造技術では、ガラスクロスや下層銅配線パターンの粗密あるいは銅厚ばらつきにより、少なくとも十数μm～数十μm以上のばらつきがあり、平坦性に乏しい。このような有機基板上に微細配線を形成する場合、露光機の焦点深度内に露光エリア内の平坦性を収めることが難しくなってきており、Ｌ／Ｓ＝５/５μm以下の微細配線を歩留まりよく製造することが困難となっている。
　本実施形態によれば、平坦性が確保できるガラス支持体１００上に、半導体装置同士を搭載接続するための微細多層配線層である第一配線層１５０を形成するので、焦点深度内での露光が可能となり、焦点ズレに起因する解像不良を抑制することができ、歩留まりよく製造することが可能になる。
　従来技術であるセミアディティブ工法による配線形成方法では、シード金属層上にフォトレジストパターンを形成した後に、電解銅めっき法で配線パターンを形成する。電解めっき時にパターン粗密差に伴う電流集中と分散が必然的に起こるので、粗部はめっき厚が厚く、密部はめっき厚が薄くなるめっき厚バラツキを配線厚の２０～５０％程度含む。よって従来のセミアディティブ工法では、回路高さばらつきが大きく、Ｌ／Ｓ＝５/５μm以下の微細回路を多層形成する場合、多層配線間の絶縁樹脂厚を均一に保つことが困難となり、絶縁樹脂が局所的に薄くなる部分を生じ、多層回路層間の絶縁信頼性を確保が困難となる問題が健在化している。
　一方、本実施形態によれば、第一配線層１５０を1層形成毎に平坦化研磨を実施する配線形成のため、配線層厚を一定に保つことが可能となり、平坦性が高く、信頼性の高い多層回路を製造することが可能となる。
　また、従来技術であるセミアディティブ工法による配線形成では、平面形成された絶縁樹脂上にフォトレジストを用いて配線パターンを形成するため、絶縁樹脂平面に配線パターンが凸上に形成されることとなる。よって物理的ストレス（搬送ストレスやスクラッチ）やシード金属層エッチングのアンダーカットによる配線設置面積の低下により、配線ハガレを生じる問題があった。特にＬ／Ｓ＝５/５μm以下の微細配線では、配線ハガレが大きな問題となっていた。
　一方、本実施形態は、図６Ｃおよび図６Ｄに記載するとおり、感光性絶縁樹脂層１１０にビアホール１４１及び配線トレンチ１４２を形成した後に、シード金属層を形成し電解銅めっきを充填する埋設配線構造となるので、Ｌ/Ｓ＝５/５μm以下の微細な配線であっても、従来の配線ハガレの問題を効果的に回避できるため、歩留まり良く微細多層配線を形成することができる。したがって、本実施形態は、図６Ｄに記載の通り、感光性絶縁樹脂による第一配線層１５０の配線部１４２は、底面と両側面の３面がシード金属層で囲まれることとなる。ここで、シード金属層は、Ti、Ni、Cr、Co、Taより選択される。これら金属は蒸着法、CVD法、スパッタ法より選択することが出来る。あるいは無電解めっき方であれば、無電解Niめっきを用いることができる。
　本発明によれば、これらの金属を選択することによって、微細なパターンであっても銅マイグレーションを効果的に抑制し、絶縁信頼性良好な微細多層配線層である第一配線層１５０を形成することできる。さらには、絶縁樹脂との密着性が良好であることから歩留まり良く製造することが出来る。これら金属は単独であっても複数層用いても良い。さらにはこれら元素を混合して用いてもよい。
　続いて図７Ａに示す図は、半導体パッケージ基板１の感光性絶縁樹脂による第一配線層１５０上にガラスクロス乃至無機フィラーを含む非感光性絶縁樹脂層（本発明に記載されている第二絶縁樹脂層）１７０を形成した模式図である。
　この図７Ａから図１２及び、図１を参照して、非感光性絶縁樹脂による第二配線層１６０を形成する過程を説明する。
　本実施形態によれば、図1に記載するように、感光性絶縁樹脂による微細多層配線層である第一配線層１５０は、チップ間接続が必要なため微細配線が必要不可欠であるが、非感光性絶縁樹脂による多層配線層である第二配線層１６０は印刷配線板と接続するため、配線密度が低く配線断面積が広いほうが寸法安定性、電源、グランドの供給安定性からむしろ都合がよい。非感光性絶縁樹脂層の配線形成方法はセミアディティブ工法による配線形成方法が簡便で好適である。
　図７Ａから図１２、図１及び２記載のガラスクロス乃至無機フィラーを含む非感光性絶縁樹脂層１７０は、公知プリプレグやビルトアップ樹脂から選択することができる。ガラスクロス乃至無機フィラーを含む非感光性絶縁樹脂層１７０により、薄く微細な第一配線層の補強層として機能することができ、ガラス支持体を剥離除去した後であっても平坦性を維持することが可能となる。ガラスクロス乃至無機フィラーを含む非感光性絶縁樹脂層１７０の厚さは、２０μm以上２００μm以下であることが望ましい。２０μm以下である場合、ガラス支持体を剥離した後に半導体パッケージ基板全体の剛性を保つことが困難となってしまう。２００μm以上となる場合、レーザー加工によって穴あけが困難となってしまう。
　続いて図７Ｂに示す断面図は、ガラスクロス乃至無機フィラーを含む非感光性絶縁樹脂層１７０に公知方法によりビアホール１７１を形成した図である。ビア形成方法はーザー加工であることが簡便で望ましい。レーザー炭酸ガスレーザー、紫外線レーザーより選ぶことができる。ガラスクロスがある場合は加工性が良いためＣＯ２レーザーであることが望ましい。ガラスクロスを含まない場合はUV-YAGレーザーであっても良い。続いてビア形成後に過マンガン酸溶液への浸漬処理（デスミア処理）によりビア内部及び周辺部のクリーニングを行うことが望ましい。
　続いて、図７Ｃに示すように、非感光性絶縁樹脂層１７０の表面およびビアホール１７１の内壁にシード金属層１７２を形成する。シード金属層の種類は、感光性樹脂パターン１４０と同様にTi、Ni、Cr、Co、Taより選択してもよい。これら金属は蒸着法、CVD法、スパッタ法より選択することが出来る。あるいは無電解めっき方であれば、無電解Niめっき、無電解銅めっきを用いてもよい。これら金属は単独であっても複数層用いても良い。さらにはこれら元素を混合して用いてもよい。より好ましくは無電解銅めっきであることが簡便で密着性が良好であることからのぞましい。シード金属層の厚みは本発明により規定されないが、好ましくは０．０５μm以上２μm以下であることが望ましい。０．０５μm以下である場合、ビア内部まで無電解めっき付き回りが悪く、後の電解銅めっきによる充填が困難となるばかりでなく、ビア接続信頼性が悪化する。２μm以上である場合、後のシード層除去のエッチング時間が長くなり、配線部分もエッチグされてしまう危険性があり、寸法通りに仕上げることが困難となる。
　続いて図８Ａに示す断面図は、シード金属層が形成されているガラスクロス乃至無機フィラーを含む非感光性絶縁樹脂層１７０上にフォトレジスト層１８０を形成した図である。ここで、フォトレジスト層は簡便であることからドライフィルムレジストであることがのぞましく、ドライフィルムレジスト層の形成方法は、公知ラミネーターを用いることができる。
　続いて図８Ｂに示す断面図は、フォトレジスト層１８０をパターニングした後の図である。フォトレジスト層のパターニング方法は公知フォトリソグラフィーによって可能となる。
　続いて図８Ｃに示す断面図は、電解銅めっき層１２０を形成した後の図である。多層配線層である第二配線層１６０の配線密度は高密度である必要が無いので最少線幅のＬ／Ｓ＝５/５μm以上であることが望ましい。Ｌ／Ｓ＝５/５μmを下回る場合、印刷配線板との線熱膨張係数の差より断線する危険性があるためである。めっき厚（配線高さ）は５μm以上３０μmを下回る範囲が望ましい。５μmを下回る場合、先と同様断線する危険性がある。３０μm以上である場合、めっき時間が多くかかってしまい、効率よく製造できなくなる。
　続いて図９Ａに、フォトレジスト剥離後にシード金属層をエッチング除去した後の断面模式図を示す。これにより、ガラスクロス乃至無機フィラーを含む非感光性絶縁樹脂層１７０に、セミアディティブ法によるビア接続部１９１及び配線層１９を形成することができる。なお、ビア接続部１９１及び配線層１９は、本発明に記載されている第２導体回路層であり、第二導体回路層中の配線部１９０はシード金属層が1面のみに形成されている状態になる。
　図９Ｂは、第二主面上に形成された1層の第二回路層上第二主面に、さらに非感光性絶縁樹脂層１７０を形成した図である。第二主面は、印刷配線板との接続のための回路であるので高密度配線よりも配線断面積が大きく接続信頼性の高い配線層がより好適である。よって、本実施形態によれば、１層当たりの配線層厚さは１０μm以上５０μm以下であることが望ましい。１０μm以下である場合、半導体パッケージ基板１の剛性を確保することが困難となる。５０μm以上の場合には厚すぎてビアホールを形成することが困難となる。非感光性絶縁樹脂層２００は公知のフィルム状ビルトップ用絶縁樹脂を用いることができる。形成方法は一般的な真空ラミネート法を用いることができる。
　続いて図９Ｃに示す断面図は、第二主面に形成された非感光性絶縁樹脂層１７０にビアホール１７１を形成した図である。ビアホール１７１のビアホール径は２０μm以上１００μm以下のビア径で形成することが望ましい。２０μm以下である場合、第二主面に積層する樹脂厚にもよるが、所望のビア受けパッドまで貫通できなくなる可能性がある。１００μm以上のビア径である場合、後の電解銅めっき工程において径が大き過ぎてビア内に金属めっきを充填できない可能性がある。よって２０μm以上１００μm以下であることが望ましい。第二主面のビア形成方法であるが、レーザー加工であることが望ましい。レーザーは炭酸ガスレーザー、紫外線レーザーより選ぶことができる。続いてビア形成後に過マンガン酸溶液への浸漬処理によりデスミア処理によりビア内部及び周辺部のクリーニングを行うことが望ましい。
　さらに、図１０Ａの記載の通りに、非感光性絶縁樹脂層１７０の表面およびビアホール１７１のビア内壁にシード金属層１７２を形成する。非感光性絶縁樹脂による配線層のシード金属層の種類は、本実施形態により限定されないが、感光性絶縁樹脂層と同様にTi、Ni、Cr、Co、Taより選択してもよい。これら金属は蒸着法、CVD法、スパッタ法より選択することが出来る。あるいは無電解めっき方であれば、無電解Niめっき、無電解銅めっきを用いてもよい。これら金属は単独であっても複数層用いても良い。さらにはこれら元素を混合して用いてもよい。より好ましくは無電解銅めっきであることが簡便で密着性が良好であることからのぞましい。シード金属層の厚みは本実施形態により規定されないが、好ましくは０．０５μm以上１μm以下であることが望ましい。０．０５μm以下である場合、ビア内部まで無電解めっき付き回りが悪く、後の電解銅めっきによる充填が困難となってしまう。
　本実施形態による非感光性絶縁樹脂による多層配線層である第二配線層１６０は印刷配線板と接続するため、配線密度が低く配線断面積が広いほうが寸法安定性、電源、グランドの供給安定性からむしろ都合がよい。本実施形態では、セミアディティブ工法による配線形成方法を用いる。
　したがって多層配線層である第二配線層１６０のシード金属層１７２は非感光性絶縁樹脂との設置面の1面のみに形成されることとなる。
　続いて図１０Ｂに示す断面図は、第二主面に形成された非感光性絶縁樹脂層１７０上にセミアディティブ法によりビア接続部１９１と配線層１９０を形成した図である。セミアディティブ法による配線層１９０の形成方法は、前述したように、第二主面の配線層は高密度である必要が無いので最少線幅のＬ／Ｓ＝５/５μm以上であることが望ましい。５μm以下の場合、印刷配線板との線熱膨張係数の差より断線する危険性があるためである。めっき厚（配線高さ）は５μm以上３０μm以下の範囲が望ましい。５μm以下である場合、先と同様断線する危険性がある。３０μm以上である場合、めっき時間が多くかかってしまい、効率よく製造できなくなる。
　続いて図１１Ａに示す断面図は、上述した同方法を繰り返すことにより、第二主面に３層の第二導体回路層（ビア接続部１９１及び配線層１９）を形成した図である。本実施形態における配線層数は本発明を限定するものではなく、任意の総数より選択することができる。第二主面の最表面に形成された第二導体回路層上にソルダーレジスト２２０を形成することができる。ソルダーレジスト２２０の形状によって本発明を限定するものではない。
　続いて図１１Ｂに示す断面図は、ガラス支持体１００から半導体パッケージ基板を剥離した図である。剥離方法は公知基板サポートシステムを用いることができる。具体的にはガラス支持体１００と半導体パッケージ基板は光分解性の接着層を介して貼合されているので、ガラス支持体１００を介したレーザー光を照射することによって半導体パッケージ基板とガラス支持体１００とを剥離分離することができる。支持体剥離後に接着層を公知方法で除去し、半導体装置との接続端子層１３０及び印刷配線板との接続端子層２１０を露出する。
　続いて、図１２に記載の通りに、第一配線層１５０の接続端子層１３０の露出した端子部分に半田バンプ３００を形成するとともに、第二配線層１６０の第二導体回路の露出した部分に半田バンプ３１０を形成することで、図１に示す半導体パッケージ基板１が製造される。半田の形成方法は、従来の公知技術を用いることができる。
　本実施形態によれば、ガラスクロス乃至無機フィラーを含む非感光性絶縁樹脂層１７０及び第二主面側に形成されている非感光性絶縁樹脂による多層配線層である第二配線層１６０により、第一主面側に形成されている感光性絶縁樹脂による微細多層配線層である第一配線層１５０が補強されるために、ガラス支持体１００を除去した後であっても平坦性を維持することが可能となる。
　さらに半導体装置との接続端子層１３０及びマザーボートとの接続端子を同時に露出させることが可能となるので、電気検査が可能で、本実施形態の半導体パッケージ基板１の品質保証が可能となっている。
　ここで、半導体装置１０及び三次元積層半導体装置２９に接続される接続端子層１３０及び印刷配線板との接続端子層２１０の端子表面に表面処理しても良い。表面処理の種類としては、Ｎｉ-Ａｕめっき、Ｎｉ-Ｐｄ-Ａｕめっき、ＯＳＰ、錫めっき、Ｓｎ－Ａｇめっき、溶融半田めっきが考えられる。
　次に、表１に、本実施形態における第一主面に形成される光性絶縁樹脂による第一配線層１５０（微細多層配線層）のシード金属層の比較試験結果を示す。試験項目は、Ｂ-ＨＡＳＴ試験によるマイグレーション耐性と、ピール強度測定を行った。
［Ｂ-ＨＡＳＴ試験用基板作成方法］
　エポキシ系感光性絶縁樹脂層を８インチシリコンウエハー上に１０μm形成した後に、同感光性絶縁樹脂を３μm厚で形成し、Ｌ／Ｓ＝２／２μmの櫛配線部パターンをフォトリソグラフィーにて形成した。続いて、表１記載の各シード金属をスパッタ法であれば５０nmとＣｕ層３００nmを同一バッチにて２層一括でスパッタ形成しシード金属層とした。無電解Ｎｉであれば単独で用いた。シード金属層形成後に電解銅めっきにてトレンチ内に電解銅めっきを充填後、ＣＭＰ研磨にて余分な電解銅めっき層とシード金属を除去することで櫛パターンを作成した。続いて、同感光性絶縁樹脂を４μm厚で形成し、フォトリソグラフィーにて櫛パターンへの接続端子を露出した基板をＢ-ＨＡＳＴ試験に用いた。
［密着強度測定機版作成方法］
　続いて、表1記載の各シード金属をスパッタ法であれば５０nmとＣｕ層３００nmを同一バッチにて２層一括でスパッタ形成しシード金属層とした。無電解Ｎｉであれば単独で用いた。シード金属層形成後に電解銅めっきを２５μm厚で形成後、ドライフィルムレジストをパターニングして１cm幅のレジストパターン形成し、塩化第二銅溶液にてエッチング処理することで密着強度測定用に試験片を作製した。作製した試験片をテンシロンにて９０度ピール試験を行なった。
Figure JPOXMLDOC01-appb-T000001
　表1の結果の通り、実施例１～実施例７によるシード金属層はTi、Ni、Cr、Co、Taから選択されるが、Ｂ-ＨＡＳＴ試験結果及び密着強度測定結果より良好な結果が得られた。
　比較例１～比較例４に記載する実施例１～実施例７のシード金属以外では密着性とマイグレーション耐性ともに劣る結果となっている。
　次に、本実施形態に係る半導体パッケージ基板の実施例８，９の製造方法と、比較例５、６の比較例の製造方法とを比較した結果を、表２に示す。
　実施例８は、第１実施形態のように、第一主面側に感光性絶縁樹脂層を用いて、半導体装置との接続端子層1層とをダマシン法による第一配線層１５０を３層形成した。接続端子層１３０は厚さ８μm、配線層厚は1層あたり５μmで形成した。感光性絶縁樹脂層１１０における配線はＬ／Ｓ＝２／２μm、ビア径は１０μmで形成した。さらにガラスクロスを含有する厚さ１００μmのプリプレグを積層プレスで形成した後に、炭酸ガスレーザーにて直径８０μmのビア層を形成した。さらにセミアディティブ法により、厚さ３０μmの銅回路を形成した。続いて３５μmのビルトアップ樹脂フィルムを用いて第二主面に２層の第二配線層１６０をセミアディティブ工法で形成した。１層当たりの層厚は３５μmとし、最少配線幅はＬ／Ｓ＝１５／１５μmである。最後に接続端子表面にＮｉ-Ａｕめっきを行い接続パッド上に半田層を形成した。
　また、実施例９は、実施例８の記載で用いたプリプレグの代わりにシリカフィラーを７０％含有する５０μm厚のビルトアップ絶縁樹脂を用いて配線層２層を形成し、以下は実施例８と同様に、半導体パッケージ基板を作成した実施例である。
　比較例５は、実施例８に記載した第二主面に形成されるビルトアップ樹脂フィルムをもちいたセミアディティブ工法による多層配線層を、感光性絶縁樹脂によるダマシン法により形成したものに置換えた例である。第二主面に形成される感光性樹脂層は第一主面と同様にＬ/Ｓ＝２／２μm配線、ビア径は10μm、配線層厚は1層当たり５μmで形成した例である。
　比較例６は実施例８の記載で用いた第一主面に形成される感光性絶縁樹脂によるダマシン法の代わりに、セミアディティブ工法に置換えた例である。感光性樹脂層は実施例８と同様に、Ｌ／Ｓ＝２／２μm、ビア径は１５μm、で形成した。Ｌ/Ｓ＝2/2μm配線、ビア径は15μm、配線層厚は1層当たり５μmで形成した例である。
Figure JPOXMLDOC01-appb-T000002
　表２の結果の通り、実施例８，９では、高い製造収率で形成可能であり、半導体パッケージ基板の反りも１０μm以下と小さいものであった。そして、１次実装評価として半導体テグチップ実装を行ったが、実施例８，９は良好な結果を示した。２次実装評価として、1次実装を行った基板を印刷配線板に実装した収率も、実施例８，９は良好な結果を示した。
　一方、比較例５は、反り量及び1次実装評価結果も本発明の実施例８と同等でよい結果となっている。しかし、２次実装評価では０％となった。故障解析の結果、第二主面の配線層内でのビア部の断線起因であることが判明した。また、比較例５は、電気検査の結果、歩留まりが５％と低い結果となった。不良原因は、配線倒れの多発と、セミアディティブ工法に起因するめっきバラツキによる層間配線ショートが主な原因であり、現実的な歩留まりで製造することが困難であり、評価追跡を中断した。
　表２に示した結果から、本実施形態に係る半導体パッケージ基板１は、第二主面側に形成されている非感光性絶縁樹脂による多層配線層である第二配線層１６０により、第一主面側に形成されている感光性絶縁樹脂による薄層微細配線層（微細多層配線層）である第一配線層１５０が補強されるために、ガラス支持体１００を除去した後であっても平坦性を維持することが可能となる。したがって、薄層微細配線層を備えつつも十分な剛性があり接続信頼性、伝送特性、絶縁信頼性のよい2.1Ｄ半導体パッケージ基板とその製造方法が提供可能となる。
１　半導体パッケージ基板
１０　半導体装置
２０　三次元積層半導体装置
３０　ＴＳＶ
１００　ガラス支持体
１１０　感光性絶縁樹脂層
１１１　外部接続端子パターン
１１２　シード金属層
１２０　電解銅めっき層
１３０　半導体装置との接続端子層
１４０　絶縁樹脂パターン
１４１　第一配線層のビアホール部
１４２　第一配線層の配線部
１５０　第一配線層（微細多層配線層）
１６０　第二配線層（多層配線層）
１７０　非感光性絶縁樹脂層
１７１　ビアホール
１８０　フォトレジスト層
１９０　第二配線層の配線部
１９１　第二配線層のビアホール部
２００　非感光性絶縁樹脂層
２０１　ビアホール
２２０　ソルダーレジスト
３００　半導体装置との接続用半田バンプ
３１０　印刷配線板との接続用半田バンプ

Claims (6)

  1. 　半導体装置が搭載される第一主面と、印刷配線板と電気的に接続するための外部接続端子が形成される第二主面とを有する半導体パッケージ基板であって、
    　前記第一主面側には少なくとも１層以上の第一配線層が形成されており、
    　前記第一配線層は、第一絶縁樹脂層と、第一導体回路層とを備え、前記第一導体回路層は、ビアホール部と配線部より構成されており、前記第一絶縁樹脂層と、前記第一導体回路層中の配線部との接地する面の３面にシード金属層が形成されており、
    　前記第二主面側には少なくとも１層以上の第二配線層が形成されており、
    　前記第二配線層は、第二絶縁樹脂層と、ビアホール部と配線部より構成される第二導体回路層とを備え、前記第二導体回路層中の配線部と前記第二絶縁樹脂層とが接地する面の１面のみにシード金属層が形成されていることを特徴とする半導体パッケージ基板。
  2. 　前記第一絶縁樹脂層は、感光性絶縁樹脂で形成した層であることを特徴とする請求項１記載の半導体パッケージ基板。
  3. 　前記第二絶縁樹脂層は、ガラスクロス乃至無機フィラーを少なくとも含む非感光性熱硬化性樹脂で形成した層であることを特徴とする請求項１又は２に記載の半導体パッケージ基板。
  4. 　前記第一導体回路に形成される前記シード金属層はTi、Ni、Cr、Co、Taより１種以上より選択される金属を少なくとも含むことを特徴とする請求項１から請求項３の何れか１項に記載の半導体パッケージ基板。
  5. 　前記第一配線層の配線密度及び1層当たりの層厚は、前記第二配線層よりも高く、薄いことを特徴とする請求項１から請求項４の何れか１項に記載の半導体パッケージ基板。
  6. 　ガラス支持体上に、感光性絶縁樹脂による第一絶縁樹脂層に第一導体回路層を形成して少なくとも１層以上の第一配線層を形成する工程と、前記第一配線層上に、ガラスクロス乃至無機フィラーを含む非感光性絶縁樹脂からなる第二絶縁樹脂層を形成し、前記第二絶縁樹脂層上に、セミアディティブ工法によりビアホール部及び配線部からなる第二導体回路層を形成して、少なくとも１層以上の第二配線層を形成する工程と、前記ガラス支持体から前記第一配線層及び前記第二配線層の積層体を剥離する工程と、を備えていることを特徴とする半導体パッケージ基板の製造方法。
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