CN111315109B - 复合基板结构及其制作方法 - Google Patents
复合基板结构及其制作方法 Download PDFInfo
- Publication number
- CN111315109B CN111315109B CN201811516089.1A CN201811516089A CN111315109B CN 111315109 B CN111315109 B CN 111315109B CN 201811516089 A CN201811516089 A CN 201811516089A CN 111315109 B CN111315109 B CN 111315109B
- Authority
- CN
- China
- Prior art keywords
- layer
- circuit
- substrate
- glass substrate
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 320
- 239000002131 composite material Substances 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 239000011521 glass Substances 0.000 claims abstract description 174
- 238000000034 method Methods 0.000 claims description 25
- 229920002120 photoresistant polymer Polymers 0.000 claims description 16
- 229910000679 solder Inorganic materials 0.000 claims description 14
- 239000004020 conductor Substances 0.000 claims description 11
- 230000000149 penetrating effect Effects 0.000 claims description 10
- 238000003825 pressing Methods 0.000 claims description 5
- 238000010030 laminating Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 266
- 239000000463 material Substances 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/42—Plated through-holes or plated via connections
- H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Geometry (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
本发明提供一种复合基板结构及其制作方法,所述复合基板结构包括线路基板、第一异方性导电膜、第一玻璃基板、介电层、图案化线路层以及导电通孔。第一异方性导电膜配置于线路基板上。第一玻璃基板配置于第一异方性导电膜上,具有第一表面以及相对于第一表面的第二表面。第一玻璃基板包括第一线路层、第二线路层以及至少一第一导电通孔。第一线路层配置于第一表面。第二线路层配置于第二表面。第一导电通孔贯穿第一玻璃基板,且电性连接第一线路层与第二线路层。第一玻璃基板与线路基板分别位于第一异方性导电膜的相对两侧。
Description
技术领域
本发明涉及一种基板结构及其制作方法,尤其涉及一种复合基板结构及其制作方法。
背景技术
目前,无论是何种厚度的多层印刷电路板,其都容易因为材料的热膨胀系数(coefficient of Thermal Expansion,CTE)的不同,在后段封装制造中出现翘曲(warpage)的现象,进而影响后段封装制造的良率、多层印刷电路板的平整度以及元件的可靠度。
因此,若将上述的多层印刷电路板应用在5G天线的结构设计时,则有可能会因为多层印刷电路板的平整度不佳,而改变5G天线结构中的空气腔(air cavity)的大小,进而降低5G天线的接收能力和频宽。
发明内容
本发明提供一种复合基板结构,具有较佳的平整度以及可靠度。
本发明提供一种复合基板结构的制作方法,用以制作上述的复合基板结构,具有较佳的良率。
本发明的复合基板结构,包括线路基板、第一异方性导电膜、第一玻璃基板、介电层、图案化线路层以及导电通孔。第一异方性导电膜配置于线路基板上。第一玻璃基板配置于第一异方性导电膜上,具有第一表面以及相对于第一表面的第二表面。第一玻璃基板包括第一线路层、第二线路层以及至少一第一导电通孔。第一线路层配置于第一表面。第二线路层配置于第二表面。第一导电通孔贯穿第一玻璃基板,且电性连接第一线路层与第二线路层。介电层配置于第一玻璃基板的第一表面上,且覆盖第一线路层。图案化线路层配置于介电层上。导电通孔贯穿介电层,且电性连接图案化线路层与第一线路层。第一玻璃基板与线路基板分别位于第一异方性导电膜的相对两侧。
在本发明的一实施例中,上述的线路基板包括第一介电层、第一导电层、第二导电层、第一导电孔、第二介电层、第三导电层以及第二导电孔。第一介电层具有彼此相对的上表面与下表面。第一导电层配置于第一介电层的上表面。第二导电层配置于第一介电层的下表面。第一导电孔贯穿第一介电层,且电性连接第一导电层与第二导电层。第二介电层配置于第一介电层上,且覆盖第一导电层。第三导电层配置于第二介电层上。第二导电孔贯穿第二介电层,且电性连接第三导电层与第一导电层。
在本发明的一实施例中,上述的第一玻璃基板的第一导电通孔与线路基板的第二导电孔相对设置。
在本发明的一实施例中,上述的复合基板结构还包括至少一焊球以及芯片。焊球以及芯片分别配置于线路基板的第一介电层的下表面上,且使焊球以及芯片与第二导电层电性连接。
在本发明的一实施例中,上述的第一玻璃基板通过第一异方性导电膜与线路基板电性连接。
在本发明的一实施例中,上述的复合基板结构还包括第二异方性导电膜以及至少二个第二玻璃基板。第二异方性导电膜配置于线路基板上。至少二个第二玻璃基板分别配置于第二异方性导电膜上。第二玻璃基板具有彼此相对的第三表面与第四表面。第二玻璃基板包括第三线路层、第四线路层以及第二导电通孔。第三线路层配置于第三表面。第四线路层配置于第四表面。第二导电通孔贯穿第二玻璃基板,且电性连接第三线路层与第四线路层。第一玻璃基板与线路基板分别位于第二玻璃基板的相对两侧。第二玻璃基板与线路基板分别位于第二异方性导电膜的相对两侧。
在本发明的一实施例中,上述的第一玻璃基板通过第一异方性导电膜、第二玻璃基板以及第二异方性导电膜与线路基板电性连接。
在本发明的一实施例中,上述的线路基板还包括第一天线层,配置于线路基板上。上述的第一玻璃基板还包括第二天线层以及第三天线层,分别配置于第一玻璃基板的第一表面以及第二表面。上述的复合基板结构还包括电子元件,配置于介电层上且与导电通孔电性连接。
在本发明的一实施例中,上述的第一玻璃基板、至少二个第二玻璃基板以及线路基板相互组立而形成一容置空间。第一天线层与第三天线层位于容置空间中且彼此分离。
本发明的复合基板结构的制作方法包括以下步骤。提供线路基板。压合第一异方性导电膜于线路基板上。配置第一玻璃基板于第一异方性导电膜上。第一玻璃基板具有第一表面以及相对于第一表面的第二表面。第一玻璃基板包括第一线路层、第二线路层以及至少一第一导电通孔。第一线路层配置于第一表面。第二线路层配置于第二表面。第一导电通孔贯穿第一玻璃基板,且电性连接第一线路层与第二线路层。压合介电层于第一玻璃基板的第一表面上,且覆盖第一线路层。形成贯穿介电层的导电通孔。形成图案化线路层于介电层上。导电通孔电性连接图案化线路层与第一线路层。第一玻璃基板与线路基板分别位于第一异方性导电膜的相对两侧。
在本发明的一实施例中,形成上述第一玻璃基板的步骤包括以下步骤。提供玻璃基板。玻璃基板具有第一表面、相对于第一表面的第二表面以及贯穿玻璃基板的至少一通孔。形成晶种层于玻璃基板的第一表面、第二表面以及通孔内。形成图案化光阻层于第一表面的晶种层上以及第二表面的晶种层上。形成导电材料层于图案化光阻层所暴露出的晶种层上。移除图案化光阻层、部分导电材料层以及部分晶种层,以形成第一线路层、第二线路层以及第一导电通孔。
在本发明的一实施例中,上述的复合基板结构的制作方法还包括:分别配置至少一焊球以及芯片于线路基板的第一介电层的下表面上,以使焊球以及芯片与第二导电层电性连接。
在本发明的一实施例中,上述在压合第一异方性导电膜线路基板上之前,复合基板结构的制作方法还包括以下步骤。压合第二异方性导电膜于线路基板上。分别配置至少二个第二玻璃基板于第二异方性导电膜上。第二玻璃基板具有彼此相对的第三表面与第四表面。第二玻璃基板包括第三线路层、第四线路层以及第二导电通孔。第三线路层配置于第三表面。第四线路层配置于第四表面。第二导电通孔贯穿第二玻璃基板,且电性连接第三线路层与第四线路层。第一玻璃基板与线路基板分别位于第二玻璃基板的相对两侧。第二玻璃基板与线路基板分别位于第二异方性导电膜的相对两侧。
基于上述,在本发明的复合基板结构及其制作方法中,复合基板结构包括线路基板、第一异方性导电膜、第一玻璃基板、介电层、图案化线路层以及导电通孔。其中,第一异方性导电膜配置于线路基板上,且第一玻璃基板配置于第一异方性导电膜上,以使第一玻璃基板与线路基板分别位于第一异方性导电膜的相对两侧。此外,第一玻璃基板包括第一线路层、第二线路层以及至少一第一导电通孔。第一线路层配置于第一玻璃基板的第一表面。第二线路层配置于第一玻璃基板的第二表面。第一导电通孔贯穿第一玻璃基板,且电性连接第一线路层与第二线路层。藉此设计,使得本发明的复合基板结构具有较佳的平整度以及可靠度,也使得本发明的复合基板结构的制作方法具有较佳的良率。
为让本发明的上述特征和优点能更明显易懂,下文特举实施例,并配合所附附图作详细说明如下。
附图说明
图1A至图1G示出为本发明一实施例的一种复合基板结构的制作方法的剖面示意图。
图2A至图2C示出为本发明另一实施例的一种复合基板结构的制作方法的剖面示意图。
【符号说明】
100、100a:复合基板结构
110、110c:第一玻璃基板
110a:第一表面
110b:第二表面
111:玻璃基板
111a:第一表面
111b:第二表面
111c:通孔
112:晶种层
113:图案化光阻层
114:导电材料层
115:第一线路层
116:第二线路层
117:第一导电通孔
120、120a:线路基板
121:第一介电层
121a:上表面
121b:下表面
122:第一导电层
123:第二导电层
124:第一导电孔
125:第二介电层
126:第三导电层
127:第二导电孔
130:第一异方性导电膜
140:介电层
142:导电通孔
144:图案化线路层
150:焊球
152:芯片
154:电子元件
160:第二异方性导电膜
170、171:第二玻璃基板
170a、171a:第三表面
170b、171b:第四表面
172、173:第三线路层
174、175:第四线路层
176、177:第二导电通孔
180:第一天线层
182:第二天线层
184:第三天线层
190:容置空间
具体实施方式
图1A至图1G示出为本发明一实施例的一种复合基板结构的制作方法的剖面示意图。
请参照图1A至图1E,在本实施例的复合基板结构100的制作方法中,先形成第一玻璃基板110。首先,请参照图1A,提供一玻璃基板111。其中,玻璃基板111具有第一表面111a、相对于第一表面111a的第二表面111b以及贯穿玻璃基板的至少一通孔111c(图1A示意地示出为4个,但不以此为限)。通孔111c连通第一表面111a与第二表面111b。在本实施例中,形成通孔111c的方式例如是以激光的方式对玻璃基板111进行钻孔,但不以此为限。此处,玻璃基板111的厚度例如是介于100微米至200微米之间,但不以此为限。
接着,请参照图1B,形成晶种层112于玻璃基板111的第一表面111a、第二表面111b以及通孔111c内。在一些实施例中,晶种层112可为金属层,所述金属层可为单层或包括由不同材料形成的多个子层的复合层。在一些实施例中,晶种层112包括钛层及位于所述钛层之上的铜层。可使用例如溅镀(sputter)或物理气相沉积(physical vapor deposition,PVD)等方法来形成晶种层112。
接着,请参照图1C,形成图案化光阻层113于第一表面111a的晶种层112上以及第二表面111b的晶种层112上。详细来说,在本实施例中,可先通过旋转涂布(spin coating)、干膜型感光介电材图案化等方法,在第一表面111a以及第二表面111b的晶种层112上形成光阻层(未示出),再以曝光显影的方式对光阻层进行图案化,以形成图案化光阻层113。
然后,请参照图1D,形成导电材料层114于图案化光阻层113所暴露出的晶种层112上。详细来说,在本实施例中,可通过例如是电镀(plating)等镀覆制造,在图案化光阻层113的开口中及暴露出的晶种层112上形成导电材料层114。在一些实施例中,导电材料层114可为金属或金属合金,例如铜、钛、钨、铝等或其组合。
接着,请同时参照图1D与图1E,先移除图案化光阻层113,再以蚀刻的方式移除部分导电材料层114以及部分晶种层112。所述部分晶种层112为在移除图案化光阻层113之前,被图案化光阻层113所覆盖的晶种层112的部分。此时,再移除部分导电材料层114以及部分晶种层112之后,晶种层112的其余部分及导电材料层114的其余部分则会形成第一线路层115、第二线路层116以及第一导电通孔117。此时,已制作完成本实施例的第一玻璃基板110,如图1E所示。其中,第一线路层115配置于第一玻璃基板110的第一表面110a。第二线路层116配置于第一玻璃基板110的第二表面110b。第一导电通孔117贯穿第一玻璃基板110,且电性连接第一线路层115与第二线路层116。
然后,请参照图1F,提供线路基板120、压合第一异方性导电膜130(anisotropicconductive film,ACF)于线路基板120上、配置第一玻璃基板110于第一异方性导电膜130上。详细来说,在本实施例中,线路基板120为多层的线路增层结构,且例如是包括第一介电层121、第一导电层122、第二导电层123、第一导电孔124、第二介电层125、第三导电层126以及第二导电孔127。其中,第一介电层121具有彼此相对的上表面121a与下表面121b。第一导电层122配置于第一介电层121的上表面121a。第二导电层123配置于第一介电层121的下表面121b。第一导电孔124贯穿第一介电层121,且电性连接第一导电层122与第二导电层123。此外,第二介电层125配置于第一介电层121上,且覆盖第一导电层122。第三导电层126配置于第二介电层125上,且第三导电层126与第一导电层122分别位于第二介电层125的相对两侧。第二导电孔127贯穿第二介电层125,且电性连接第三导电层126与第一导电层122。
须要说明的是,虽然本实施例的线路基板120包括2层介电层以及3层导电层,但发明并不对介电层以及导电层的数量加以限制。也就是说,在其他实施例的线路基板中,介电层(或导电层)的数量也可以为1层或2层以上,只要能使介电层与导电层彼此交替堆迭而形成线路增层结构即可。
接着,将第一异方性导电膜130压合在线路基板120的第二介电层125上,以使第一异方性导电膜130覆盖第二介电层125以及第三导电层126。此处,由于异方性导电膜具有上下(Z轴)电流导通但左右平面(X,Y轴)绝缘的特性,因而适用于连接二种不同基材,例如是本实施例中的第一玻璃基板110与线路基板120,藉此形成复合基板结构。
然后,将第一玻璃基板110配置在第一异方性导电膜130上,并使第一玻璃基板110与线路基板120分别位于第一异方性导电膜130的相对两侧。此处,将第一玻璃基板110的第一导电通孔117与线路基板120的第二导电孔127相对设置。因此,虽然第一玻璃基板110的第一导电通孔117与线路基板120的第二导电孔127并未直接接触,但第一玻璃基板110仍可通过第一异方性导电膜130中的导电粒子与线路基板120电性连接。
接着,请参照图1G,形成介电层140、导电通孔142以及图案化线路层144于第一玻璃基板110上,并分别将焊球150以及芯片152配置于线路基板120的第一介电层121上。详细来说,将介电层140压合于第一玻璃基板110的第一表面110a上,以使介电层140覆盖第一玻璃基板110的第一表面110a以及第一线路层115。在介电层140中形成导电通孔142,以使导电通孔142贯穿介电层140并电性连接至第一线路层115。在介电层140上形成图案化线路层144,以使图案化线路层144与第一线路层115分别位于介电层140的相对两侧。图案化线路层144可通过导电通孔142电性连接至第一线路层115。
而后,分别配置焊球150以及芯片152于线路基板120的第一介电层121的下表面121b上,以使焊球150以及芯片152与第二导电层123电性连接。此时,已制作完成本实施例的复合基板结构100。
须要说明的是,在本实施例的复合基板结构100中,由于第一玻璃基板110所使用的玻璃材料具有较低热膨胀系数以及高平整性的优点,使得形成后的第一玻璃基板110具有较佳的平整度,且可避免在制作复合基板结构100的过程中出现翘曲的现象。此外,由于第一玻璃基板110具有较佳的平整度,因而可在其上实现线路细线化的制造,也就是说,本实施例中的图案化线路层144以及导电通孔142可为细线路。
须要说明的是,在本实施例的复合基板结构100中,图案化线路层144可作为天线,具有接收信号的功能。此外,由于图案化线路层144可通过导电通孔142电性连接至第一玻璃基板110,第一玻璃基板110可通过第一异方性导电膜130电性连接至线路基板120,线路基板120可通过第二导电层123电性连接至芯片152,因而使得作为天线的图案化线路层144可将接收到的信号传送至芯片152中。
简言之,本实施例的复合基板结构100包括线路基板120、第一异方性导电膜130、第一玻璃基板110、介电层140、图案化线路层144以及导电通孔142。第一异方性导电膜130配置于线路基板120上,第一玻璃基板110配置于第一异方性导电膜130上。第一线路层115配置于第一玻璃基板110的第一表面110a。第二线路层116配置于第一玻璃基板110的第二表面110b。第一导电通孔117贯穿第一玻璃基板110,以电性连接第一线路层115与第二线路层116。介电层140配置于第一玻璃基板110的第一表面110a上,且覆盖第一线路层115。图案化线路层144配置于介电层140上。导电通孔142贯穿介电层140,且电性连接图案化线路层144与第一线路层115。第一玻璃基板110与线路基板120分别位于第一异方性导电膜130的相对两侧。藉此设计,使得本发明的复合基板结构具有较佳的平整度以及可靠度,也使得本发明的复合基板结构的制作方法具有较佳的良率。
以下将列举其他实施例以作为说明。在此必须说明的是,下述实施例沿用前述实施例的元件标号与部分内容,其中采用相同的标号来表示相同或近似的元件,并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例,下述实施例不再重复赘述。
图2A至图2C示出为本发明另一实施例的一种复合基板结构的制作方法的剖面示意图。请同时参考图1G与图2C,本实施例的复合基板结构100a与图1G中的复合基板结构100相似,惟二者主要差异之处在于:本实施例的复合基板结构100a还包括第二异方性导电膜160、第二玻璃基板170、171、第一天线层180、第二天线层182、第三天线层184以及电子元件154。
具体来说,请参照图2A,提供线路基板120a、压合第二异方性导电膜160于线路基板120a上、分别配置第二玻璃基板170、171于第二异方性导电膜160上。详细来说,本实施例的线路基板120a的制作方法与上述线路基板120的制作方法大致相似,惟二者主要差异之处在于:本实施例的线路基板120a还包括第一天线层180,且第一天线层180配置于线路基板120a上。
此外,本实施例的第二玻璃基板170、171的制作方法也与上述第一玻璃基板110的制作方法大致相似,故于此不再重复赘述。其中,第二玻璃基板170具有彼此相对的第三表面170a与第四表面170b。第二玻璃基板170包括第三线路层172、第四线路层174以及第二导电通孔176。第三线路层172配置于第三表面170a。第四线路层174配置于第四表面170b。第二导电通孔176贯穿第二玻璃基板170,且电性连接第三线路层172与第四线路层174。此外,第二玻璃基板171具有彼此相对的第三表面171a与第四表面171b。第二玻璃基板171包括第三线路层173、第四线路层175以及第二导电通孔177。第三线路层173配置于第三表面171a。第四线路层175配置于第四表面171b。第二导电通孔177贯穿第二玻璃基板171,且电性连接第三线路层173与第四线路层175。
接着,在提供线路基板120a之后,将第二异方性导电膜160压合在线路基板120a的第二介电层125上,以使第二异方性导电膜160覆盖部分第二介电层125、第三导电层126,且不覆盖第一天线层180。然后,将第二玻璃基板170、171配置在第二异方性导电膜160上,并使第二玻璃基板170、171与线路基板120a分别位于第二异方性导电膜160的相对两侧。此处,将第二玻璃基板170、171的第二导电通孔176、177与线路基板120a的第二导电孔127相对设置。因此,虽然第二玻璃基板170、171的第二导电通孔176、177与线路基板120a的第二导电孔127并未直接接触,但第二玻璃基板170、171仍可通过第二异方性导电膜160中的导电粒子与线路基板120a电性连接。
接着,请参照图2B,压合第一异方性导电膜130于第二玻璃基板170、171上并配置第一玻璃基板110c于第一异方性导电膜130上。详细来说,本实施例的第一玻璃基板110c的制作方法与上述第一玻璃基板110的制作方法大致相似,惟二者主要差异之处在于:本实施例的第一玻璃基板110c还包括第二天线层182以及第三天线层184,且第二天线层182配置于第一玻璃基板110c的第一表面111a,第三天线层184配置于第一玻璃基板110c的第二表面111b。于是,将第一异方性导电膜130压合在第二玻璃基板170、171上,以使第一异方性导电膜130覆盖第三线路层172、173,且不覆盖第一天线层180。然后,再将第一玻璃基板110c配置在第一异方性导电膜130上,并使第一玻璃基板110c与线路基板120a分别位于第二玻璃基板170、171的相对两侧。此时,第一玻璃基板110c可通过第一异方性导电膜130、第二玻璃基板170、171以及第二异方性导电膜160与线路基板120a电性连接。
接着,请参照图2C,形成介电层140、导电通孔142以及图案化线路层144于第一玻璃基板110c上。配置电子元件154于介电层140上,使电子元件154与导电通孔142电性连接。分别将焊球150以及芯片152配置于线路基板120a的第二介电层125上。此时,已制作完成本实施例的复合基板结构100a。
须要说明的是,本实施例的第一玻璃基板110c、第二玻璃基板170、171以及线路基板120a可相互组立而形成一容置空间190。其中,第一天线层180与第三天线层184位于容置空间190中且彼此分离。
须要说明的是,本实施例的复合基板结构100a可做为5G天线设计的一部分。此外,由于第一玻璃基板110c以及第二玻璃基板170、171中的玻璃材料具有较好的机械特性,因而使得本实施例的复合基板结构100a可用来减缓因表面冲击而造成的元件缺陷或失效的问题,甚至还可提升天线的接收能力和提高频宽的功能。
综上所述,在本发明的复合基板结构及其制作方法中,复合基板结构包括线路基板、第一异方性导电膜、第一玻璃基板、介电层、图案化线路层以及导电通孔。其中,第一异方性导电膜配置于线路基板上,且第一玻璃基板配置于第一异方性导电膜上,以使第一玻璃基板与线路基板分别位于第一异方性导电膜的相对两侧。此外,第一玻璃基板包括第一线路层、第二线路层以及至少一第一导电通孔。第一线路层配置于第一玻璃基板的第一表面。第二线路层配置于第一玻璃基板的第二表面。第一导电通孔贯穿第一玻璃基板,且电性连接第一线路层与第二线路层。藉此设计,使得本发明的复合基板结构具有较佳的平整度以及可靠度,也使得本发明的复合基板结构的制作方法具有较佳的良率。
虽然本发明已以实施例揭示如上,然其并非用以限定本发明,任何所属技术领域中的技术人员,在不脱离本发明的精神和范围内,当可作些许的更改与润饰,故本发明的保护范围当视权利要求所界定的为准。
Claims (13)
1.一种复合基板结构,包括:
线路基板,所述线路基板包括:
第一介电层,具有彼此相对的上表面与下表面;
第一导电层,配置于所述第一介电层的所述上表面;
第二导电层,配置于所述第一介电层的所述下表面;
第一导电孔,贯穿所述第一介电层,且电性连接所述第一导电层与所述第二导电层;
第二介电层,配置于所述第一介电层上,且覆盖所述第一导电层;
第三导电层,配置于所述第二介电层上;以及
第二导电孔,贯穿所述第二介电层,且电性连接所述第三导电层与所述第一导电层;
第一异方性导电膜,配置于所述线路基板上;
第一玻璃基板,配置于所述第一异方性导电膜上,具有第一表面以及相对于所述第一表面的第二表面,所述第一玻璃基板包括:
第一线路层,配置于所述第一表面;
第二线路层,配置于所述第二表面;以及
至少一第一导电通孔,贯穿所述第一玻璃基板,且电性连接所述第一线路层与所述第二线路层;
介电层,配置于所述第一玻璃基板的所述第一表面上,且覆盖所述第一线路层;
图案化线路层,配置于所述介电层上;
导电通孔,贯穿所述介电层,且电性连接所述图案化线路层与所述第一线路层,其中所述第一玻璃基板与所述线路基板分别位于所述第一异方性导电膜的相对两侧;
至少一焊球以及芯片,分别配置于所述线路基板的所述第一介电层的所述下表面上,且使所述焊球以及所述芯片与所述第二导电层电性连接;
第二异方性导电膜,配置于所述线路基板上;以及
至少二个第二玻璃基板,分别配置于所述第二异方性导电膜上,所述第二玻璃基板具有彼此相对的第三表面与第四表面,且包括:
第三线路层,配置于所述第三表面;
第四线路层,配置于所述第四表面;以及
第二导电通孔,贯穿所述第二玻璃基板,且电性连接所述第三线路层与所述第四线路层,
其中所述第一玻璃基板与所述线路基板分别位于所述第二玻璃基板的相对两侧,且所述第二玻璃基板与所述线路基板分别位于所述第二异方性导电膜的相对两侧。
2.根据权利要求1所述的复合基板结构,其中所述第一玻璃基板的所述第一导电通孔与所述线路基板的所述第二导电孔相对设置。
3.根据权利要求1所述的复合基板结构,其中所述第一玻璃基板通过所述第一异方性导电膜与所述线路基板电性连接。
4.根据权利要求1所述的复合基板结构,其中所述第一玻璃基板通过所述第一异方性导电膜、所述第二玻璃基板以及所述第二异方性导电膜与所述线路基板电性连接。
5.根据权利要求1所述的复合基板结构,其中所述线路基板还包括第一天线层,配置于所述线路基板上,
所述第一玻璃基板还包括第二天线层以及第三天线层,分别配置于所述第一玻璃基板的所述第一表面以及所述第二表面,
所述复合基板结构还包括电子元件,配置于所述介电层上,且与所述导电通孔电性连接。
6.根据权利要求5所述的复合基板结构,其中所述第一玻璃基板、所述至少二个第二玻璃基板以及所述线路基板相互组立而形成容置空间,所述第一天线层与所述第三天线层位于所述容置空间中且彼此分离。
7.一种复合基板结构的制作方法,包括:
提供线路基板,所述线路基板包括:
第一介电层,具有彼此相对的上表面与下表面;
第一导电层,配置于所述第一介电层的所述上表面;
第二导电层,配置于所述第一介电层的所述下表面;
第一导电孔,贯穿所述第一介电层,且电性连接所述第一导电层与所述第二导电层;
第二介电层,配置于所述第一介电层上,且覆盖所述第一导电层;
第三导电层,配置于所述第二介电层上;以及
第二导电孔,贯穿所述第二介电层,且电性连接所述第三导电层与所述第一导电层;
压合第一异方性导电膜于所述线路基板上;
配置第一玻璃基板于所述第一异方性导电膜上,所述第一玻璃基板具有第一表面以及相对于所述第一表面的第二表面,且所述第一玻璃基板包括:
第一线路层,配置于所述第一表面;
第二线路层,配置于所述第二表面;以及
至少一第一导电通孔,贯穿所述第一玻璃基板,且电性连接所述第一线路层与所述第二线路层;
压合介电层于所述第一玻璃基板的所述第一表面上,且覆盖所述第一线路层;
形成导电通孔,贯穿所述介电层;
形成图案化线路层于所述介电层上,其中所述导电通孔电性连接所述图案化线路层与所述第一线路层,且所述第一玻璃基板与所述线路基板分别位于所述第一异方性导电膜的相对两侧;以及
分别配置至少一焊球以及芯片于所述线路基板的所述第一介电层的所述下表面上,以使所述焊球以及所述芯片与所述第二导电层电性连接,
其中在压合所述第一异方性导电膜于所述线路基板上之前,还包括:
压合第二异方性导电膜于所述线路基板上;以及
分别配置至少二个第二玻璃基板于所述第二异方性导电膜上,所述第二玻璃基板具有彼此相对的第三表面与第四表面,且包括:
第三线路层,配置于所述第三表面;
第四线路层,配置于所述第四表面;以及
第二导电通孔,贯穿所述第二玻璃基板,且电性连接所述第三线路层与所述第四线路层,
其中所述第一玻璃基板与所述线路基板分别位于所述第二玻璃基板的相对两侧,且所述第二玻璃基板与所述线路基板分别位于所述第二异方性导电膜的相对两侧。
8.根据权利要求7所述的复合基板结构的制作方法,其中形成所述第一玻璃基板的步骤包括:
提供玻璃基板,所述玻璃基板具有第一表面、相对于所述第一表面的第二表面以及贯穿所述玻璃基板的至少一通孔;
形成晶种层于所述玻璃基板的所述第一表面、所述第二表面以及所述通孔内;
形成图案化光阻层于所述第一表面的所述晶种层上以及所述第二表面的所述晶种层上;
形成导电材料层于所述图案化光阻层所暴露出的所述晶种层上;
移除所述图案化光阻层、部分所述导电材料层以及部分所述晶种层,以形成所述第一线路层、所述第二线路层以及所述至少一第一导电通孔。
9.根据权利要求7所述的复合基板结构的制作方法,其中所述第一玻璃基板的所述第一导电通孔与所述线路基板的所述第二导电孔相对设置。
10.根据权利要求7所述的复合基板结构的制作方法,其中所述第一玻璃基板通过所述第一异方性导电膜与所述线路基板电性连接。
11.根据权利要求7所述的复合基板结构的制作方法,其中所述第一玻璃基板通过所述第一异方性导电膜、所述第二玻璃基板以及所述第二异方性导电膜与所述线路基板电性连接。
12.根据权利要求7所述的复合基板结构的制作方法,其中所述线路基板还包括第一天线层,配置于所述线路基板上,
所述第一玻璃基板还包括第二天线层以及第三天线层,分别配置于所述第一玻璃基板的所述第一表面以及所述第二表面,
所述复合基板结构还包括电子元件,配置于所述介电层上,且与所述导电通孔电性连接。
13.根据权利要求12所述的复合基板结构的制作方法,其中所述第一玻璃基板、所述二个第二玻璃基板以及所述线路基板相互组立而形成容置空间,且所述第一天线层与所述第二天线层皆位于所述容置空间中。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811516089.1A CN111315109B (zh) | 2018-12-12 | 2018-12-12 | 复合基板结构及其制作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811516089.1A CN111315109B (zh) | 2018-12-12 | 2018-12-12 | 复合基板结构及其制作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN111315109A CN111315109A (zh) | 2020-06-19 |
CN111315109B true CN111315109B (zh) | 2021-12-21 |
Family
ID=71161340
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201811516089.1A Active CN111315109B (zh) | 2018-12-12 | 2018-12-12 | 复合基板结构及其制作方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN111315109B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116666232B (zh) * | 2023-08-01 | 2024-02-23 | 广东佛智芯微电子技术研究有限公司 | 全玻璃堆叠封装结构及其制备方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW201618241A (zh) * | 2014-11-14 | 2016-05-16 | Kinsus Interconnect Tech Corp | 改良覆晶晶片級封裝之複合式載板結構 |
CN105940486A (zh) * | 2014-02-07 | 2016-09-14 | 迪睿合株式会社 | 对准方法、电子部件的连接方法、连接体的制造方法、连接体、各向异性导电膜 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI343109B (en) * | 2007-03-23 | 2011-06-01 | Unimicron Technology Corp | Flip-chip substrate using aluminum oxide as its core sunbstrate |
-
2018
- 2018-12-12 CN CN201811516089.1A patent/CN111315109B/zh active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105940486A (zh) * | 2014-02-07 | 2016-09-14 | 迪睿合株式会社 | 对准方法、电子部件的连接方法、连接体的制造方法、连接体、各向异性导电膜 |
TW201618241A (zh) * | 2014-11-14 | 2016-05-16 | Kinsus Interconnect Tech Corp | 改良覆晶晶片級封裝之複合式載板結構 |
Also Published As
Publication number | Publication date |
---|---|
CN111315109A (zh) | 2020-06-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5628852A (en) | Method for manufacturing a polyimide multilayer wiring substrate | |
US6861284B2 (en) | Semiconductor device and production method thereof | |
US10056322B2 (en) | Interposers, semiconductor devices, method for manufacturing interposers, and method for manufacturing semiconductor devices | |
US10863618B2 (en) | Composite substrate structure and manufacturing method thereof | |
US7435618B2 (en) | Method to manufacture a coreless packaging substrate | |
US7288724B2 (en) | Method of manufacturing multilayer wiring substrate, and multilayer wiring substrate | |
EP0540451A2 (en) | Structure and process for thin film interconnect | |
US20110283535A1 (en) | Wiring board and method of manufacturing the same | |
US20090250260A1 (en) | High density circuit board and manufacturing method thereof | |
KR20070082537A (ko) | 회로 기판 구조체 및 그 제조 방법 | |
US9793250B2 (en) | Package board, method for manufacturing the same and package on package having the same | |
US20100006203A1 (en) | Manufacturing method of printed circuit board having electro component | |
US7419850B2 (en) | Method to manufacture a coreless packaging substrate | |
US20120210576A1 (en) | Printed circuit board and method of manufacturing the same | |
KR20110053805A (ko) | 방열기판 및 그 제조방법 | |
KR100751470B1 (ko) | 다층 기판 및 그 제조 방법 | |
CN111315109B (zh) | 复合基板结构及其制作方法 | |
CN113314425A (zh) | 具有导通柱和内埋线路的基板及其制作方法 | |
JP6828733B2 (ja) | インターポーザー、半導体装置、インターポーザーの製造方法、半導体装置の製造方法 | |
US6465085B1 (en) | Thin film wiring board and method for manufacturing the same, base substrate and method for manufacturing the same | |
JP2006147932A (ja) | 多層配線基板及びその製造方法 | |
KR100468195B1 (ko) | 다층 인쇄 회로 기판을 제조하는 방법 | |
KR101551177B1 (ko) | 재배선층을 구비한 부품내장형 인쇄회로기판 및 이의 제조방법 | |
CN117751448A (zh) | 复合基板及其制备方法、电子设备 | |
KR20100126991A (ko) | 능동 및 수동 소자를 내장한 플렉시블 인쇄회로기판 및 그 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |