KR102405192B1 - 반도체 패키지 처리를 위한 방법들 및 장치 - Google Patents

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Abstract

화학적 기계적 평탄화(CMP)를 사용하는 팬 아웃 공정은 반도체 다이와 재구성된 웨이퍼의 주변 오버몰딩 간의 단차를 감소시킨다. 재구성된 웨이퍼는, 활성 측이 아래로 향하게 배치된 적어도 하나의 다이의 후면측을 오버몰딩함으로써 형성된다. 그런 다음, 재구성된 웨이퍼는 다이 및 활성 측을 노출시키도록 배향된다. 그런 다음, 재구성된 웨이퍼 위에 중합체 층이 형성된다. 그런 다음, 다이 표면 위의 특정 두께가 획득될 때까지 CMP 공정이 중합체 층의 일부분을 제거하여, 다이 표면 최상부의 중합체 층과 인접 몰드 화합물 표면 상의 중합체 층 간의 단차가 감소된다. CMP 공정은 또한, 재구성된 웨이퍼 상에 후속 재분배 층이 형성된 후에 수행될 수 있다.

Description

반도체 패키지 처리를 위한 방법들 및 장치
본 원리들의 실시예들은 일반적으로, 반도체 디바이스들을 패키징하는 데 사용되는 반도체 공정들에 관한 것이다.
반도체 웨이퍼는 웨이퍼 표면 상에 구조들을 형성하도록 처리된다. 웨이퍼의 특정 구역 상의 구조들은 함께 연결되어 마이크로회로를 형성할 수 있다. 웨이퍼에는, 처리 동안 웨이퍼의 표면 상에 많은 상이한 마이크로회로들이 구성될 수 있다. 일단 웨이퍼의 처리가 끝나면, 마이크로회로들을 반도체 '칩들'로 분리하기 위해 웨이퍼가 절단되거나 싱귤레이팅된다. 칩들은 종종, 외부 구성요소들과 상호작용할 필요가 있는 복잡한 회로를 포함한다. 칩의 내부 회로는 외부 구성요소들에 직접 연결되기에는 너무 작다. 외부 연결 문제들을 극복하기 위해, 칩의 내부 회로에 연결되는 리드 아웃들이 외부 연결들을 허용하는 패드 또는 솔더 볼로 형성된다. 리드 아웃들은, 반도체 칩들의 후속 패키지 처리 동안 '재분배 층'으로 알려져 있는 것에 형성된다.
표면 상에 칩들을 배치하고 칩들 위에 몰딩 화합물을 부어 새로운 웨이퍼 또는 '재구성된' 웨이퍼를 다시 형성함으로써, 상이한 웨이퍼들로부터의 칩들이 함께 결합될 수 있다. 몰딩 화합물은, 칩들이 재분배 층 처리에 대해 일제히 다뤄질 수 있도록 경화된다. 통상적인 기법은, 처리 동안 강성을 제공하기 위해, 재구성된 웨이퍼를 임시 캐리어에 접합시키는 것이다. 하지만, 임시 접합 및 접합분리는 비용이 많이 들고 시간 소모적이다. 게다가, 임시 캐리어를 사용하는 기법들은 또한 부가적인 처리 단계들을 요구하며, 이는 비용들을 부가하고 재분배 층 처리들에 대한 처리량을 감소시킨다.
따라서, 본 발명자들은, 재분배 층 처리를 위한 개선된 방법 및 장치를 제공하였다.
일부 실시예들에서, 반도체 기판을 처리하는 방법은, 재구성된 웨이퍼를 형성하기 위해 적어도 하나의 다이의 비-활성 측을 오버몰딩하는 단계; 적어도 하나의 다이의 활성 측과 함께 제1 측을 노출시키도록, 재구성된 웨이퍼를 배향시키는 단계; 재구성된 웨이퍼의 제1 측 상에 제1 물질 층을 증착하는 단계; 재구성된 웨이퍼의 제1 측 상에 제1 물질 층을 증착하는 단계; 및 적어도 하나의 다이의 활성 측을 노출시키지 않으면서 제1 물질 층을 평탄화하는 단계를 포함한다. 일부 실시예들에서, 방법은, 다음의 단계 - 제1 물질 층을 평탄화한 후에, 제1 물질 층에 적어도 하나의 비아를 형성하는 단계 ― 비아는 적어도 하나의 다이와 전기적으로 연결되고 제1 물질 층의 제1 표면으로 연장됨 ―; 재구성된 웨이퍼 상에 제1 재분배 층을 형성하고, 제1 재분배 층 위에 제2 물질 층을 증착하고, 제1 재분배 층 상에 형성된 제2 물질 층을 평탄화하는 단계; 대략적으로 0/0 ㎛보다 크고 대략적으로 2/2 ㎛보다 작거나 같은 라인 및 간격을 갖는 적어도 2개의 리드 아웃을 갖는 재분배 층을 적어도 하나의 활성 측 상에 형성하는 단계; 제2 물질 층을 평탄화한 후에, 제2 물질 층에 적어도 하나의 비아를 형성하는 단계 ― 비아는 제1 재분배 층과 전기적으로 연결되고 제2 물질 층의 제2 표면으로 연장됨 ―; 후속 처리 동안 강성을 제공하기 위해, 재구성된 웨이퍼의 제2 측 상에 캐리어를 사용하는 단계; 재구성된 웨이퍼 상에 물질 층을 증착하기 전에, 재구성된 웨이퍼 상에 구조들을 생성하는 단계 ― 물질 층은 중합체-기재의 물질이고, 평탄화 공정은 화학적 기계적 평탄화 공정임 ―; 및/또는 스핀 코팅 공정을 사용하여, 재구성된 웨이퍼 상에 적어도 하나의 물질 층을 증착하는 단계 중 하나, 하나 초과, 또는 전부를 더 포함할 수 있다.
일부 실시예들에서, 반도체 기판을 처리하는 방법은, 적어도 하나의 다이의 적어도 하나의 활성 측이 기판 표면을 향하도록 기판 표면 상에 적어도 하나의 다이를 배치하는 단계; 재구성된 웨이퍼를 형성하기 위해 적어도 하나의 다이의 적어도 하나의 비-활성 측을 오버몰딩하는 단계; 오버몰딩을 경화시키는 단계; 기판 표면으로부터 재구성된 웨이퍼를 이형(release)시키고, 적어도 하나의 다이의 적어도 하나의 활성 측과 함께, 재구성된 웨이퍼의 제1 측을 노출시키는 단계; 재구성된 웨이퍼의 제1 측 상에 제1 중합체 층을 스핀 코팅하는 단계; 및 적어도 하나의 다이와 인접 표면의 전환 지점 근방에서의 단차(step-height) 거리를 감소시키기 위해 제1 중합체 층을 화학적 기계적 평탄화하는 단계를 포함한다. 일부 실시예들에서, 방법은, 다음의 단계 - 적어도 하나의 단차가 대략적으로 0 ㎛보다 크거나 대략적으로 1 ㎛보다 작거나 같을 때까지 적어도 하나의 단차를 감소시키는 단계; 제1 중합체 층을 화학적 기계적 평탄화한 후에 제1 중합체 층에 적어도 하나의 비아를 형성하는 단계 ― 비아는 적어도 하나의 다이의 적어도 하나의 활성 측과 전기적으로 연결되고 제1 중합체 층의 제1 표면으로 연장됨 ―; 재구성된 웨이퍼 상에 제1 재분배 층을 형성하고, 제1 재분배 층 위에 제2 중합체 층을 스핀 코팅하고, 제1 재분배 층 상에 형성된 제2 중합체 층을 화학적 기계적 평탄화하는 단계; 대략적으로 0/0 ㎛보다 크고 대략적으로 2/2 ㎛보다 작거나 같은 라인 및 간격을 갖는 적어도 2개의 리드 아웃을 갖는 재분배 층을 적어도 하나의 활성 측 상에 형성하는 단계; 제2 중합체 층을 화학적 기계적 평탄화한 후에, 제2 중합체 층에 적어도 하나의 비아를 형성하는 단계 ― 비아는 제1 재분배 층과 전기적으로 연결되고 제2 중합체 층의 제2 표면으로 연장됨 ―; 처리 동안 강성을 제공하기 위해, 재구성된 웨이퍼의 제2 측 상에 캐리어를 사용하는 단계 및/또는 재구성된 웨이퍼 상에 제1 중합체 층을 증착하기 전에, 재구성된 웨이퍼 상에 구조들을 생성하는 단계 중 하나, 하나 초과, 또는 전부를 더 포함할 수 있다.
일부 실시예들에서, 반도체 구성요소는 활성 측을 갖는 후방-오버몰딩된 다이, 및 대략적으로 0/0 ㎛보다 크고 대략적으로 2/2 ㎛보다 작거나 같은 라인 및 간격을 갖는 적어도 2개의 리드 아웃을 갖는, 활성 측 상의 재분배 층을 포함한다. 일부 실시예들에서, 후방-오버몰딩된 다이의 활성 측의 표면과 인접 표면의 전환 간의 적어도 하나의 단차가 또한 포함되며, 단차는 대략적으로 0 ㎛보다 크고 대략적으로 1 ㎛보다 작거나 같다.
위에서 간략히 요약되고 아래에서 더 상세히 논의되는 본 원리들의 실시예들은 첨부된 도면들에 도시된 본 원리들의 예시적인 실시예들을 참조하여 이해될 수 있다. 그러나, 첨부된 도면들은 본 원리들의 단지 전형적인 실시예들을 예시하는 것이므로 범위를 제한하는 것으로 간주되지 않아야 하는데, 이는 본 원리들이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
도 1a 내지 도 1d는 본 원리들의 일부 실시예들에 따른, 재구성된 웨이퍼를 생성하기 위한 공정의 단계들을 각각 도시한다.
도 2는 본 원리들의 일부 실시예들에 따른 재구성된 웨이퍼의 단면도를 도시한다.
도 3은 본 원리들의 일부 실시예들에 따른, 중합체 층을 갖는 재구성된 웨이퍼의 단면도를 도시한다.
도 4는 본 원리들의 일부 실시예들에 따른, 화학적 기계적 공정 이후의 재구성된 웨이퍼의 단면도를 도시한다.
도 5는 본 원리들의 일부 실시예들에 따른, 단일 재분배 층을 갖는 재구성된 웨이퍼의 단면도를 도시한다.
도 6은 본 원리들의 일부 실시예들에 따른, 다수의 재분배 층들을 갖는 재구성된 웨이퍼의 단면도를 도시한다.
도 7은 본 원리들의 일부 실시예들에 따른, 재구성된 웨이퍼를 처리하는 방법이다.
도 8은 본 원리들의 일부 실시예들에 따라 획득되는 개선들을 예시하는 그래프이다.
이해를 용이하게 하기 위해, 도면들에 공통된 동일한 요소들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 도면들은 실측으로 도시되지 않았으며, 명확성을 위해 단순화될 수 있다. 일 실시예의 요소들 및 특징들은 추가적인 열거가 없이도 다른 실시예들에 유익하게 포함될 수 있다.
재분배 층(RDL)의 미세 피치 패터닝을 가능하게 하기 위해 화학적 기계적 평탄화(CMP) 공정이 사용된다. 미세 피치 패터닝은, 재구성된 웨이퍼 상의 오버몰딩과 다이 간의 단차를 감소시킴으로써 달성된다. 공정은 유리하게, 증가된 입력/출력(I/O) 능력들의 이점과 함께 RDL을 생성하는 더 낮은 비용 및 더 높은 처리량의 방법을 제공한다. 공정은 또한 재구성된 웨이퍼를 위한 캐리어 없이 수행될 수 있다. 다른 이점은, 상이한 다이 또는 칩 크기들에 대한 단차 간의 차이들이 공정에 의해 자동으로 보상된다는 것이다. 자동 보상은, 자동 보상이 시스템-인-패키지(SiP) 통합을 위한 강건한 다이 간 상호연결을 가능하게 하기 때문에 유익하다. 공정은 다양한 방식들 및 공정 흐름들로 달성될 수 있다. 간략화를 위해, 주어진 예들은 몰딩된 웨이퍼 재구성을 사용하는 것에 기반한다.
도 1a 내지 도 1d는 각각 재구성된 웨이퍼를 형성하기 위한 공정(100)을 예시한다. 처음에, 도 1a에서, 기판(102)은, 증착, 식각, 및 전기도금 등을 통해 반도체 구조들을 형성하는 데 사용된다. 격자 패턴(104)에 의해 표시된 기판(102)의 표면에 걸쳐 전형적으로 동일한 구조들이 형성된다. 각각의 사각형은 칩 또는 '다이', 이를테면 다이(106)이다. 간략화를 위해, 다이(106)는 후속 공정들 전반에 걸쳐 예로서 사용될 것이다. 그러나, 웨이퍼의 다이들 중 임의의 하나 또는 전부가 다이(106)에 대해 설명되는 그 공정들과 유사하게 처리될 수 있다. 기판(102)은 개별 다이들(다이(106)를 포함함)로 절단 또는 싱귤레이팅된다. 도 1b에 도시된 일부 실시예들에서, 다이(106)는 피킹되어 새로운 기판(108) 상에 (동일한 웨이퍼 및/또는 다른 싱귤레이팅된 웨이퍼들로부터의) 다른 다이들과 함께 배치될 수 있다. 다이(106)는, RDL이 형성될 다이(106) 측("활성 측")이 아래로(예컨대, "앞면" 또는 활성 측이 아래로) 배향되는 그러한 방식으로 새로운 기판(108) 상에 배치된다. 다이들은 전형적으로, 후속 RDL 형성 동안 리드 아웃들이 형성될 공간을 허용하도록 이격된다. 그 간격은 리드 아웃들이 '팬 아웃(fan out)'될 수 있게 하며, 리드 아웃 간격을 달성하기 위한 공정은 전형적으로 팬 아웃 웨이퍼 수준 패키징(FOWLP)으로 지칭된다. 이어서, 도 1c에서, 다이(106)를 포함하는, 활성 측이 아래로 된 다이들 위에 오버몰딩 화합물(110)이 부어진다. 오버몰딩 화합물(110)은 전형적으로 다이들의 후면측 전체를 덮는다. 오버몰딩 화합물(110)이 경화될 때, 오버몰딩 화합물(110)이 새로운 기판(108)으로부터 이형되어 재구성된 웨이퍼(112)를 형성한다. 이어서, 재구성된 웨이퍼(112)는, 도 1d에 도시된 바와 같이, 다이(106)와 같은 다이들의 활성 측들을 노출시키도록 배향된다(예컨대, 뒤집어짐). 활성 측들을 위로 한 채 경화되는 오버몰딩 화합물(110)에 다이들이 현탁되는 공정이 사용되는 경우, 재구성된 웨이퍼(112)는 후속 처리 전에 뒤집힐 필요가 없을 것이다. 도 1d에서의 다이(106)는 이제 재구성된 웨이퍼(112) 내로 활성 측이 위로 된 배향(RDL 측이 노출됨)으로 매립된다.
도 2는 다이(106) 및 재구성된 웨이퍼(112)의 일부분의 단면(200)을 도시한다. 다이(106)는 활성 측이 위로 된 배향(RDL 측이 노출됨)으로 오버몰딩 화합물(110)에 매립된 것으로 도시된다. 다이(106)의 최상부 표면(216)은 전형적으로, 예컨대, 오버몰딩 화합물(110)의 최상부 표면(222)과 같은 인접 최상부 표면(218)을 넘어 상향으로 돌출된다. 돌출부는 다이(106)와 인접 최상부 표면(218) 간의 전환 지점(220) 근방에서 거리 h의 단차(214)를 생성한다. 단차는, 다이와 다른 물질 간의 전환 지점에서의 다이 위의 표면과 인접 표면 간의 높이 거리차로서 정의된다. 단차(214)는 RDL 패터닝 분해능(RDL에서의 리드 아웃들의 라인 폭, 그리고 또한 그의 간격)을 제한한다. 현재 이용가능한 기술들은, 단차(214)로 인해 층들의 후속 처리에서 형성되는 것들과 같은, 단차들에 걸친 초미세 피치 RDL을 생성하는 것을 다루지 않는다.
본 원리들의 실시예들을 사용하여 단차(214)에 의해 야기되는 후속 단차들의 감소는 유리하게 RDL에서의 더 미세한 피치를 허용한다. 일부 실시예들은, 층들의 후속 처리 동안 대략적으로 0.0 ㎛ 내지 대략적으로 1.0 ㎛보다 작거나 같은 다이/인접 표면 전환 지점에서의 단차를 생성하도록 단차들을 감소시킨다. 단차 감소는 L/S(라인 및 간격)가 감소된 더 미세한 피칭된 RDL을 허용하며, 이는 유익하게, 더 작은 칩 구성 및/또는 주어진 공간량에서의 더 많은 리드 아웃들을 허용한다. 본 원리들의 일부 실시예들은 유리하게, 다이/인접 표면 전환 지점에 걸쳐 대략적으로 2/2 ㎛ 보다 작은 L/S를 허용한다. 일부 실시예들은 또한 유리하게, 종래의 방법들에 비해 더 적은 공정들, 소모품들, 및 장비를 가짐으로써 비용들, 시간을 절감하고 장비를 덜 사용한다.
도 3에서, 제1 물질 층(302)이 재구성된 웨이퍼(112) 상에 증착되어, 다이(106)와 재구성된 웨이퍼(112)의 일부분의 단면(300)에서 도시된 바와 같이 오버몰딩 화합물(110) 및 다이(106)를 덮는다. 제1 물질 층(302)은 전형적으로 두께가 균일하고, 오버몰딩 화합물(110) 위에서보다 다이(106) 위에서 절대 높이가 더 높을 것이다. 그 높이차(단차 h'(314))가 다이-몰드 계면에 걸친 미세 피치 RDL 패터닝 무능력에 대한 이유이다. 현재, 결과적인 단차(h')는 업계에서 다루어지지 않는다. 물질 층(302)은, 오버몰딩 화합물(110)의 최상부 표면(222) 상의 제1 물질 층(302)의 두께(304)가 대략적으로 다이(106)의 최상부 표면(216)과 같거나 그보다 크도록 증착된다. 제1 물질 층(302)은, 예컨대, 중합체-기재의 물질 및 다른 물질들을 포함할 수 있다. 일부 실시예들에서, 제1 물질 층(302)의 증착 후에 부가적인 구조들(도시되지 않음)(예컨대, 구리 상호연결부 등)이 재구성된 웨이퍼(112) 상에 형성될 수 있다.
도 4에서, 평탄화 공정 후의 다이(106) 및 재구성된 웨이퍼(112)의 일부분의 단면(400)이 도시된다. 예컨대, CMP 공정과 같은 평탄화 공정은, 다이(106)의 최상부 표면(216) 위의 특정 두께(t)(428)가 획득될 때까지 제1 물질 층(302)을 감소시킨다. 다이(106) 위의 표면(430)과 전환 지점(220) 근방에서의 인접 최상부 표면(218')(현재, 오버몰딩 화합물(110) 위의 제1 물질 층(302)의 최상부 표면(426)) 간의 단차(414)는 단차(h')(314)와 비교할 때 실질적으로 감소된다. 후속 RDL들이 또한 평탄화되어 단차들을 감소시킬 수 있다. 초기 단차(예컨대, 단차(h')(314))가 실질적으로 감소되는 경우, 그 감소는 후속 평탄화를 수행해야 하는 어떤 이유를 제거할 수 있다. 일부 실시예들에서, 평탄화 후에 적어도 하나의 비아(432)가 물질 층(302)에 생성될 수 있다. 적어도 하나의 비아(432)는 다이(106)와 전기적으로 연결되고, 제1 물질 층(302)의 표면(430)으로 연장된다.
도 5는, 제2 물질 층(502)이 재구성된 웨이퍼(112) 상에 형성된 후의 단면(500)을 도시한다. RDL(504)이 제1 물질 층(302) 상에 형성되어 있다. 임의의 단차 전환들을 감소시키고 후속 물질 층들에서의 후속 RDL들의 피치를 추가로 개선하기 위해, 부가적인 평탄화 공정이 제2 물질 층(502)에 대해 임의적으로 수행될 수 있다. 게다가, 비아들(532)이 RDL(504)과 전기적으로 연결되고 제2 물질 층(502)의 최상부 표면(506)으로 연장되게 형성될 수 있다. 도 6은, 제(N+1) 물질 층(602)이 재구성된 웨이퍼(112) 상에 형성된 후의 단면(600)을 도시한다. 제N RDL(604)이 제N 물질 층(예컨대, 제2 물질 층(502)) 상에 형성되어 있다. 임의의 단차 전환들을 감소시키고 후속 물질 층들에서의 후속 RDL들의 피치를 추가로 개선하기 위해, 부가적인 평탄화 공정이 제(N+1) 물질 층(602)에 대해 임의적으로 수행될 수 있다. 게다가, 비아들(632)이 제N RDL(604)과 전기적으로 연결되고 제(N+1) 물질 층(602)의 최상부 표면(606)으로 연장되게 형성될 수 있다. N은 1보다 큰 양의 정수를 표현한다.
도 7에서, 반도체들을 처리하기 위한 방법(700)이 도시된다. 방법(700)이 특정 순서의 기능 블록도로 도시되지만, 공정들은 하나의 특정 순서로 수행될 것을 요구하지는 않는다. 일부 공정들이 반복될 수 있고 공정들의 일부 그룹들이 반복될 수 있다. 동일한 방식으로, 일부 공정들이 다른 공정들 전에 달성될 수 있는 등의 식으로 이루어질 수 있다. 방법(700)은, 재구성된 웨이퍼를 생성하기 위해 다이들을 후방-오버몰딩함으로써 시작된다(702). 다이들은, 예컨대, 하나 이상의 싱귤레이팅된 웨이퍼들로부터 피킹 및 배치된다. 다이들은 상이한 웨이퍼들로부터 유래될 수 있고, 또한 다양한 크기들 및 두께들을 가질 수 있다. 다이들의 활성 측이 아래로 향하게 있는 동안 다이들의 후면측(비-활성 측) 위에 오버몰딩 화합물이 부어진다. 그런 다음, 재구성된 웨이퍼는 추가적인 처리를 위해 배향된다(예컨대, 뒤집어짐)(704). 배향 공정은 재구성된 웨이퍼의 다이들의 활성 측들을 노출시킨다. 일부 실시예들에서, 후속 처리 동안, 재구성된 웨이퍼의 강성을 제공하기 위해 캐리어가 사용될 수 있다. 그런 다음, 이전에 설명된 바와 같이, 물질 층이 재구성된 웨이퍼 상에 증착된다(706). 구리 상호연결부들/구조들 및 다른 구조들과 같은 연결성 구조들이 또한 물질 층과 함께 재구성된 웨이퍼 상에 형성될 수 있다. 물질 층은, 예컨대, 중합체-기재의 물질 및 다른 물질일 수 있다. 물질 층은, 스핀 코팅 또는 다른 공정들과 같은 공정들을 사용하여 증착될 수 있다. 스핀 코팅은, 스핀 코팅 도구 및/또는 다른 증착 도구, 이를테면, 원자 층 증착(ALD) 도구 또는 물리 기상 증착(PVD) 도구 등을 사용하여 달성될 수 있다.
그런 다음, 다이들과, 예컨대, 오버몰딩 화합물 표면들과 같은 인접 표면들 간의 단차 전환들을 감소시키기 위해, 재구성된 웨이퍼에 대해 평탄화 공정이 수행된다(708). 평탄화 공정은, CMP, 후방-연삭, 및/또는 재구성된 웨이퍼를 평탄화하기 위한 다른 공정들을 포함할 수 있다. 일부 실시예들에서, CMP 공정은 대략적으로 1 분 내지 대략적으로 30 분의 지속기간으로 수행될 수 있다. 평탄화 공정들은 전형적으로 실온(대략적으로 섭씨 15 도 내지 대략적으로 섭씨 30 도)에서 수행된다. 평탄화 공정 온도는 증가될 수 있고, 오버몰딩 화합물의 온도 제한들에 의해서만 한정된다. 예컨대, 전형적인 오버몰딩 화합물은 일반적으로 대략적으로 섭씨 160 도보다 작은 온도에서 작업가능하다. 그런 다음, 재구성된 웨이퍼 상에 RDL이 형성된다(710). 일부 실시예들에서, 평탄화는, 예컨대, 중합체 층들과 같은 후속 물질 층들에 대해 수행될 수 있다. 일부 실시예들에서, 본 원리들의 공정들은 유리하게, 대략적으로 0 ㎛보다 크고 대략적으로 1 ㎛보다 작거나 같은 감소된 단차, 및 대략적으로 0/0 ㎛보다 크고 대략적으로 2/2 ㎛보다 작거나 같은 라인 및 간격을 갖는 적어도 2개의 리드 아웃을 갖는 재분배 층들을 제공한다.
도 8은 본 공정들의 일부 실시예들에 따라 달성가능한 실질적인 단차 감소를 도시하는 그래프(800)를 예시한다. 다이의 표면(810)과 인접 표면(808) 간의 전환 지점(802)이 도시된다. 수직 축(804)은, 0에서 무한대까지의 표면들 간의 단차 거리를 표현한다. 수평 축(806)은, 원점 '0'으로서 사용되는 전환 지점(802)으로부터의 거리를 표현한다. 전형적인 공정에서, 단차 값은 파선(812)과 같이 나타난다. 그래프(800)로부터 알 수 있는 바와 같이, 인접 표면(808)의 단차는 낮게 시작하여 다이의 표면(810)에 이르기까지(그래프(800)에서 좌에서 우측으로 이동하면서) 전환 지점(802)에서 극적으로 증가한다. 본 원리들의 일부 실시예들은 유리하게, 실선(814)으로 도시된 바와 같은 결과들을 산출한다. 파선(812)에 의해 표현된 전형적인 공정과 비교할 때, 실선(814)에 의해 표현되는 본 공정들의 실시예들을 사용할 때의 단차에서의 실질적인 감소의 이점이 그래프(800)에서 보여진다.
전술한 내용들이 본 원리들의 실시예들에 관한 것이지만, 본 원리들의 다른 그리고 추가적인 실시예들이 본 원리들의 기본적인 범위로부터 벗어나지 않으면서 안출될 수 있다.

Claims (15)

  1. 반도체 기판을 처리하는 방법으로서,
    재구성된 웨이퍼를 형성하기 위해 적어도 하나의 다이의 비-활성 측을 오버몰딩하는 단계;
    상기 적어도 하나의 다이의 적어도 하나의 활성 측과 함께 제1 측을 노출시키도록 상기 재구성된 웨이퍼를 배향시키는 단계;
    상기 재구성된 웨이퍼의 상기 제1 측 상에 제1 중합체-기재의(polymer-based) 물질 층을 증착하는 단계 - 상기 제1 중합체-기재의 물질 층은 평평하지 않은 표면 상에 증착됨 -; 및
    상기 적어도 하나의 다이의 상기 활성 측을 노출시키지 않으면서 상기 적어도 하나의 다이의 상기 활성 측의 상부 표면에 근접한 상기 제1 중합체-기재의 물질 층의 영역들 만을 평탄화하는 단계를 포함하는, 반도체 기판을 처리하는 방법.
  2. 제1항에 있어서,
    상기 제1 중합체-기재의 물질 층을 평탄화하는 단계 후에 상기 제1 중합체-기재의 물질 층에 적어도 하나의 비아를 형성하는 단계를 더 포함하며, 상기 비아는 상기 적어도 하나의 다이와 전기적으로 연결되고 상기 제1 중합체-기재의 물질 층의 제1 표면으로 연장되는, 반도체 기판을 처리하는 방법.
  3. 제1항에 있어서,
    상기 재구성된 웨이퍼 상에 제1 재분배 층을 형성하는 단계;
    상기 제1 재분배 층 위에 제2 중합체-기재의 물질 층을 증착하는 단계; 및
    상기 제1 재분배 층 상에 형성된 상기 제2 중합체-기재의 물질 층을 평탄화하는 단계를 더 포함하는, 반도체 기판을 처리하는 방법.
  4. 제3항에 있어서,
    0/0 ㎛보다 크고 2/2 ㎛보다 작거나 같은 라인 및 간격을 갖는 적어도 2개의 리드 아웃을 갖는 재분배 층을 상기 적어도 하나의 활성 측 상에 형성하는 단계를 더 포함하는, 반도체 기판을 처리하는 방법.
  5. 제3항에 있어서,
    상기 제2 중합체-기재의 물질 층을 평탄화하는 단계 후에 상기 제2 중합체-기재의 물질 층에 적어도 하나의 비아를 형성하는 단계를 더 포함하며, 상기 비아는 상기 제1 재분배 층과 전기적으로 연결되고 상기 제2 중합체-기재의 물질 층의 제2 표면으로 연장되는, 반도체 기판을 처리하는 방법.
  6. 반도체 기판을 처리하는 방법으로서,
    적어도 하나의 다이의 적어도 하나의 활성 측이 기판 표면을 향하도록 상기 기판 표면 상에 상기 적어도 하나의 다이를 배치하는 단계;
    재구성된 웨이퍼를 형성하기 위해 상기 적어도 하나의 다이의 적어도 하나의 비-활성 측을 오버몰딩하는 단계;
    상기 오버몰딩을 경화시키는 단계;
    상기 기판 표면으로부터 상기 재구성된 웨이퍼를 이형(release)시키고, 상기 적어도 하나의 다이의 상기 적어도 하나의 활성 측과 함께, 상기 재구성된 웨이퍼의 제1 측을 노출시키는 단계;
    상기 재구성된 웨이퍼의 상기 제1 측 상에 제1 중합체 층을 스핀 코팅하는 단계 - 상기 제1 중합체 층은 평평하지 않은 표면 상에 스핀 코팅됨 -; 및
    상기 적어도 하나의 다이와 인접 표면의 전환 지점 근방에서의 단차(step-height) 거리를 감소시키기 위해 상기 적어도 하나의 다이의 상기 활성 측의 상부 표면에 근접한 상기 제1 중합체 층의 영역들 만을 화학적 기계적 평탄화하는 단계를 포함하는, 반도체 기판을 처리하는 방법.
  7. 제6항에 있어서,
    적어도 하나의 단차가 0 ㎛보다 크고 1 ㎛보다 작거나 같을 때까지 상기 적어도 하나의 단차를 감소시키는 단계를 더 포함하는, 반도체 기판을 처리하는 방법.
  8. 제6항에 있어서,
    상기 제1 중합체 층을 화학적 기계적 평탄화하는 단계 후에 상기 제1 중합체 층에 적어도 하나의 비아를 형성하는 단계를 더 포함하며, 상기 비아는 상기 적어도 하나의 다이의 상기 적어도 하나의 활성 측과 전기적으로 연결되고 상기 제1 중합체 층의 제1 표면으로 연장되는, 반도체 기판을 처리하는 방법.
  9. 제6항에 있어서,
    상기 재구성된 웨이퍼 상에 제1 재분배 층을 형성하는 단계;
    상기 제1 재분배 층 위에 제2 중합체 층을 스핀 코팅하는 단계; 및
    상기 제1 재분배 층 상에 형성된 상기 제2 중합체 층을 화학적 기계적 평탄화하는 단계를 더 포함하는, 반도체 기판을 처리하는 방법.
  10. 제9항에 있어서,
    0/0 ㎛보다 크고 2/2 ㎛보다 작거나 같은 라인 및 간격을 갖는 적어도 2개의 리드 아웃을 갖는 재분배 층을 상기 적어도 하나의 활성 측 상에 형성하는 단계를 더 포함하는, 반도체 기판을 처리하는 방법.
  11. 제9항에 있어서,
    상기 제2 중합체 층을 화학적 기계적 평탄화하는 단계 후에 상기 제2 중합체 층에 적어도 하나의 비아를 형성하는 단계를 더 포함하며, 상기 비아는 상기 제1 재분배 층과 전기적으로 연결되고 상기 제2 중합체 층의 제2 표면으로 연장되는, 반도체 기판을 처리하는 방법.
  12. 제6항에 있어서,
    처리 동안 강성을 제공하기 위해, 상기 재구성된 웨이퍼의 제2 측 상에 캐리어를 사용하는 단계를 더 포함하는, 반도체 기판을 처리하는 방법.
  13. 제6항에 있어서,
    상기 재구성된 웨이퍼 상에 상기 제1 중합체 층을 증착하기 전에, 상기 재구성된 웨이퍼 상에 구조들을 생성하는 단계를 더 포함하는, 반도체 기판을 처리하는 방법.
  14. 삭제
  15. 삭제
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