JP2015507360A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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semiconductor device
semiconductor chip
pitch
chip
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マイヤー，トルシュテン
オフナー，ジェラルド
ヴァイトハス，ベルント
バルト，ハンス−ヨアヒム
アルバース，スヴェン
ゴリー，ラインハルト
リース，フィリップ
エーベルスベルガー，ベルント
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インテル モバイル コミュニケーションズ ゲーエムベーハー
インテル モバイル コミュニケーションズ ゲーエムベーハー
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Abstract

【課題】半導体チップの領域を拡張し、ピッチを変換できる、半導体装置が提供される。【解決手段】半導体装置は、第一の側に少なくとも１つの導電性接点を有するチップ；前記チップの一以上の側面から横方向に延在する拡張層；前記拡張層の表面及び前記第一の側に配置され、前記接点に結合された再配線層；インターポーザーの第一表面に、再配線層に結合される少なくとも１つの導電接点、前記第一表面とは反対側の第二表面の少なくとも１つの導電性接点を備えるインターポーザー；少なくとも部分的に前記チップと前記再配線層を囲み、前記インターポーザーと接触している成形材料；を備える。もう一つの半導体装置は、インターポーザー；前記インターポーザー上の再配線層；第一回路部及び第二回路部を備える回路；を有しており、前記再配線層は前記第一回路部を含み、前記インターポーザーは前記第二回路部を含む。【選択図】図１Ａ

Description

本発明は一般的な半導体装置、特に、拡張フリップチップパッケージに関する。
（関連出願）
本出願は、２０１２年１月１０日に出願された米国出願第１３／３４６，９９３号に対する優先権を主張し、この出願の開示は、本明細書において、その基礎出願全体を参照により援用する。
典型的なフリップチップ（ＦＣ）パッケージにおいて、半導体チップの外部電極パッドは、半導体チップが接続される回路基板に対して下向きに対向するように、半導体チップは上に「フリップ」される。典型的なフリップチップパッケージは、回路基板の大きい電気コネクタピッチと互換性がある大きなボールグリッドアレイ（ＢＧＡ）へパッドをリルートするパッケージ内において１つ以上のインターポーザーを含む。基本的なフリップチップ設計では、単一のプリント回路基板（ＰＣＢ）インターポーザーが使用される。ＰＣＢ材料は、フリップチップが最後に上に実装される回路基板の熱膨張係数（ＣＴＥ）に厳密に一致するため、インターポーザーはＰＣＢインターポーザーである。
大容量化の需要と半導体チップの機能が増加するにつれて、半導体チップとの間で入力／出力を行う追加の接続部（パッド）の必要性も増加する。これに対処するには２つの主な既知の方法がある。
まず、半導体チップは、追加のパッドを収容するように大きくしてもよい。しかしながら、これにより、典型的に、製造コストが増加し、望ましくない増大した回路基板の設置面積を利用することになる。
代替的に、半導体チップのパッドピッチを減少させることができる（よりピッチリ詰める）。
しかし、ＰＣＢインターポーザーが、微細の相互接続ピッチを扱うことができないので、最近は、半導体チップパッドピッチを、ＰＣＢインターポーザーにより適した中間ピッチへリマップするように、フリップチップパッケージは、「２．５Ｄ」構成における追加のシリコン又はガラスのインターポーザーへ埋め込まれている。
シリコンやガラス材料は微細なピッチでの扱いが可能であり、さらにシリコン及びガラスのＣＴＥ（ｓ）は半導体チップのＣＴＥと近いので、特にシリコン又はガラスが用いられる。これにより、半導体チップと、シリコン又はガラスのインターポーザーとの間の接続を非常に薄くかつ信頼できるものにすることが可能になる。
残念ながら、シリコン及びガラスのインターポーザーは、高価であり、製造に時間がかかるので、フリップチップパッケージ全体では、組立が顕著に複雑化してきている。また、シリコン（又はガラス）インターポーザー及びＰＣＢインターポーザーの両方を使用することで、３つの第一レベルの相互接続及び配線が必要になる。
これらの追加された構造的な複雑性は、大きな製造歩留まり損失が潜在的に発生するおそれがある。高い費用と合わせて、これは、半導体パッドピッチが小さくなり続けるために作る価値が低くなる構造になる。
そこで、本発明は上記事情に鑑み、半導体チップの領域を拡張し、ピッチを変換できる、半導体装置の提供を目的とする。
本発明の一態様において、フリップチップパッケージ内の半導体チップのパッドが、１つ以上の半導体チップパッドと接続される複数の半田バンプ又は複数の銅シリンダーを適用する前に、半導体チップの周囲の空間を作成することにより、より大きなピッチへリマッピングされることが提案されている。これを達成するために、再配線層（ＲＤＬ）を、半導体チップ表面の１つと半導体チップの一つ以上の側面の横方向の拡張部の両方へ適用してもよい。
横方向の拡張部は、例えば再構成ウエハを半導体チップの一つ以上の側面の横にあるファンアウト領域に実装すること、を使用して製造することができる。その後、半田バンプ又は銅シリンダー（及び／又は他の第一レベルの相互接続構造）は、半導体チップよりも大きいパッドピッチでありうるＲＤＬに適用することができる。大きなパッドピッチは、ＰＣＢインターポーザー又は他のインターポーザーによって、必要により受け取るのに適している。
この方法では、ハイ・パッドピッチのフリップチップパッケージで慣例的に使用される高価なシリコンやガラスインターポーザは、潜在的に排除されうる
シリコン又はガラスのインターポーザーがもはや不要になり、半導体チップの１つ以上の側面の横へ追加された又は人工的な、ファンアウト領域に置き換えられることを除いて、このようなフリップチップ装置は、従来のフリップチップ・デバイスで使用される標準的な材料及び設計ルールを用いて、そして従来の半導体ダイ・サイズを使用して、製造されうる。
これにより、フリップチップパッケージ内の層の数を減らすことがさらに可能になり得るため、潜在的にさらなるコストを低減することができる。
追加されたファンアウト領域が所望の領域へ半導体チップの面積を拡張することができるので、所与のチップサイズのための入力/出力部をいくつでもフリップ・チップ・パッケージ内に収容しうる。
本発明の一態様における一例の半導体装置は、第一半導体チップと、拡張層と、再配線層と、インターポーザーと、成形材料と、を有する。第一半導体チップは、第一の側において少なくとも１つの導電接点を備える。拡張層は、前記第一半導体チップの１つ以上の側面から横方向へ延在する。再配線層は、前記拡張層の表面と前記第一半導体チップの前記第一の側に配置され、前記第一半導体チップの前記少なくとも１つの導電接点に結合される。インターポーザーは、該インターポーザーの第一表面において少なくとも１つの導電接点及び該第一表面とは反対側の第二表面において少なくとも１つの導電接点を備えており、前記第一表面における前記に少なくとも１つの導電接点は前記再配線層へ電気的に結合される。成形材料は、少なくとも部分的に前記第一半導体チップと前記再配線層を囲み、前記インターポーザーと接触している。
本発明の一態様における別の半導体装置は、第一半導体チップと、拡張層と、再配線層と、インターポーザーと、ボールグリッドアレイと、を有する。第一半導体チップは、第一の側において少なくとも１つの導電接点を備える。拡張層は、前記第一半導体チップの１つ以上の側面から横方向へ延在する。再配線層は、前記拡張層の表面と前記第一半導体チップの前記第一の側に配置され、前記第一半導体チップの前記少なくとも１つの導電接点を少なくとも１つの電気コネクタに電気的に結合させる。インターポーザーは、前記少なくとも１つの電気コネクタと結合され、前記再配線層から離れた方を向いている表面において複数の導電接点を備えている。ボールグリッドアレイは、前記インターポーザーの前記複数の導電接点に配置されている。
本発明の他の態様における一例の半導体装置の製造方法は、第一半導体チップと拡張層とを備える層の表面上に、前記第一半導体チップの境界からはみ出して延在するように、再配線層を形成する工程； 前記再配線層上に複数の電気コネクタを、前記複数の電気コネクタの第一電気コネクタが前記第一半導体チップの境界の中にあり、前記複数の電気コネクタの第二電気コネクタが前記第一半導体チップの境界の外にあるように、形成する工程； インターポーザーを前記複数の電気コネクタへ接続させる工程； ボールグリッドアレイを、前記複数の電気コネクタとは反対側の前記インターポーザーの表面に形成する工程；を有する。
本発明の他の態様における別の例では、複数の半導体装置を製造する方法は、少なくとも複数の半導体チップを備える再構成ウエハの表面上に、前記半導体チップの境界からはみ出して延在するように、再配線層を形成する工程； 前記再配線層上に複数の電気コネクタを、該複数の電気コネクタの第一電気コネクタが前記半導体チップの境界の中にあり、該複数の電気コネクタの第二電気コネクタが前記半導体チップの境界の外にあるように、形成する工程； 前記再構成ウエハを、前記複数の半導体チップの少なくとも１つと該複数の半導体チップの少なくとも１つのための前記複数の電気コネクタとを夫々備える複数の部分に分割する工程； 前記各部分において、インターポーザーを前記複数の電気コネクタへ接続させる工程； 及び前記各部分において、前記インターポーザーの、前記複数の電気コネクタと反対側の表面、にボールグリッドアレイを形成する工程；を有する。
本開示のこれらおよび他の態様は、以下の詳細な説明を考慮すれば明らかであろう。
一態様によれば、半導体装置において、半導体チップの領域を拡張し、ピッチを変換できる。
本明細書記載の１つまたは複数の態様による、半導体装置の一例の横方向断面図である。 本明細書記載の１つまたは複数の態様による、半導体装置の別の一例の横方向断面図である。 本明細書記載の１つまたは複数の態様による、半導体装置のさらに例の横方向断面図である。 本明細書記載の１つまたは複数の態様による、半導体装置のさらに別の例の横方向断面図である。 図１Ａ又は図１Ｂのいずれかの半導体装置の平面図である。 図４Ａ〜図４Ｎは、本明細書記載の１つまたは複数の態様による、製造プロセスの様々な工程中の一連の半導体装置の一例を示す横方向断面図である。 本明細書記載の１つまたは複数の態様による、インターポーザー埋め込みデバイスを含む半導体装置の一例の横方向断面図である。 本明細書記載の１つまたは複数の態様による、インターポーザー埋め込みデバイスを含む半導体装置の他の例の横方向断面図である。 本明細書記載の１つまたは複数の態様による、複数のチップ・ダイと複数のインターポーザー埋め込みデバイスとを含む半導体装置の一例の横方向断面図である。 本明細書記載の１つまたは複数の態様による、複数のチップ・ダイと複数のインターポーザー埋め込みデバイスとを含む半導体装置の他の例の横方向断面図である。 裏面が露出したダイを有する半導体装置の一例の横方向断面図である。 裏面が露出したダイを有する半導体装置の他の例の横方向断面図である。 図１１Ａ〜１１Ｄは、本明細書記載の１つまたは複数の態様による、インターポーザー内の１つまたは複数の回路構成要素を埋め込むためのプロセスの様々な工程中の半導体装置の一例を示す横方向断面図である。 本明細書記載の１つまたは複数の態様による、半導体装置の横方向断面図である。 スパイラルコイルを含む再配線層と、スパイラルコイルの中心接点へ接続された相互接続部を含むインターポーザーと、を有する半導体装置の横方向断面図である。 スパイラルコイルを含む再配線層と、スパイラルコイルへ接続された相互接続部を含むインターポーザーと、を有する半導体装置の一部の平面図である。 スパイラルコイルを含む再配線層と、スパイラルコイルへ接続された相互接続部を含むインターポーザーと、を有する半導体装置の一部の平面図である。 スパイラルコイルを含む再配線層を有する半導体装置の一部の平面図である。 スパイラルコイルを含むインターポーザーと、スパイラルコイルへ接続された相互接続部を含む再配線層とを有する半導体装置の一部の平面図である。 半導体装置の再配線層及びインターポーザーが一部となる、水平コイルを有する半導体装置の一例の部分的な平面図である。 半導体装置の再配線層及びインターポーザーが一部となる、水平コイルを有する半導体装置の別の例の部分的な平面図である。 半導体装置の再配線層及びインターポーザーが一部となる、垂直コイルを有する半導体装置の部分的な斜視図である。 半導体装置の再配線層及びインターポーザーが一部となる垂直コイルを有し、半田バンプを形成する電気コネクタが前記垂直コイルの一部へ接続する半導体装置の別の例の部分的な斜視図である。 変圧器の第一コイルを含む再配線層と、変圧器の第二コイルを含むインターポーザーと、を有する半導体装置の横方向断面図である。
以下の詳細な説明は、一例として、本発明を実施することができる、本開示の具体的な詳細および態様によって示す添付の図面を参照する。本開示のこれらの態様は、本発明を実施することを当業者に可能にするために十分に詳細に記載されている。本開示の他の態様は利用することができ、構造的、論理的、および電気的変更が本発明の範囲から逸脱することなく行うことができる。本開示のいくつかの態様は、新しい局面を形成するために、本開示の１つまたは複数の他の態様と組み合わせることができるように、本開示の様々な態様は、必ずしも相互に排他的ではない。
以下、図面を参照して本発明を実施するための形態について説明する。
図１Ａは、本明細書に記載の１つまたは複数の態様による例示的な半導体装置の横方向断面図である。図１Ａの半導体装置は、一つ以上の電気的部品及び／又は光学部品などの能動部品及び／又は受動部品を含むことができる半導体チップ又はダイ１０１を含みうる。例えば、半導体チップ１０１は、１つ以上の相互接続する複数の導電ラインと共に、例えば、１つ以上の、抵抗器、トランジスタ、コンデンサ、ダイオード、及び／又はメモリセルなどの構成要素を含むことができる。
図１Ａの半導体装置（ならびに図１Ｂ，２Ａ，２Ｂ，３，及び図５〜１０の半導体装置）は、フリップチップパッケージと考えることができる。従って、半導体チップ１０１は、半導体装置の残りの部分に対してフリップチップ構成と一般的に呼ばれるもので配置されてもよい。このようなフリップチップ構成では、半導体チップ、１つ以上の導電接点（例えば、パッド）１１１は、半導体チップ１０１の第一の側（下表面）１１２に沿って、或いはその中で、配置されており、図１Ａでは下向きである。導電パッド１１１は、半導体チップ１０１を半導体装置の他の部分と電気的に通信させることを可能にする。半導体チップ１０１は、拡張層１０２によって、１つ以上の横方向に少なくとも部分的に囲われていてもよい。
拡張層(Extension Layer)１０２は、プラスチック材料、モールド化合物、または他の非導電性材料で作製することができ、半導体チップ１０１の一つ以上の側面にと直接近接及び／又は接触していてもよい。拡張層１０２は、半導体チップ１０１の表面領域を人工的に拡張することができ、半導体チップ１０１の材料とは異なる材料で作製することができる。これにより、拡張層１０２は、半導体チップ１０１の下表面１１２と（同じレベルでの）同一平面とする及び／又は連続することができる領域によって、半導体チップ１０１の下表面１１２の領域（面積：Area）を拡張することができる。しかしながら、所望であれば、拡張層１０２の下面は、半導体チップ１０１の下表面１１２からわずかに異なるレベルであってもよい。
半導体チップ１０１のパッド１１１は、再配線層（再分配層）(Redistribution Layer：RDL)１０７の１つ以上の導電接続部に、電気的に結合することができる。ＲＤＬ１０７は、チップ１０１の少なくとも一部の下側、及び拡張層１０２の少なくとも一部の下側に配置されてもよい。ＲＤＬ１０７は、１つ以上の電気コネクタとして図に示されている、第一レベル相互接続部（配線）へさらに電気的に接続されてもよい（例えば、電気的に直接接触している）。電気コネクタは、例として銅シリンダー１０５の形をしている、又は図１Ｂに示す例のように半田バンプ１１５の形をしている。
電気コネクタ１０５／１１５、順に、インターポーザー１１４に、電気的に結合している（例えば、直接電気的に接触している）。インターポーザー１１４は、電気コネクタ１０５／１１５から、インターポーザー１１４の下側に配置された半田ボール１０６で構成されるボール・グリッド・アレイ（ＢＧＡ）へ、再配布することができる、及び／又は、接続部をリマップすることができるＢＧＡは、順に、ＰＣＢ基板などの回路基板へ、電気的に結合される（例えば、半田付けされる）。したがって、本明細書に記載される例示的な半導体装置は、より大きな回路および／またはデバイスの一部として、回路基板上に配置することができる。
インターポーザー１１４は、電気コネクタ１０５／１１５と電気的に結合される（及び、物理的に接触する）インターポーザー１１４の上面において、１つ以上の電気接点１０８（例えば、パッド）を有していてもよい。インターポーザー１１４は、ＢＧＡの半田ボール１０６と電気的に結合された（そして物理的に接触）しているインターポーザー１１４の反対側の下面において、１つ以上の電気接点１１０を有していてもよい。
図からわかるように、電気接点１０８及び１１０は、パッド１１１が分散される面の面積よりも大きい面積にわたって分散されてもよい（例えば、半導体チップ１０１の表面積よりも大きい）。したがって、少なくともいくつかの電気接点１０８及び１１０は、拡張層１０２の下にあるが、半導体チップ１０１の下に配置されなくてもよい。
電気接点１０８と電気接点１１０は、インターポーザー１１４内に完全にまたは部分的に配置された１つまたは複数の相互接続部１０９によって相互接続することができる。相互接続部１０９は１つ以上の電気接点１０８から１つ以上の電気接点１１０へ、又は所望によりその逆へ、電気信号を運ぶ。
さらに後述するように、電気接点１１０のピッチが電気接点１０８のピッチと同じかより大きいピッチを有するように、電気接点１１０は、インターポーザー１１４上に配置されてもよい。電気接点１０８及び１１０のそれぞれの数は等しくてもよいし、等しくなくてもよい。
拡張層１０２は、半導体チップ１０１、パッドの面積に依存し得る、非ゼロ距離Ｅの分、一つ以上の横方向の半導体チップ１０１の側（複数可）、から延在している。距離Ｅは、半導体チップ１０１の面積、半導体チップ１０１のパッドピッチ、パッド１１１の量、電気接点１０８の数、及び／又は電気接点１０８の所望のピッチに依存する。半導体チップ１０１と組み合わせた拡張層１０２により提供される総表面積は、半導体チップの表面積のみと比較して増加し、これにより、パッド１１１のピッチよりも電気接点１０８のピッチが大きくなることが可能にすることができる。
ここでパッドの二次元アレイ又は他の要素のピッチと呼ばれるものは、（例えば行と列など）の配列によって定義された２つの直交する方向のそれぞれのピッチを参照することができる。２方向のピッチは、指定された配列に対して同じであってもよいし同じでなくてもよい。
インターポーザー１１４は、プリント回路基板（ＰＣＢ）からなる、或いはＰＣＢを含んでおり、内部又は上に導電層が上記相互接続部１０９を提供するように形成された誘電体基板として形成されてもよい。例えば、インターポーザー１１４は、薄い銅又は他の金属の箔から作られ、ポリテトラフルオロエチレン（ＴＥＦＬＯＮ（登録商標））、樹脂結合した紙、コットン紙とエポキシ、又はガラスとエポキシ等の誘電体材料の中に埋め込まれ及び／又は上にパターン化される、導電層のネットワークから形成されることができる。
より信頼性が高い可能性がある装置を提供することで、インターポーザー１１４の１つ以上の材料は、ボールグリッドアレイ１０６が半田付けされる対象のＰＣＢに近い熱膨張係数（ＣＴＥ）を持つように選択することができる。そうすることで、インターポーザー１１４及び互いに離れた半導体装置の外部のＰＣＢボードの可能性を低減して、環境温度変動による回路の断線や短絡させる可能性がある。
インターポーザー１１４は、所望の場合は、例えば低温同時焼成セラミック（ＬＴＣＣ）、高温同時焼成セラミック（ＨＴＣＣ）、又はフレキシブル基板材料（例えばポリイミド箔、ＰＥＴ箔）等、他の材料で作製することもできる。しかし、特に、ＰＣＢはより費用対効果の高い材料とすることができると考えらており、その材料が比較的安価であり、既に従来からフリップチップ・デバイスに使用されているものである（従ってＰＣＢで作成してもよい）。
外力から潜在的に保護し、温度変化（及び半導体装置の要素の種々のＣＴＥの違い）により半導体装置の様々な要素のひび割れや分離を引き起こすことを潜在的に防ぐために、少なくとも半導体装置の一部は、アンダーフィル材１０３によって覆われている、或いはアンダーフィル材１０３が充填されている。成形材料(Molding Material)であるアンダーフィル材１０３は、プラスチックなどの任意の非導電性材料によって作製することができる。
アンダーフィル材１０３は、例えば、半導体チップ１０１の上表面１１３、拡張層１０２の上面、拡張層１０２の両側、及び／又はＲＤＬ１０７とインターポーザー１１４との間にある他の空乏領域の中に、部分的に又は完全に配置されてもよい、アンダーフィル材１０３は、さらに、部分的または完全に、インターポーザー１１４の両側に配置されてもよい。
アンダーフィル材料の任意の種類として、例えば毛細管流動アンダーフィル、成形アンダーフィル、プレアプライド（無フロー）アンダーフィル、又はウェーハレベルアンダーフィル等を使用することができる。
図１Ａ及び図１Ｂの例では、拡張層１０２は、半導体チップ１０１の上表面１１３を覆ってしていない。拡張層１０２と他にも存在する可能性がある半導体チップ１０１の上表面１１３との間の任意のバイメタル効果を防止又は低減することができるので、この構成は望ましい。
しかしながら、所望であれば、拡張層１０２は、半導体チップ１０１の上表面１１３を部分的または完全に表面に覆ってもよい。図２Ａ及び図２Ｂは、図１Ａ及び図１Ｂに対応し、このような（表面を完全に覆う）構成の例を示している。
拡張層１０２の横方向に延在する性質はまた、図３の平面図（図１Ａ及び図１Ｂの線３−３から見た図）に例として示されている。図３は、拡張層１０２が半導体チップ１０１のそれ以外の露出面を覆うように示されることを除いて、図２Ａ及び図２Ｂの例にも適用してもよい。
この図３の例において、拡張層１０２は、４つ全ての横方向（図３に示す、上下、左右）に対称的に延在している。しかしながら、拡張層１０２は、１，２，又は３つの方向に対称的に又は非対称的に代替的に延在してもよい。さらに図３に示すように、拡張層１０２は、所望により、それぞれゼロ又はゼロ以外の距離である夫々の距離Ｅ１，Ｅ２，Ｅ３及びＥ４の分、４方向のうちのいずれか１つの以上の方向に延在してもよい。Ｅ１，Ｅ２，Ｅ３及びＥ４の各距離は同じ長さであってもよく、或いは互いに異なっていてもよい。例えば、距離Ｅ１及びＥ２が非ゼロ（互いに等しくてもよい）とする一方、距離Ｅ３及びＥ４の両方がゼロであってもよい。
図３の例から明らかなように、電気コネクタ１０５／１１５は、半導体チップ１０１の下側から１つ以上の方向に横方向に延在することができる。例えば、電気コネクタ１０５／１１５は、半導体チップ１０１と拡張層１０２によって規定される組み合わされた横方向領域にわたって、分配されてもよい。これは、半導体チップ１０１のパッド１１１は半導体チップ１０１の小さい横方向領域内に分配される一方、電気コネクタ１０５／１１５が分配されるためにより大きな領域が設けられうることを意味する。従って、パッド１１１の数と電気コネクタ１０５／１１５の数が同一であるか近い場合、電気コネクタ１０５／１１５は、パッド１１１のピッチよりも大きいピッチで設けることができる。
後述のように、半導体チップ１０１のパッド１１１のピッチは第一ピッチで分配され、電気コネクタ１０５／１１５のピッチは、第一ピッチよりも大きい第二ピッチで分配され、ＢＧＡの半田ボール１０６は、第二ピッチよりも大きい第三ピッチで分配されてもよい。このように、半導体チップ１０１は、比較的多数のパッド１１１と共に、比較的小さい領域で作製される。
そして、例えばカスタムＰＣＢボードの標準フリップチップパッド配列上のＢＧＡとしての使用に適するように、半導体装置（例えば、図の１Ａ，図１Ｂ，図２Ａ、図２Ｂ，又は図３）は、パッド１１１のピッチ（第一ピッチ）を、中間ピッチ（第二ピッチ）へリマップし、さらに第二ピッチを半田ボール１０６の第三ピッチへリマップすることができる。
第一ピッチ、第二ピッチ、及び第三ピッチは所望の任意のピッチである。例えば、半導体チップ１０１のパッド１１１のピッチである第一ピッチは、８０〜１５０μｍの範囲のピッチであって、例えば、８０〜１２０μｍの範囲のピッチ、１２０μｍ未満のピッチ、又は１００μｍ未満のピッチである。
電気コネクタ１０５／１０５のピッチである第二ピッチは、例えば、１００〜１５０μｍの範囲のピッチ、１００〜２００μｍの範囲のピッチ、１２０〜２００μｍの範囲のピッチ、１５０μｍ以上のピッチ、又は第一ピッチよりも大きく第三ピッチよりも小さい（又は等しい）任意のピッチである。
半田ボール１０６のＢＧＡのピッチである第三ピッチは、第二ピッチ以上の任意のピッチであって、例えば、少なくとも４００μｍ以上のピッチ、４００〜５００μｍの範囲のピッチ、又は３００〜６００μｍの範囲のピッチである。
非限定的な例として、ＲＤＬ１０７は、８０〜１２０μｍの範囲のピッチのパッド１１１を、大きい１２０〜１５０μｍの範囲のピッチの電気コネクタ１０５／１１５にリルート（Re−Route）する。順番に、インターポーザー１１４は、電気コネクタ１０５／１１５のピッチを、４００〜５００μｍの範囲のピッチの半田ボール１０６のＢＧＡのピッチにリルートできる。
これにより、半導体装置は、半導体チップ１０１のパッド１１１のピッチを小さいチップから、携帯電話やコンピュータなどの消費者向けデバイスのＰＣＢ基板に取り付けるのに適する、より大きなピッチへ、ピッチを変換することができる。
多くの場合、ＰＣＢボードは、フリップチップパッケージのＢＧＡを受け入れるための配列（アレイ）を含む。このような配列は、多くの場合、４００〜５００μｍの範囲のピッチのパッドを有する。従って、カスタムＰＣＢボードの標準フリップチップパッド配列上のＢＧＡとしての使用に適するように、半導体チップ１０１のパッド１１１のピッチが例えば上述のように１００μｍ未満のピッチである場合、ＲＤＬ１０７は、パッド１１１のピッチを、より大きい中間ピッチの電気コネクタ１０５／１１５にリルートし、インターポーザー１１４は、電気コネクタ１０５／１１５のピッチを、４００〜５００μｍの範囲のピッチの半田ボール１０６のＢＧＡのピッチにリルートできる。
なお、従来は、半田バンプは、半田研磨（solder briding）の高い危険性により約１２０μｍ以下のピッチで許容される収率では実現されないため、代わりに銅シリンダーが典型的に使用される。しかし、銅シリンダーは、一般的に、半田バンプよりも製造がより高価で信頼性が低い。例えば、銅シリンダーは、半田バンプを利用したデバイスが行うよりも、より正確なピッキング及びシリンダーを整列させるための配置を、一般的に必要する。
本明細書に記載されるように、拡張層１０２をＲＤＬ１０７へ拡張することによって、ＲＤＬ１０７の大きい表面積は、電気コネクタ１０５／１１５のピッチを、半田バンプが使用されるのに十分な（例えば約１５０μｍピッチ）大きさで提供されることを可能にする。これは、たとえ半導体チップ１０１のパッド１１１のピッチが１２０μｍ未満のピッチであっても実現できる。
従って、図１Ｂに示す実施形態に使用するため、半田バンプ１１５は、銅シリンダー１０５よりも、ＲＤＬ１０７とインターポーザー１１４との間で利用されるのが望ましい。しかし、電気コネクタのいずれかのタイプは、任意の実施形態において、任意のピッチで使用されてもよい。
すべての範囲および本明細書に記載されている値は一例であり、本明細書の開示を制限するものと考えるべきではなく、様々なピッチが希望する任意の値であってもよい。要素の特定の配列または行は（パッド１１１、電気コネクタ１０５／１１５、半田ボール１０６）は、特定のピッチを有するものとして本明細書に表されているが、これらの要素すべてがピッチに合わせて配置される必要があるわけではない。例えば、要素のサブセットは、アレイまたは行において、他よりもさらに離間していてもよく（より大きなピッチであってもよく）、或いは、不均一に離間していていてもよい。
図４Ａ〜４Ｎは、製造プロセスの様々な工程中の一連の半導体装置の例を示す横方向断面図である。一連の半導体装置は、少なくとも部分的に共通のキャリア上に製造することができ、後でさらなる製造のために互いに分離されてもよい。図４Ａ〜４Ｎに関連して説明する様々な工程は、例えば、図１〜３及び図５〜１０の半導体装置の製造のために使用することができる。しかしながら、所望により、これらの半導体装置は、別のプロセスによって製造することもできる。
図４Ａを参照して、半導体装置が少なくとも部分的に構築されているその上に、キャリア４０１を設けてもよい。キャリア４０１は、金属、シリコン、又はポリマーなどの任意の材料で作製することができる。
次に、図４Ｂを参照して、接着層４０２は、キャリア４０１の上面に塗布することができる。接着層４０２は、例えば、箔の両面に接着性を有する箔である。任意の形態のエネルギーの付加等によって、接着層４０２が後で剥離可能となるように（すなわち、永続的に接着しないように）、接着層４０２は設けられてもよい。
次に、図４Ｃを参照して、キャリア４０１上に同時に製造される半導体装置の各々について、接着層４０２に取り付けるように、上述の半導体チップ１０１（既にフロントエンド試験されていもよい）はつまみ取られ、配置されてもよい。この例では、半導体チップ１０１の各々は、同じキャリア４０１上に同時に製造された半導体装置の各々を区別するために、参照番号１０１−Ａ，１０１−Ｂ，１０１−Ｃなどで標識される。本明細書では、これらのチップを総称して半導体チップ１０１と呼ぶ。様々な半導体チップ１０１がすべて同じタイプ、サイズ、及び構成の半導体チップであってもよいし、或いは、これらは異なるタイプ、サイズ、及び構成であってもよい。半導体チップ１０１のパッド１１１が接着層４０２と対向し、できる限り接触するように、半導体チップ１０１は接着層４０２の上に配置されてもよい。言い換えると、接着層４０２及びキャリア４０１の上にあるフリップチップ構成内に、半導体チップ１０１が配置されてもよい。
図４Ｄに示すように、キャリア４０１と接着層４０１は、例えば、標準的なシリコンウェハの形状およびサイズ等においての、切欠き部４０３を有する円形形状に、形成されてもよい。切欠き部４０３は、本明細書に記載の例示的な製造工程のいずれかの間に、製造設備の様々なアイテムに対応してキャリア４０１を整列させるために使用することができる。例えば、長方形、正方形、又は他の形状のような任意の他の形状のキャリア４０１を、代わりに使用してもよい。切欠き部４０３は、回転の指標として用いられているが、任意の他のタイプの等孔、マーク、ＩＤチップ、及び載置マーク等を、回転の指標として用いてもよい。
次に、図４Ｅを参照して、オーバーモールド層４０４は、半導体チップ１０１の全面上及び接着層４０２の露出面上に形成されてもよく、拡張層１０２を形成するために使用される。オーバーモールド層４０４は、例えば、半導体装置の製造に典型的に用いられる、非導電性の標準的なプラスチックモールド化合物である。
モールド化合物は、例えば、複数の半導体チップ１０１間のギャップを充填するために、減圧下で下方に押圧することができるペースト状基板の形態であってもよい。このようなオーバーモールド化合物は、一般に、再構成ウエハの製造に用いられる。モールド化合物は、金型の中心に液体としては、例えば、分配されてもよいし、圧縮成形を使用して圧縮されてもよい。この圧縮は、モールド化合物は、ウエハ及び／又は金型の端部に向かって流れることを引き起こすおそれがある。モールド化合物が半導体チップ１０１の上に流れることを可能にするために、ギャップを、半導体チップ１０１の上面と金型との間に設けてもよい。この流れの結果として、オーバーモールド層４０４は、図４Ｅに示すように、半導体チップ１０１上に残ることができる。
オーバーモールド層４０４と半導体チップ１０１との境界面において潜在的なバイメタル効果を除去または軽減するように、オーバーモールド層４０４は（例えば、研磨によって）除去することができる。しかし、オーバーモールド層４０４は半導体チップ１０１から除去されなくてもよく、所望の場合、最終製品にオーバーモールド層４０４が少なくとも部分的に半導体チップ１０１覆うように残ることがある。
次に、図４Ｆを参照して、接着層４０２及びキャリア４０１は、オーバーモールド層４０４及び半導体チップ１０１から除去することができる。この除去の際、半導体チップ１０１の各々のパッド１１１は、（パッド１１１が、例えば、酸化アルミニウムまたは窒化チタンで覆われているにもかかわらず）露出している。オーバーモールド層４０４と半導体チップ１０１との得られる組み合わせは、再構成されたウエハ（再構成ウエハ）と考えることができる。再構成ウエハは、図４Ｄに示すような形状を有してもよく、又は別の形状であってもよい。
次に、図４Ｇを参照して、誘電体層は、パッド１１１を含む再構成ウエハの底部に適用することができる。このような誘電体層が追加される場合、誘電体層は、ポリイミド、ＰＢＯ、ＢＣＢ、エポキシ、又は積層されたフィルム（例えば、ＡＢＦ）等の材料で作製されうる。適用される場合、フォトリソグラフィ又はレーザーによって、パッド１１１を露出するように、誘電体層を構成してもよい。
そして、ＲＤＬ１０７は露出した半導体チップ１０１と露出したオーバーモールド層４０４の上に形成され、構成された誘電体層がある場合、ＲＤＬ１０７と半導体チップ１０１との間及びＲＤＬ１０７とオーバーモールド層４０４との間に配置されてもよい。
誘電体層がある場合、再構成ウエハと、ＲＤＬ１０７及び／又は複数の電気コネクタ用のランディング領域を規定しているＲＤＬ１０７の上面にある半田停止層との間に配置することができる。この例では、各ＲＤＬ１０７は同じキャリア４０１上に同時に製造された半導体装置の各々を区別するために、参照番号１０７−Ａ，１０７−Ｂ，１０７−Ｃなどで標識されている。本明細書ではこれらを総称してＲＤＬ１０７とよぶ。
ＲＤＬ１０７の露出した電気パッドが夫々の半導体チップ１０１の適切なパッド１１１と電気的に結合されるように、ＲＤＬ１０７は形成され、及び整列させることができる。ＲＤＬ１０７は、例えば、標準スパッタリング、メッキレジスト、電気メッキ、剥離、エッチング、無電解プロセス、分配(Dispensing)、及び/又は共通の再配線層を形成するために使用され得るプリンティング、を用いることによって、形成することができる。
しかし、本実施例では、図４Ｇに示すように、ＲＤＬ１０７は、各半導体チップの横方向の境界を越えて延在し、オーバーモールド層４０４の下面へ延在することができる。また、例えば、導電性パッド（後で電気コネクタ１０５／１１５に結合される）が各半導体チップ１０１の下側及び各半導体チップ１０１を取り囲むオーバーモールド層４０４の下側の両方に配置されるように、ＲＤＬ１０７の下側の導電性パッドは形成されうる。
次に、図４Ｈを参照して、電気コネクタ１０５又は１１５は、ＲＤＬ１０７に適用することができる。この例では、同時に同じキャリア４０１上に製造された半導体装置の夫々を区別するため、各電気コネクタは、参照番号１０５−Ａ，１０５−Ｂ，１０５−Ｃなどで標識されている。本明細書においては、これらはまた、電気コネクタ１０５或いは１１５として、（銅シリンダー又は半田バンプのどちらが電気コネクタとして使用されるかに依存して）、総称して呼ばれている。
例えば、図１Ａに示すように、電気コネクタが銅シリンダー１０５である場合、銅シリンダー１０５は、各ＲＤＬ１０７を作成するために以前に使用されたシード層を再利用することにより、各ＲＤＬ１０７の所望の位置に電気メッキすることによって、適用されることができる。半田、錫、他の半田づけ可能な材料又は合金は、夫々の銅シリンダー１０５の露出した先端に適用することができる。このような材料が先端に付いた銅シリンダーを作成するための方法は当該分野で周知である。
電気コネクタが半田バンプ１１５である場合、半田バンプ１１５は、（例えばメッキまたはプリンティング等の）従来の方法のように、ＲＤＬ１０７の所望の位置に適用することができる。半田停止層は、ＲＤＬ１０７及び半田バンプ１１５との間に設けてもよい。
一方、銅シリンダー１０５が使用される図４Ｈ〜４Ｎで示される製造工程は、半田バンプ又はトのタイプの電気コネクタ１１５に、同じ製造工程として代わりに使用してもよい。
種々の半導体装置１０１は、再構成ウエハをダイシング等することによって、複数の部分に互いに分離することができる。半導体装置１０１を分離するとき、例えば、図４Ｈの縦の破線として示されるように、複数のＲＤＬ１０７の間の位置で分離を行うことができる。各部分が、少なくとも１つの半導体チップ１０１と、それぞれのＲＤＬ１０７及び電気コネクタ１０５／１１５での影響を受けないままでいるように、分離の位置は、夫々のＲＤＬ１０７の間に作製される。
得られた分離された半導体装置の一例を図４Ｉに示す。前述のように、分離の前に、半導体チップ１０１を覆うオーバーモールド層４０４は、研磨すること等によって、完全にまたは部分的に除去（例えば、間引き）してもよい。ここでは、存在する可能性がある過剰のオーバーモールド層４０４に起因するバイメタルワーピング（反り）効果(bi−metal warping effect)を排除できるとして、望ましいとされうる。
図４Ｉ〜４Ｋは、オーバーモールド層４０４がこの方法で除去される例を示している。図４Ｌ〜４Ｎは、半導体チップ１０１上のオーバーモールド層４０４が除去されていないことを除いて、図４Ｉ〜４Ｋに対応している。いずれの場合においても、分離の際に、半導体チップ１０１の側面から横方向に延在している、オーバーモールド層４０４の残りの１つ以上の部分は、上述の拡張層１０２と考えることができる。従って、図４Ｉは、前述の例示的な半導体装置の一部を示しており、図１Ａに対応している。
次に、図４Ｊに示すように、複数の銅シリンダー１０５又は複数の半田バンプ１１５をインターポーザー１１４の所望の位置へ電気的に接続されるように、前述のインターポーザー１１４は、露出した銅シリンダー１０５（又は半田バンプ１１５）に適用することができる。また、半導体装置の所望の領域を充填するように、前述のアンダーフィル材１０３は、半導体装置に適用することができる。アンダーフィル材１０３は、例えば、半導体チップ１０１とインターポーザー１１４との間の任意のＣＴＥせん断力を曲げ力に変換させることによって、ボードレベルの温度サイクル性能を向上させることができる。
次に、図４Ｋに示すように、ＢＧＡの半田ボール１０６は、インターポーザー１１４の下面上の所望の位置に適用することができる。その後、得られた半導体装置は、ＰＣＢ基板などの回路基板４０３の所望の位置に適用することができる。例えば、回路基板４０３の所望の位置にＢＧＡの半田ボール１０６を位置決めし、回路基板４０３の適切な電気的パッド上に半田ボール１０６を十分溶融させるために半田ボール１０６を加熱することによって、これは達成することができる。半田ボール１０６を冷却した後（そして可能であれば所望により他の回路基板要素が適用された後）、半導体装置は、回路基板４０３上に元の位置でテストすることができる。
ここまで、様々な例示的な実施形態において、インターポーザー１１４は、単に接続のリマッピング要素として機能しているとして、説明されてきた。なお、インターポーザー１１４は、１つ以上受動および／または能動回路部品（例えば、コンデンサ、抵抗、トランジスタ、ダイオード、及び／又はメモリ・セル等）を含むことも可能である。インターポーザー１１４に含まれる部品は、個々の成分、及び／又は一緒に実装された小さなコンポーネントの集合体として具現化することができる。
インターポーザー１１４はＲＤＬ１０７に隣接しているので、ＲＤＬ１０７に接続するために、埋め込まれた回路部品の電気接点が電気コネクタ１０５／１１５に直接対向することができるように、１つ以上の回路部品は、インターポーザー１１４の中に埋め込まれてもよい。１つ以上の回路部品を有するインターポーザー１１４を備えた半導体装置の様々な例示的な実施形態について下記説明する。
図５は、ＲＤＬ１０７とインターポーザー１１４とを接続する銅シリンダー１０５を用いた、インターポーザー埋め込み回路部品を含むような半導体装置の一例の横方向断面図である。図６は、代わりにＲＤＬ１０７とインターポーザー１１４とを接続する半田バンプ１１５を用いた、インターポーザー埋め込み回路部品を含む半導体装置の一例の横方向断面図である。
図１Ａに対応づけて説明した半導体装置の前述の要素に加えて、図５及び６の例では、インターポーザー１１４内に部分的に又は完全に配置された回路部品５０１を含む。上述したように、回路部品５０１は、１つまたは複数のトランジスタ、コンデンサ、抵抗、トランジスタ等の素子、メモリ素子、及び／又は同様のものを含むことができ、これらの部品は半導体チップの形状等のパッケージ内に具現化されてもよい。
回路部品５０１の１つ以上の電気接点５０２が、１又複数の電気コネクタ１０５／１１５と対向し、及び直接電気的に接続されるように、回路部品５０１はインターポーザー１１４内に配置することができる。回路部品５０１の電気接点５０２は、横方向に整列しており及び／又は夫々の電気コネクタ１０５／１１５と直接物理的に接触することができる。
このアライメント（整列）及び回路部品５０１と電気コネクタ１０５／１１５との間の直接的な対面接触は、例えば、半導体チップとの間の潜在的に速い及び／又はより信頼性の高い信号リンクを設けることにより、半導体チップの性能の向上を可能にする。
しかし、いくつかの実施形態では、回路部品５０１と電気コネクタ１０５／１１５との間の、別個の導電性ライン等の、相互接続部１０９を介して半導体チップ１０１と通信するように、回路部品５０１は、インターポーザー１１４内に深くに埋め込んでもよい。
追加的または代替的に、回路部品５０１の一部又は全部の電気接点５０２が電気コネクタ１０５／１１５から離れた方を向くように、回路部品５０１は配向してもよい。例えば、所望であれば、電気接点５０２がＢＧＡの半田ボール１０６に対向するように、回路部品５０１は、下向き姿勢（配列）に埋設されていてもよい。ただし、このような回路部品５０１の下向き配列は、追加の相互接続ライン及び／又はワイヤを利用することができるが、これは図５等の（電気接点が電気コネクタ１０５／１１５の方向を向いている）回路部品５０１の上向き配列において潜在的に実現できる相対的な性能改善をもたらさない。
さらなる実施形態例を図７及び図８に示す。図７は、２つの半導体チップ１０１−Ａ及び１０１−Ｂと、２つのインターポーザー埋め込み回路部品５０１−Ａ及び５０１−Ｂと、を有する半導体装置を示している。図８に示す例は、銅シリンダー１０５よりもむしろ半田バンプ１１５を用いることを除いて、図７と同様である。
図５及び６の上述の実施形態のように、回路部品５０１−Ａ及び５０１−Ｂは、部分的に又は完全にインターポーザー１１４に埋め込まれてもよいし、所望の電気コネクタ１０５／１１５の１つと直接整列及び／又は接触するように、位置合わせ（整列）することができる。
図９及び図１０は、さらに別の例示的な実施形態を示す。図９示す例は、アンダーフィル材１０３は、半導体装置の上方を覆っていない（露出している）ことを除いて図７と同様である。このような実施形態では、上記研削が行われたか否かに依存して、電気コネクタ１０５／１１５から離れた方を向いている１つ以上の半導体チップ１０１の上表面１１３を露出し、及び／又は部分的に又は完全に別の材料によって覆われる。さらに、図１０に示す例は、銅シリンダー１０５よりもむしろ半田バンプ１１５を用いることを除いて、図９と同様である。
また、図９及び１０に示す実施形態は、複数の半導体チップ１０１と、インターポーザー１１４に埋め込まれた複数の回路部品５０１を示しているが、これらの実施形態は、任意の１つ以上の数の半導体チップ１０１と任意のゼロ以上の数の回路構成要素５０１を有することができる。
図面に示された実施形態の他の多くの変形例が可能である。例えば、複数の半導体チップ１０１及び／又は複数の回路部品５０１が使用され、その場所で、インターポーザー１１４は、半導体チップ１０１ごとに１つのインターポーザー及び／又は回路部品ごとに１つのインターポーザー等、平行して並ぶ複数の別個のインターポーザーに分割されていてもよい。そして、特定の数の半導体チップ１０１と回路部品５０１を有する実施形態が図に示されているが、所望に応じて、他の実施形態は、任意の数の組み合わせの半導体チップ１０１と回路部品５０１を有していてもよい。
例えば、一実施形態は、単一の半導体チップ１０１と、１つ以上のインターポーザー１１４内に埋め込まれた、２つ以上の回路構成要素５０１を有していてもよい。あるいは、一実施形態は、２つ以上の半導体チップ１０１と、インターポーザー１１４内に埋め込まれ（又は複数のインターポーザーの１１４に埋め込まれた）、単一の回路部品５０１を有していてもよい。
別の変形例として、図２Ａ及び２Ｂで示した拡張層１０２の構成と同様に、拡張層１０２は、図５〜１０に示した、１つ以上の半導体チップ１０１のいずれか任意の上表面１１３を部分的にまたは完全に覆うことができる。
図１１Ａ〜１１Ｄは、１つ以上の回路部品（回路部品５０１等）を、インターポーザー（インターポーザー１１４等）内に上向き構成で埋め込みつつ、インターポーザー１１４を製造するためのプロセスの様々な工程の間の、インターポーザー１１４の一例を示す横方向断面図を示す。本例の製造工程では、インターポーザー１１４はＰＣＢ(Print Circuit Board)の基板である。しかし、インターポーザー１１４は、代替的な材料および構成で作ることができる、そして、回路部品５０１を埋め込み工程及びインターポーザー１１４の製造工程は、材料・構成に応じて異なってもよい。
図１１Ａに示すように、回路部品５０１は、キャリア１１０１上に配置することができる。キャリア１１０１は、銅又は他の金属等の導電性材料で作製することができる。回路部品５０１は、接着剤１１０２を用いてキャリア１１０１に取り付けられてもよい。電気接点５０１がキャリア１１０１から離れた方を向くように、回路部品５０１が配向してもよい。本例では単一の回路部品５０１が示されているが、この工程又は別の製造工程中、複数の回路部品５０１をキャリア１１０１上に配置してもよいことがわかる。
次に、図１１Ｂに示すように、エポキシ（紙または織布ガラス等が中に埋め込むことができる）などの積層材料１１０３を、キャリア及び回路部品５０１の組み合わせに適用することができる。そして、積層材料１１０３は、回路部品５０１の露出面及び回路部品５０１に面している側のキャリア１１０１の露出面を覆うことができる。
次に、図１１Ｃに示すように、成形材料１１０３における１つ以上のビア１１０４は、例えば、レーザー穿孔などによって形成することができる。例えば、ここでビアを介して電気接点５０２及び／又は貫通ビアが、成形材料１１０３を通ってキャリア１１０１まで完全に延在するように設計されている、１つ以上の電気接点５０２又は１つ以上の領域等が整列するように、ビア１１０４は、戦略的な位置に形成されてもよい。
次に、図１１Ｄに示すように、一つ以上のビア１１０４は、銅または他の金属などの導電性材料１１０５で充填することができる。インターポーザー１１４の電気接点１０８を形成するため、成形材料１１０３の上表面はまた、導電材料１１０５のパターンで選択的にコーティングすることができる。インターポーザー１１４の電気接点１１０を形成する複数の異なる電気的な領域を形成するため、キャリア１１０１はパターン化されてもよい。
導電性材料１１０５が、導電性材料１１０１の１つ以上の部分と共に、キャリア１１０１の１つ以上の部分と電気的に結合するように、成形材料１１０３を完全に貫通するビア１１０４は導電性材料１１０５で充填することができる。これらのビアは、インターポーザー１１４の上述の相互接続部１０９の少なくとも一部を形成してもよい。所望により、相互接続部１０９のより複雑な部分を作製するために、他の従来の製造工程を実施してもよい。
一旦、１つ以上の埋め込み回路部品５０１を備えるインターポーザー１１４が作成されると、得られたインターポーザー１１４は、例えば、図１〜３、図５〜１０に示す半導体装置のいずれかのような本明細書に記載された半導体装置に使用することができる。
このように、半導体チップのピッチを、フリップチップパッケージの下部中間ピッチへ変換するために、ファンアウト構造が使用されうることを、上述の様々な例示で説明した。
これは、２．５Ｄフリップチップパッケージで従来使用される高価なシリコン又はガラスのインターポーザーの必要性を排除することができる。
むしろ、横方向のファンアウト領域を提供し、半導体チップのパッドピッチをＰＣＢインターポーザーと互換性のあるピッチへと小さくするために半導体チップと拡張層の組み合わせ上のＲＤＬを使用し、拡大回路板ピッチまで必要に応じてさらにピッチを減少させてフリップチップパッケージのＣＴＥを、回路基板のＣＴＥにフリップチップパッケージのＣＴＥと厳密に一致させるためにＰＣＢ又は類似のインターポーザーをＲＤＬへ結合させる、拡張層を簡潔に作製しうる。さらに、これは、全ての従来のフリップチップ材料及び従来の製造技術を用いて安価な方法で実施することができる。
本発明の一態様の一例として提供される半導体装置は、第一の側において少なくとも１つの導電接点を備える第一半導体チップと、前記第一半導体チップの１つ以上の側面から横方向へ延在する拡張層と、前記拡張層の表面と前記第一半導体チップの前記第一の側に配置され前記第一半導体チップの前記少なくとも１つの導電接点に結合される再配線層と、インターポーザーと、少なくとも部分的に前記第一半導体チップと前記再配線層を囲み前記インターポーザーと接触している成形材料と、を有している。前記インターポーザーは、該インターポーザーの第一表面において少なくとも１つの導電接点及び該第一表面とは反対側の第二表面において少なくとも１つの導電接点を備えており、前記第一表面における前記に少なくとも１つの導電接点は前記再配線層に電気的に結合される。
前記インターポーザーはプリント回路基板インターポーザーを備える、又はプリント回路基板インターポーザーであってもよい。
前記第一半導体チップの前記少なくとも１つの導電接点は、前記第一半導体チップの前記第一の側における複数の第一導電接点の一部であり、前記インターポーザーの前記第一表面の前記少なくとも１つの導電接点は、前記インターポーザーの前記第一表面における複数の第二導電接点の一部であり、前記複数の第一導電接点の第一ピッチは、前記複数の第二導電接点の第二ピッチよりも狭い。
前記第一ピッチは１００μｍよりも狭く、前記第二ピッチは１５０μｍ以上でありうる。
前記第一ピッチは１００μｍよりも狭く、前記半導体装置は、前記第二ピッチで、前記複数の第二導電接点の一つを前記再配線層へ前記第二ピッチで接続させる複数の半田バンプを、さらに有してもよい。
前記インターポーザーの前記第二表面での前記少なくとも１つの導電接点は、前記インターポーザーの前記第一表面における複数の第三導電接点の一部であり、前記第二ピッチは、前記第三導電接点の第三ピッチよりも狭くてもよい。
当該半導体装置は、前記インターポーザーに埋め込まれた回路部品をさらに有しており、前記回路部品は、前記第一半導体チップと対向する少なくとも１つの導電接点を備える。
前記回路部品は、第二半導体チップを備える又は第二半導体チップである。
前記拡張層は前記第一半導体チップの少なくとも４つの側面から延在してもよい。
前記拡張層は前記第一半導体チップとは異なる材料で作製されてもよい。
前記インターポーザーの前記第一表面での少なくとも前記１つの導電接点は、前記インターポーザーの前記第一表面での複数の導電接点の一部であり、前記複数の導電接点の少なくとも１つは前記拡張層の下に配置されており、前記複数の導電接点の少なくとも他の１つは前記第一半導体チップの下に配置されている。
本発明の態様の別の例として提供される半導体装置は、第一の側において少なくとも１つの導電接点を備える第一半導体チップと、前記第一半導体チップの１つ以上の側面から横方向へ延在する拡張層と、前記拡張層の表面と前記第一半導体チップの前記第一の側に配置され前記第一半導体チップの前記少なくとも１つの導電接点を少なくとも１つの電気コネクタに電気的に結合させる再配線層と、前記少なくとも１つの電気コネクタと結合され前記再配線層から離れた方を向いている表面において複数の導電接点を備えているインターポーザーと、前記インターポーザーの前記複数の導電接点に配置されているボールグリッドアレイと、を有する。
半導体装置は、前記第一半導体チップと前記再配線層とを少なくとも部分的に囲み、前記インターポーザーと接触している、成形材料、をさらに有する、
半導体装置において、前記電気コネクタは、前記再配線層と前記インターポーザーとの間にある複数の半田バンプである又は該半田バンプを備えている。
前記半田バンプのピッチは１００μｍよりも狭くてもよい。
前記電気コネクタは、前記再配線層と前記インターポーザーとの間にある複数の銅シリンダーである、又は該銅シリンダーを備えている。
当該半導体装置において、前記第一半導体チップの前記少なくとも１つの導電接点は、前記第一半導体チップの前記第一の側における複数の第一導電接点の一部であり、前記少なくとも１つの電気コネクタは、複数の電気コネクタの一部であり、前記複数の第一導電接点の第一ピッチは、前記複数の電気コネクタの第二ピッチよりも狭い。
前記第一ピッチは１００μｍよりも狭くてもよく、前記第二ピッチは１５０μｍ以上でもよい。
前記第二ピッチは前記ボールグリッドアレイの第三ピッチよりも狭くてもよい。
当該半導体装置は、前記インターポーザーに埋め込まれた回路部品を有し、前記回路部品は、前記第一半導体チップと対向する少なくとも１つの導電接点を備える。（図７及び図８参照）
前記回路部品は、第二半導体チップ（５０１）を備えている又は該第二半導体チップである。（図７及び図８参照）
前記少なくとも１つの電気コネクタは、前記インターポーザーに接続された複数の電気コネクタの一部であり、少なくとも１つの該複数の電気コネクタは拡張層の下に配置されており、前記複数の電気コネクタの少なくとも他の１つは第一半導体チップの下に配置されている。（図１Ａ〜２Ｂ参照）
半導体装置はさらに第二半導体チップ（１０１−Ｂ）を有し、 前記第二半導体チップは、前記第一半導体チップの前記第一の側（表面）と同じ方向を向いている第二半導体チップの第一表面において少なくとも１つの導電接点を備えており、拡張層は、第二半導体チップの１つ以上の側面から横方向に延在し、再配線層はさらに前記第二半導体チップの前記第一表面上に配置され、前記少なくとも１つの電気コネクタは前記インターポーザーと電気的に接続される複数の電気接点の一部であり、 再配線層は前記第二半導体チップの前記少なくとも１つの導電接点と、前記複数の導電接点の少なくとも他の部分とを電気的に結合する。（図７〜１０参照）
本発明の他の態様の一例として提供される、半導体装置の製造方法は、半導体装置の製造方法であって、第一半導体チップと拡張層とを備える層の表面上に、前記第一半導体チップの境界からはみ出して延在するように、再配線層を形成する工程； 前記再配線層上に複数の電気コネクタを、前記複数の電気コネクタの第一電気コネクタが前記第一半導体チップの境界の中に配置され、前記複数の電気コネクタの第二電気コネクタが前記第一半導体チップの境界の外に配置されるように、形成する工程； インターポーザーを前記複数の電気コネクタへ接続させる工程； 及び、ボールグリッドアレイを、前記複数の電気コネクタとは反対側の前記インターポーザーの表面に形成する工程；を有する。
当該半導体装置の製造方法において、前記第一半導体チップ及び前記再配線層の少なくとも一部を、成形材料によって囲む工程をさらに有し、前記成形材料は前記インターポーザーに接触し、前記成形材料によって前記ボールグリッドアレイは露出される。
当該半導体装置の製造方法において、前記インターポーザーは、プリント回路基板インターポーザーを備える。
当該半導体装置の製造方法において、前記第一半導体チップの導電接点の第一ピッチは、前記電気コネクタの第二ピッチよりも狭く、該第二ピッチは前記ボールグリッドアレイの第三ピッチよりも狭い。
当該半導体装置の製造方法において、前記複数の電気コネクタは、複数の銅シリンダーを備えてもよい。
前記複数の電気コネクタは、複数の半田バンプを備えてもよい。
前記電気コネクタの前記第一ピッチは１００μｍよりも狭い。
当該半導体装置の製造方法において、前記インターポーザー内に、第二半導体チップを埋め込む工程をさらに有しうる。
本発明の他の態様の一例として提供される、複数の半導体を製造する半導体装置の製造方法は、少なくとも複数の半導体チップを備える再構成ウエハの表面上に、前記半導体チップの境界からはみ出して延在するように、再配線層を形成する工程； 前記再配線層上に複数の電気コネクタを、該複数の電気コネクタの第一電気コネクタが前記半導体チップの境界の中にあり、該複数の電気コネクタの第二電気コネクタが前記半導体チップの境界の外にあるように、形成する工程； 前記再構成ウエハを、前記複数の半導体チップの少なくとも１つと該複数の半導体チップの少なくとも１つのための前記複数の電気コネクタとを夫々備える複数の部分に分割する工程； 前記各部分において、インターポーザーを前記複数の電気コネクタへ接続させる工程； 及び、前記各部分において、前記インターポーザーの、前記複数の電気コネクタと反対側の表面、にボールグリッドアレイを形成する工程、を有する。
当該半導体装置の製造方法は、前記各部分において、前記ボールグリッドアレイが露出するように、前記部分を、成形材料によって一部を囲う工程を、さらに有する。
当該半導体装置の製造方法において、前記各部分において、前記インターポーザーはプリント回路基板インターポーザーを備える又は該プリント回路基板インターポーザーである。
当該半導体装置の製造方法において、前記複数の電気コネクタは、複数の半田バンプである又は複数の半田バンプを備える。
当該半導体装置の製造方法において、前記各半導体チップにおいて、前記各半導体チップの導電接点のピッチは１００μｍよりも小さい。
多くの半導体アプリケーション（例えば無線、モバイル、通信、無線周波数（ＲＦ）アプリケーション等）のために、デジタル及びアナログ回路に加えて、低寄生容量であって、高品質（高Ｑ）な受動素子（例えば、インダクタ、コンデンサや抵抗器）が必要になる。これらの受動素子は、チップ（例えば、特殊なシステムオンチップ（ＳｏＣ）のチップ、ＲＦチップ、又はアナログ／混合信号チップ）上に集積することができる。また、パッケージ内に統合するか、プリント回路基板（システムボード）上上に（表面実装デバイス（ＳＭＤ）又は集積受動素子（ＩＰＤは）等により）配置することも他の選択として可能である。
多くのモバイル及びハンドヘルド製品において、システム・ボードの小型化は、市場での重要な利点となる。したがって、システムボードから受動素子（例えばＳＭＤ）を取り除き、パッケージに集積する又はチップ上に直接集積する傾向が強まるとみられている。チップ上の能動回路にインダクタなどの受動素子を近づけると、ＲＦ性能を向上させることができる、及び／又は（受動素子と能動回路との間の）相互接続の長さを削減し、寄生成分（誘導性、容量性又は抵抗損失）を減少させることによって電力を節約することができるという、追加の利点が有しえる。移動通信市場コストの激しい競争があるため、例えば、低消費電力及び良好な品質係数（Ｑ）での最適なＲＦ性能に対する要求を満たすように、効率的な（すなわち、低コスト）解決策が、必要とされ得る。
以下の例では、主な焦点は、モバイルシステムのインダクタ（例えば変圧器）又はインダクタの組み合わせのような、周波数依存デバイスのコストが効果的な集積に、主な焦点が置かれている。しかしながら、本開示はまた、抵抗器及びコンデンサのような他の受動素子、を適用することができることを理解することができ、モバイル用途に限定されるものではない。
チップ上の能動回路に、インダクタなどの受動素子を近づける１つの解決策は、シリコン基板に寄生損失（例えば渦電流）を低減するために、特に、モールド（誘電体）材料の上の、特にファンアウト領域において、ＳｏＣのシリコン・チップ（非常に高価なチップ領域）から、面積をとるインダクタを取り除き、そこに、埋め込みウエハ・レベル・ボール・グリッド・アレイ(embedded wafer level ball grid array：eWLB)パッケージの層である再配線層を配置する。
しかし、大きなスパイラルインダクタコイル用に、コイルと１チップ上のＲＦ回路との外側及び内側の接続部は、要求される接続に対して十分ではないことがある。したがって、追加のＲＤＬ層がｅＷＬＢパッケージのために必要とされ、製造コストを増大させる可能性がある。
また、スパイラルコイルの中心からスパイラルコイルの外側のｅＷＬＢ ＲＤＬ相互接続へ導電アンダーパスを提供するために、主要なチップの周辺にファンアウト領域内に第二のチップや導体の少なくとも第二の部分を配置する、もう１つの提案もある。しかし、この提案も、製造コストを増加させてしまう。
さらに、ｅＷＬＢパッケージのファンアウト領域上における変圧器の実現は、複数のＲＤＬレベルが必要になる。
一態様では、本開示は、新しいパッケージのオプションとして、「２．５次元 ｅＷＬＢ／ＦＣインターポーザー」を提案しており、それは、典型的なｅＷＬＢパッケージ（単純な単一層（１Ｌ）を持つ）を、ｅＷＬＢと組み合わせることができ、コストを節約できた。しかし、原則として２層（２Ｌ）に、３層（３Ｌ）、あるいはそれ以上の層を、１つの単純な層（コスト節約ができる２Ｌ積層）とむしろ一緒に、さらに、４層（４Ｌ）に、５層（５Ｌ）、あるいはそれ以上の層の積層の金属化レベルも同様に、本明細書において可能でありこれらを図１２に示す。
本明細書で使用される、用語「少なくとも１つ」又は「１つ以上」は、１より大きい又は１に等しい任意の整数を含むと理解することができる。
本明細書で使用される、用語「複数の」は１よりも大きくまたは２に等しい任意の整数を含むと理解することができる。
本明細書で使用される、用語「結合」又は「接続」は、直接的な「結合」又は直接的な「接続」、間接的な「結合」又は間接的な「接続」を夫々含むと理解することができる。
本明細書中で使用される、「の上に形成される」、「の上に蒸着される」、「の上に配置される」「の上に位置する」は、第一の要素又は層が、第二の要素又は層の上に、追加の要素又は層を挟まずに、形成され、蒸着され、配置され，位置されることを含むとともに、第一の要素又は層が、第二の要素又は層の上に、１つ以上の追加の要素又は層を挟んで、形成され、蒸着され、配置され，位置されること含むことを意図している。
図１２は、本明細書記載の１つまたは複数の態様による半導体装置１２００の横方向断面図である。半導体装置は、本明細書において上述した１つ以上の半導体装置、例えば図１Ｂの半導体装置とある程度同様であり、同一の符号は、本明細書の上述と同一または類似の要素を示してもよい。
半導体装置１２００は、電気的及び／又は光学部品などの能動部品及び／又は受動部品を含むことができる半導体チップ又はダイ１０１を有することができる
例えば、半導体チップ１０１は、１つまたはそれを相互接続する複数の導電ラインと共に、１つ以上の抵抗器、トランジスタ、コンデンサ、ダイオード、及び／又はメモリセルなどの部品を備えることができる。
半導体装置１２００は、フリップチップパッケージと考えることができる、従って、半導体チップ１０１は、半導体装置１２００の残りの部分に対してフリップチップ構成として一般的に呼ぶことができるものの中に、配向することができる。このようなフリップチップ構成において、１つ以上の導電接点（例えばパッド）１１１は、図１２のように下向きの半導体チップ１０１の第一の表面（下表面）１１２の上に又はそれ以外のその中に、接触する。導電性のパッド１１１が半導体チップ１０１を半導体装置１２００の他の部分と電気的に通信することを可能にすることができる。
半導体チップ１０１は、少なくとも部分的に、拡張層１０２により一つ以上の横方向に取り囲まれてもよい。拡張層１０２は、プラスチック材料、モールド化合物、又は他の非導電性材料を含むか、或いはこれらによって構成することができ、半導体チップ１０１の１つ以上の側面と直接近接する及び又は接触していてもよい。拡張層１０２は、人工的に半導体チップ１０１の表面領域を拡張し、半導体チップ１０１の材料とは異なる材料から構成することができる。これにより、拡張層１０２は、半導体チップ１０１の下表面１１２と（同じレベルで）平坦な又はこの下面１１２と連続する領域によって、半導体チップ１０１の下表面１１２の領域を拡張することができる。しかし、所望により、拡張層１０２の下面は、半導体チップ１０１の下表面１１２とわずかに異なるレベルであってもよい。
半導体チップ１０１のパッド１１１は、再配線層（ＲＤＬ）１０７の１つ以上の導電接点に電気的に結合することができる。ＲＤＬ１０７は、チップ１０１の少なくとも一部の下側、及び拡張層１０２の少なくとも一部の下側に、配置されてもよい。
ＲＤＬ１０７は、例えば銅又は銅合金（他の金属又は金属合金も同様に可能である）などの、金属又は金属合金等少なくとも１つの導電性材料を含む又はこれらから構成され、例えば、ＴＡ、タンチタン、スズ、及び／又はＴｉＷなどの導電性接着層の上に配置されることができる。
誘電体１２０（例えば、１つ以上の誘電体層が同じ又は異なる誘電体材料を有する）は、パッド１１１とＲＤＬ１０７を電気的に絶縁するように、ＲＤＬ１０７の複数の部分の間、及び複数のパッド１１１の間に配置されてもよい。ＲＤＬ１０７は、第一レベル相互接続部にさらに電気的に結合（例えば、電気的に直接接触）している。第一レベル相互接続部は、この例では電気コネクタとして表され、電気コネクタは、半田バンプ１１５（例えば、フリップチップバンプ、μ−バンプ）の形状、又は金属円筒又は金属柱（例えば、銅円筒や銅円柱）（例えば図１Ａに示す銅シリンダー１０５を参照）の形状であってもよい。
例えば半田バンプ１１５等の電気コネクタは、順に、インターポーザー１１４に電気的に結合することができる（例えば、電気的に直接接触している）。インターポーザー１１４は、半田バンプ１１５等の電気コネクタから、インターポーザー１１４の下側に配置された半田ボール１０６のボール・グリッド・アレイ（ＢＧＡ）へ、再配線及び／又はリマップ接続できる。ＢＧＡは、順に、電気的に、例えばＰＣＢボードのような回路基板１１６（図２参照）に結合することができる（例えば、半田付けする）。したがって、本明細書に記載される例示的な半導体装置は、より大きな回路及び／又はデバイスの一部として、回路基板上に配置することができる。
インターポーザー１１４は、複数の電気コネクタ１０５（図１Ａ）又は複数の電気コネクタ１１５（図１Ｂと図１２）と電気的に結合している（物理的にも接触している）、インターポーザー１１４の上表面において、１つ以上の電気接点（パッド）１０８を備える。インターポーザー１１４は、ＢＧＡの半田ボール１０６と電気的に結合し（物理的にも接触している）、インターポーザー１１４の反対の下表面において、１つ以上の電気接点（パッド）１１０を備えてもよい。
図からわかるように、接点１０８及び１１０は、パッド１１１が分散される表面積（例えば、半導体チップ１０１の表面積よりも大きい）の面積よりも大きい面積にわたって分散されてもよい。したがって、少なくともいくつかの接点１０８及び１１０は、拡張層１０２の下側ではなく、半導体チップ１０１の下側に配置されてもよい。
インターポーザー１１４は、電気接点１０８と電気接点１１０とを相互接続することができる１つ以上の相互接続部１０９をさらに有していてもよい。相互接続部１０９は、所望により、１つ以上の電気接点１０８から１つ以上の電気接点１１０へ、あるはその逆へ、電気信号を運ぶことができる。複数の電気接点１０８のピッチ以上のピッチになるように、複数の電気接点１１０はインターポーザー１１４に配列されてもよい。電気接点１０８及び１１０のそれぞれの数が等しくてもよく、等しくなくてもよい。
拡張層１０２は、非ゼロの距離で、半導体チップ１０１の１つ以上の側面から、１つ以上の横方向へ延在している。距離Ｅは、半導体チップ１０１の面積、半導体チップのパッドピッチ、パッド１１１の数、電気接点１０８の数、及び／又は電気接点１０８の所望のピッチに、依存し得る。半導体チップ１０１と組み合わせた拡張層１０２の総面積は、半導体チップ１０１の表面積のみと比較して増加しており、これにより、電気接点１０８のピッチをパッド１１１のピッチより大きくすることを可能にする。
本明細書では、２次元のアレイ又は他の要素のピッチとして呼ばれており、これは、アレイ（配列）（行や列など）によって定義される２つの直交する方向の夫々のピッチにも現況する。２方向のピッチは、与えられた配列に対して同じであってもなくてもよい。
インターポーザー１１４は、積層材料又は積層体を含むか、これらで構成されてもよい。インターポーザー１１４は、プリント回路基板（ＰＣＢ）で構成される、又は含んでおり、上部又は内部に、上述の相互接続部１０９を提供される導電層が形成される誘電体基板として形成してもよい。例えば、インターポーザー１１４は、薄い銅または他の金属箔で作製され、ポリテトラフルオロエチレン、レジンボンド紙、コットン紙及びエポキシ、又ガラスとエボキシなどの誘電体材料上に埋め込まれる又はパターン化される、導電層のネットワークで形成されることができる。
潜在的により信頼性の高い装置を提供することで、インターポーザー１１４の１つ以上の材料は、ボールグリッドアレイ１０６が半田付けされるＰＣＢが持つ熱膨張係数（ＣＴＥ）に近いＣＴＥを有するように選択することができる。そうすることで、環境温度変動によって、インターポーザー１１４と半導体装置外部にあるＰＣＢボードが互いに離れて、潜在的に回路の断線や短絡を引き起こすことを低減することができる。インターポーザー１１４は、所望により、例えば低温同時焼成セラミック（ＬＴＣＣ）、高温同時焼成セラミック（ＨＴＣＣ）、又はフレキシブル基板材料（例えばポリイミド箔、ＰＥＴ箔）、等、他の材料でも作製することができる。しかし、特に、ＰＣＢは比較的安価であり既に従来のフリップチップ・デバイスで使用されているので、ＰＣＢはより費用対効果の高い材料とすることができると考えられている。
また、インターポーザー１１４は、シリコンのような半導体材料を含む、又はこれに基づくことが可能である。例えば、インターポーザー１１４が、１つ以上のシリコン貫通ビア(through−silicon vias：TSVs)を有するシリコンインターポーザーであってもよい。この場合には、電気接点１０８，１１０と、相互接続部１０９と、インターポーザー１１４の半導体材料と、の間に１つ以上の絶縁層を用いることによって、電気接点１０８及び１１０と、相互接続部１０９とを、例えば、互いに絶縁させるように設けてもよい。
外力から潜在的に保護し、潜在的に温度変化（及び種々の半導体装置１２００の部品のＣＴＥのいずれかの違い）からの、半導体装置１２００の様々な部品の割れや分離を、潜在的に防ぐように、半導体装置１２００の少なくとも一部は、アンダーフィル材１０３によって被膜され及び／又は充填されてもよい。アンダーフィル材１０３は、例えば、プラスチックなどの任意の非導電性材料で作ることができる。
アンダーフィル材１０３は、半導体チップ１０１の上表面１１３、拡張層１０２の上表面、及び／又はＲＤＬ１０７とインターポーザー１１４の間の他の空の領域の上に、部分的に又は完全に配置されてもよい。また、所望であれば、アンダーフィル材１０３は、さらにインターポーザー１１４両側に、部分的または完全に配置されてもよい。アンダーフィル材料の任意の種類として、例えば毛細管流動アンダーフィル、成形アンダーフィル、プレアプライド（無フロー）アンダーフィル、又はウェーハレベルアンダーフィルなどを使用することができる。
図１２の例では、拡張層１０２は、半導体チップ１０１の上表面１１３を覆っていない。拡張層１０２と、存在するならば半導体チップ１０１の上表面１１３との間のバイメタル効果を防止又は低減することができる点で、この構成は望ましい。しかしながら、所望であれば、拡張層１０２は、半導体チップ１０１の上表面１１３を、部分的または完全に覆ってもよい（ここでは不図示だが、例えば、図２Ａ及び図２Ｂを参照する）。
拡張層１０２の横方向に延在する性質はまた、図３の平面図（図１Ａ及び図１Ｂを３−３’の視点から見た図）及び図１４及び図１５に例として示されている。図３に示されるように、拡張層１０２は、（図３に照らすと左、下、上、右）４つ全ての横方向に対称的に延在することができる。しかしながら、代わりに、拡張層１０２は、１，２，又は３の方向に対称的に又は非対称的に延在してもよい。
図３にさらに示すように、拡張層１０２は、ゼロ又はゼロ以外のそれぞれの所望の距離Ｅ１，Ｅ２，Ｅ３，及びＥ４の分、４方向のうちのいずれか１つ以上で延在していてもよい。
距離Ｅ１，Ｅ２，Ｅ３，及びＥ４は各距離が同じ長さであってもよいし、互いに異なっていてもよい。例えば、距離Ｅ１及びＥ２を非ゼロとすることができる（互いに等しくてもよい）一方、距離Ｅ３及びＥ４の両方がゼロであってもよい。
図３の例からも明らかなように、電気コネクタ１０５／１１５は、半導体チップ１０１の下側から１つ以上の方向に横方向に延在することができる。例えば、電気コネクタ１０５／１１５は、半導体チップ１０１及び拡張層１０２によって規定された組み合わされた側面積にわたって分散されてもよい。これは、半導体チップ１０１のパッド１１１は、半導体チップ１０１の小さい側面積内に分散されてもよいが、電気コネクタ１０５／１１５は、より大きな領域に分散されてもよいことを意味する。
したがって、パッド１１１の数及び電気コネクタ１０５／１１５の数が同一であるか類似している場合、電気コネクタ１０５／１１５は、パッド１１１のピッチよりも大きいピッチで設けることが可能である。他の実施例に関連して上述したように、半導体チップ１０１のパッド１１１のピッチは第一ピッチで分散させることができ、電気コネクタ１０５／１１５のピッチは、第一ピッチよりも大きい第二ピッチで分散させることができ、ＢＧＡの半田ボール１０６は、第二ピッチよりも大きい第三ピッチで分散されることができる。
このように、半導体チップ１０１は、パッド１１１の数が比較的多い領域で、比較的小さく作成することができる。そして、半導体装置１２００は、例えばカスタムＰＣＢボードの標準フリップチップパッド配列上のＢＧＡとしての使用に適するように、半導体装置１２００は、パッド１１１のピッチ（第一ピッチ）を、中間ピッチ（第二ピッチ）へリマップし、さらに第二ピッチを半田ボール１０６の第三ピッチへリマップすることができる。
第一ピッチ、第二ピッチ、及び第三ピッチは所望の任意のピッチである。例えば、半導体チップ１０１のパッド１１１のピッチである第一ピッチは、８０〜１５０μｍの範囲のピッチであって、例えば、８０〜１２０μｍの範囲のピッチ、１２０μｍ未満のピッチ、又は１００μｍ未満のピッチである。
電気コネクタ１０５／１１５のピッチである第二ピッチは、１００〜１５０μｍの範囲のピッチ、１００〜２００μｍの範囲のピッチ、１２０〜２００μｍの範囲のピッチ、１５０μｍ以上のピッチ、又は第一ピッチよりも大きく第三ピッチよりも小さい（又は等しい）任意のピッチである。
これにより、半導体装置は、半導体チップ１０１のピッチ１１１を小さいチップから、携帯電話やコンピュータなどの消費者向けデバイスのＰＣＢ基板に取り付けるために適する、より大きなピッチへ、ピッチを変換することができる。多くの場合、ＰＣＢボードは、フリップチップパッケージのＢＧＡを受け入れるための配列（アレイ）を含む。このような配列は、多くの場合、４００〜５００μｍの範囲のピッチのパッドを有する。
従って、カスタムＰＣＢボードの標準フリップチップパッド配列上のＢＧＡとしての使用に適するように、半導体チップ１０１のパッド１１１のピッチが例えば上述のように１００μｍ未満のピッチである場合、ＲＤＬ１０７は、パッド１１１のピッチを、より大きい中間ピッチの電気コネクタ１０５／１１５にリルートし、インターポーザー１１４は、電気コネクタ１０５／１１５のピッチを、４００〜５００μｍの範囲のピッチの半田ボール１０６のＢＧＡのピッチにリルートできる。
なお、従来は、半田バンプは、半田研磨の高い危険性により約１２０μｍ以下のピッチで許容される収率では実現されないため、代わりに銅シリンダーが典型的に使用される。しかし、銅シリンダーは、一般的に、半田バンプよりも製造がより高価で信頼性が低い。例えば、銅シリンダーは、半田バンプを利用したデバイスが行うよりも、より正確なピッキング及びシリンダーを整列させるための配置を、一般的に必要する。
本明細書に記載されるように、拡張層１０２をＲＤＬ１０７へ拡張することによって、ＲＤＬ１０７の大きい表面積は、電気コネクタ１０５／１１５のピッチを、半田バンプが使用されるのに十分な（例えば約１５０μｍピッチ）大きさで提供されることを可能にする。これは、たとえ半導体チップ１０１のピッチ１１１が１２０μｍ未満のピッチであっても実現できる。従って、図１Ｂに示す実施形態に使用するため、半田バンプ１１５は、銅シリンダー１０５よりも、ＲＤＬ１０７とインターポーザー１１４との間で利用されるのが望ましい。しかし、電気コネクタのいずれかのタイプは、任意の実施形態において、任意のピッチで使用されてもよい。
すべての範囲および本明細書に記載されている値は一例であり、本明細書の開示を制限するものと考えるべきではなく、様々なピッチが希望する任意の値であってもよい。構成要素における特定のアレイまたは列（パッド１１１、電気コネクタ１０５／１１５、半田ボール１０６）は、特定のピッチを有するものとして本明細書に表されているが、これらの構成要素すべてがピッチに合わせて配置される必要があるわけではない。例えば、アレイまたは列において、要素のサブセットは、他よりもさらに離間していてもよく（より大きなピッチであってもよく）、或いは、不均一に離間していていてもよい。
半導体装置１２００は、図４Ａ〜４Ｎに関連して説明する様々な工程を使用して、製造されることができる。しかしながら、所望により、この半導体装置１２００は、別のプロセスによって製造することもできる。
半導体装置１２００は、インターポーザー―としての積層体を備える２．５Ｄ ｅＷＬＢとして構成されており、単一のレベルｅＷＬＢ ＲＤＬ層及び２レベルの積層相互接続部を有することができる。ただし、必要に応じて、同様に、より多くのｅＷＬＢ ＲＤＬ層及び積層相互接続層であることも可能であってよい。
さらに以下に別の態様を詳細に説明する。本開示は、（ＲＤＬ内の）スパイラルコイルの中心において一般的な（一般的なＦＣ半田ピッチが約１５０〜２００μｍの）ＦＣ半田パッドを配置することによって、及び積層体底部において上の相互接続レベルにおけるパッドへ半田バンプを介しての接続を提供する。これにより、ｅＷＬＢのファンアウト領域の上の単一層（１Ｌ）ＲＤＬを実現するスパイラルインダクタ等の受動素子と組み合わせた前述の「２．５Ｄ ｅＷＬＢ／ＦＣインターポーザー」パッケージのユニークな機能の革新的な使用を提案している。
この積層相互接続部はその後、ＲＤＬでのスパイラルコイルの下のアンダーパス(underpath)又はオーバーパス(overpath)として使用することができる。第二のパッド／半田バンプの接続は、積層体のアンダーパスを、螺旋領域の外側のｅＷＬＢ ＲＤＬへ接続させるものであり、図１３及び１４に示すように、半導体チップにおける回路への接続を提供されてもよい。
ｅＷＬＢ ＲＤＬと積層体との間に接続部として、例えば、以下のものが使用されうる。
・フリップチップ(Flip−Chip：FC)半田バンプ （ＦＣ半田のピッチは、一般的に、約２００〜１５０μｍの範囲にあるが、他の値のピッチも同様にありえる）。
・銅柱・バンプ （銅柱バンプのピッチは、一般的に、１５０μｍよりも小さいが、他の値のピッチも同様にありえる）。
・μ−バンプ （μ−バンプのピッチは、一般的に、８０μｍよりも小さいが、他の値のピッチも同様にありえる）。
・熱圧着μ−バンプ （熱圧着μ−バンプのピッチは、一般的に、５０μｍよりも小さいが、他の値のピッチも同様にありえる）。
図１３は、スパイラルコイル１１７を含む再分配層１０７、及びスパイラルコイル１１７の中心接点（バンプパッド）１１９に結合された相互接続部１１８を含むインターポーザー１１４を有する半導体装置１３００の横方向断面図である。
半導体装置１３００は、図１２の半導体装置１２００にある程度類似する。具体的には、同じ参照符号は、前記と同一または類似の要素を示すことができ、簡潔にするために、ここでは再び詳細には説明しない。上記の説明を参照する。
半導体装置１３００は、回路がＲＤＬ１０７及びインターポーザー内に集積されている点で、図に示す半導体装置１２００と異なる。回路は、第一回路部と第二回路部とを含んでおり、第一回路部はＲＤＬ１０７に備えられ、第二回路部はインターポーザー１１４に備えられている。図に示すように、回路は、インダクタなどの受動回路または受動回路部品であってもよい。図の例では、第一回路部はスパイラルコイル１１７を含むかこれに対応し、第二回路部はインダクタの相互接続部１１８を含むかこれに対応する。
このスパイラルコイル１１７は、インターポーザー１１４とＲＤＬ１０７との間の境界面に対して実質的に平行に配置されてうる（図１３は、例示的にスパイラルコイル１１７の巻線を通る断面を示す）１つ以上の巻線、及び、ＲＤＬ１０７の材料（金属又は金属合金等）によって形成される、螺旋形状におけるＲＤＬバンプパッド１１９などの中心接点を有している。相互接続部１１８は螺旋形状におけるＲＤＬバンプパッド１１９などの中心接点へ、（例えば図の半田バンプ１１５等の電気コネクタによって）結合されており、半導体チップ１０１のパッド１１１等の導電接点へ（例えば他の半田バンプ１１５、ＲＤＬ１０７のバンプパッド１２１等の他の接点を介して）接続されてもよい。
従って、相互接続部１１８は、インターポーザー（積層体）１１４内の電気アンダーパス（例としてインダクタ・アンダーパス）を形成し、第一回路の電気接点（本例ではスパイラルコイル１１７の中心接点）と接続する。
第一回路部の他の接点（すなわち、この例のスパイラルコイル１１７の周辺接点）は、
インターポーザー１１４のアンダーパスなしで、別の導電接点、例えば、チップ１０１内のパッド１１１に直接接続されてもよい。
スパイラルコイル１１７は、インターポーザー１１４と拡張層１０２との間、即ち、拡張層１０２の下表面の上（わたって）に、少なくとも部分的に、例えば全体的に、配置することができる。そして、半導体チップ１０１のファンアウト領域にわたって配置することができる。これにより、スパイラルコイル１１７と半導体チップ１０１の半導体材料（例えばシリコン）の電荷キャリアとの間の電磁結合の発生の効果を、防止又は実質的に低減することができる。
しかし、例えば、拡張層１０２が設けられていない場合や、他の場合等において、半導体チップ１０１とインターポーザー１１４との間、即ち、半導体チップ１０１の下表面１１２の上に、スパイラルコイル１１７（又は、第一回路部）を配置することも可能である。
例示的に、図１３は、インターポーザー材料（例えば積層体）におけるインダクタ・アンダーパスは、コイル中心（チップ）を、螺旋状の領域外のＲＤＬ（例えばｅＷＬＢ ＲＤＬ）（及びチップ）へと接続することを実現したものを示している。半田バンプは、コイル中心部に配置され、コイル中心（例えば半田パッド）とインターポーザ（例えば積層相互接続部）の相互接続部との間の電気的接続を提供することができる。
このように、スパイラルコイルは、単層または単一レベル（１Ｌ）ＲＤＬの領域内に形成されることができ、コイルの中心部の接続は、インターポーザーの相互接続レベルでの相互接続部によって提供されるアンダーパスによって提供されうる。
図１４は、スパイラルコイル１１７を含む再配線層（ＲＤＬ）１０７と、スパイラルコイル１１７に結合する相互接続部１１８を含むインターポーザー１１４（図１４には不図示、図３参照）とを有する半導体装置１４００の一部の平面図である。
図１４の平面図は、様々なレベル又は層を例示的にしている。ここで、相互接続部１１８は図１４における最も下のレベル又は層に配置されており、複数の電気コネクタ１１５（相互接続部１１８とＲＤＬ１０７とを接続する）は相互接続部１１８よりも高いレベル又は層に配置されており、ＲＤＬ１０７（スパイラルコイル１１７を含む）は電気コネクタよりも高いレベルまたは層に配置されており、チップ１０１及び拡張層１０２はＲＤＬ１０７よりも高いレベルまたは層に配置されている。
半導体装置１４００は、本明細書で上述した１つ以上の半導体装置とある程度同様である。具体的には、同じ参照符号は、上述と同一または類似の要素を示すことができ、簡潔にするために、ここでは詳細には再び説明しない。上記の説明を参照する。
半導体装置１４００は、半導体チップ（例えば、シリコンチップ）１０１、及びチップ１０１の少なくとも１つの側面から横方向へ延在している拡張層１０２を有する。図の例では、拡張層１０２は、チップ１０１の４つのすべての側面から延在しているが、拡張層１０２は、チップ１０１の１つ、２つ、又は３つの側面から延在していてもよい。チップ１０１と拡張層１０２は、それぞれの場合において、再配線層１０７の一部の上に配置することができる（図１３を参照）。拡張層１０２は、チップ１０１とは異なる材料から構成されていてもよい。拡張層１０２は、例えばモールド化合物など、上述の一つまたはそれ以上の材料の非導電性材料から構成されうる。
スパイラルコイル１１７は、拡張層１０２とインターポーザー１１４との間に配置されうる。拡張層１０２は、チップ１０１のファンアウト領域として機能することができる。
従って、スパイラルコイル１１７は、ファンアウト領域の上（にわたって）に配置することができる。スパイラルコイル１１７は、中心接点、例えば、ＲＤＬバンプパッド１１９、を有し、中心接点１１９は、螺旋形状の中心であって拡張層１０２のファンアウト領域上に配置される。
インターポーザー１１４は、チップ１０１とスパイラルコイル１１７の中心接点１１９とチップ１０１とを接続できる相互接続部１１８を有していてもよい。この端部には、ＲＤＬバンプパッド１２１等の他の接点をチップ１０１の上のＲＤＬ１０７に設け、（図示のように、接続部１２２を介することによって）チップ１０１に接続させる、そして、相互接続部１１９は接点（バンプパッド等）１２１及びチップ１０１と接続する。
接点（バンプパッド）１１９，１２１、及び相互接続部１１８との接続は、例えば、半田バンプ１１５又は金属（銅など）の円筒又は金属柱等の電気コネクタによって、完成しうる。インターポーザー１１４は例えば、積層体及び積層体の内に配置することができる相互接続部１１８を含んでもよい。従って、相互接続部１１８は、ＲＤＬレベル以下の積層体における導電性アンダーパスを形成してもよい。
半導体装置１４００は、スパイラルインダクタ１１７は積層インターポーザー１１４及び単一レベルｅＷＬＢ ＲＤＬ１０７を有するｅＷＬＢパッケージとして構成することができる。図には、スパイラルインダクタ１１７は、拡張層１０２のファンアウト領域上のＲＤＬ１０７内に配置されており、積層インターポーザー１１４の積層体内に配置された相互接続部１１８のアンダーパスを介してチップ１０１へ接続される。
インダクタであるスパイラルコイル１１７を形成する１つまたは複数のＲＤＬ線１０７の幅１３０は、約５μｍ〜１３０μｍの範囲であり、例えば、約１０μｍ〜２５μｍ、約１５μｍ〜２０μｍであって、他の値も同様にとりうる。
なお、これに関連して、例示のみの目的のために、スパイラルコイル１１７の巻線は丸みを帯びたまたは湾曲した螺旋で構成されているように示されている。しかし、容易に理解されるように、スパイラルコイル１１７の巻線は、螺旋状の代わりに、角形状、例えば、長方形、六角形、八角形、または他の多角形等で構成されてもよい。
相互接続部１１８の幅１３１は、例えば、約１５μｍ〜５０μｍの範囲、約２０μｍ〜４０μｍの範囲、約２５μｍ〜３０μｍの範囲であってもよく、他の値も同様にとりうる。
図１５は、スパイラルコイル１１７を含む再配線層（ＲＤＬ）１０７、及びスパイラルコイル１１７に接続された相互接続部１１８，１１８ａを含むインターポーザー１１４を有する半導体装置１５００の一部の平面図である。
図１４と同様に、図１５の平面図は、さまざまなレベル又は層を例示的に示しており、相互接続部１１８，１１８ａは、図１５中一番下のレベルまたは層に配置され、電気コネクタ（相互接続部１１８，１１８ａとＲＤＬ１０７とを接続する）は相互接続部よりも上のレベル又は層に配置され、ＲＤＬ１０７（スパイラルコイル１１７を含む）は、電気コネクタより高いレベルまたは層内に配置され、チップ１０１はＲＤＬ１０７よりも高いレベル又は層に配置されている。
半導体装置１５００は、本明細書で上述した１つ以上の半導体装置とある程度同様である。具体的には、同じ参照符号は、前記と同一または類似の要素を示すことができ、簡潔にするために、ここで再び詳細には説明しない。上記の説明を参照する。
半導体装置１５００は、半導体装置１４００と、インダクタが、周辺接点、例えばスパイラルコイルのバンプパッド１２３へ結合された追加の相互接続部１１８ａを備える点では異なる。追加の相互接続部１１８ａは、追加の接点、例えば、チップ１０１に配置されたバンプパッド１２４と接続可能であり、チップ１０１へ（接続部１２２を介して）順番に接続することができる。
半導体装置１５００は、積層インターポーザー１１４を備えるｅＷＬＢパッケージとして構成されており、スパイラルインダクタコイル１１７は、ｅＷＬＢ ＲＤＬ１０７内に配置されており、２つのアンダーパス接続１１８，１１８ａは、積層体内に配置されてもよい。
第一のアンダーパス接続（相互接続部１１８）はスパイラルコイル１１７のバンプパッド１１９等の中心接点と、チップ１０１のバンプパッド１２１等の第一の接点と接続することができ、第二のアンダーパス接続（追加の相互接続部１１８ａ）はスパイラルコイル１１７の先頭のＲＤＬバンプパッド１２３等の周辺接点と、チップ１０１のバンプパッド１２４等の追加接点を接続することができる。
追加の相互接続部１１８ａの幅１３２は、１５μｍ〜５０μｍの範囲であり、例えば、約２０μｍ〜４０μｍの範囲、約２５μｍ〜３０μｍであるが、幅１３２の他の値も同様にありえる。追加の相互接続部１１８ａの幅１３２は、相互接続部１１８の幅１３１と同じであってもよいし、相互接続部１１８の幅１３１とは異なっていてもよい。
図１６は、スパイラルコイル１１７を含む再配線層（ＲＤＬ）１０７を有する半導体装置１６００の平面断面図である。図１４及び図１５と同様に、図１６の平面図は、様々なレベル又は層を、例示的に示しており、インターポーザーの（積層体上バンプパッド等）の接点が図１６中一番下のレベルまたは層に配置されており、電気コネクタ１１５（インターポーザーの接点とＲＤＬ１０７とを接続する）はインターポーザーの接点よりも上のレベル又は層に配置され、ＲＤＬ１０７（スパイラルコイル１１７を含む）は、電気コネクタより高いレベルまたは層内に配置され、チップ１０１及び拡張層１０２はＲＤＬ１０７よりも高いレベル又は層に配置されている。
半導体装置１６００は、本明細書で上述した１つ以上の半導体装置とある程度同様である。具体的には、同じ参照符号は、前記と同一または類似の要素を示すことができ、簡潔にするために、ここでは再び詳細には説明しない。上記の説明を参照する。
半導体装置１６００において、例えば、コイル１１７の螺旋形状の中心にあるＲＤＬバンプパッド１１９等の中心接点は、インターポーザーの接点（例えば積層体上のバンプパッド）に接続されており、コイル１１７の、例えば、ＲＤＬバンプパッド１２３からなる周辺接点は、インターポーザーの別の接点（積層体上の別のバンプパッド）に接続されてもよい。しかし、ＲＤＬ１０７におけるコイル１１７とチップは直接接続することはない。
半導体装置１６００は、ｅＷＬＢ ＲＤＬ１０７に配置されたスパイラルコイルを有するｅＷＬＢパッケージとして構成することができるが、ＲＤＬ１０７のコイル１１７と半導体チップ１０１（シリコンチップ等）、例えば、同じｅＷＬＢにおけるチップには直接接続することはなく、インターポーザー１１４を介して回路基板（ＰＣＢ等）１１６（図１２参照）とのみ接続する。例えば、コイル１１７は、積層インターポーザーを介して、システムボードに直接接続する、或いは、サイドバイサイドマルチチップパッケージ内の同じ積層板上の隣接チップに接続する。
図１７は、スパイラルコイル１１７を備えるインターポーザー１１４、及びスパイラルコイル１１７に結合される相互接続部１２８，１２８ａを備える再配線層（ＲＤＬ）１０７を有する半導体装置１７００の一部の平面図である。図１４〜１６と同様に、図１７の平面図は、さまざまなレベル又は層を、例示的に示しており、インターポーザー１１４（スパイラルコイルを含む）が図１７中一番下のレベルまたは層に配置されており、電気コネクタ１１５（スパイラルコイル１１７と相互接続部１２８，１２８ａとを接続する）はインターポーザー１１４よりも高いレベル又は層に配置され、ＲＤＬ１０７（相互接続部１２８，１２８ａを含む）は、電気コネクタ１１５より高いレベルまたは層内に配置され、チップ１０１及び拡張層１０２はＲＤＬ１０７よりも高いレベル又は層に配置されている。
半導体装置１７００は、本明細書で上述した１つ以上の半導体装置とある程度同様である。具体的には、同じ参照符号は、前記と同一または類似の要素を示すことができ、簡潔にするために、ここでは再び詳細には説明しない。上記の説明を参照する。
半導体装置１７００において、１つ以上の巻線を備えるスパイラルコイル１１７は、積層インターポーザーの積層体内に配置される１つ以上の相互接続部１３５で構成される、インターポーザー１１４内、例えばに含まれている。一方、コイル１１７のバンプパッド１１９等の中心接点と、チップを接続する相互接続部１２８及びコイル１１７のバンプパッド１２３等の周辺接点をチップ１０１に接続する追加の相互接続部１２８ａは再配線層１０７に含まれている。相互接続部１２８はこの場合、スパイラルコイル１１７の中心接点又はポートと接続する導電性オーバーパスとして機能しうる。
上述と同様に、例示のみを目的として、スパイラルコイル１１７の巻線は丸みを帯びたまたは湾曲した螺旋から構成されているように示されていることに留意すべきである。しかし、容易に理解されるように、スパイラルコイル１１７の巻線は、螺旋状の代わりに、角形状、例えば、長方形、六角形、八角形、または他の多角形等で構成されてもよい。
インターポーザー１１４は、少なくとも一つの相互接続レベル、例えば複数の相互接続レベル、を有していてもよく、スパイラルコイル１１７はインターポーザー１１４の一つの相互接続部レベルに配置されている。ＲＤＬ１０７において相互接続部１２８の幅１３３と追加相互接続部１２８ａの幅１３４は上述の幅１３０と類似又は同一であってもよい。或いは、幅１３３と幅１３４とは異なっていてもよい。インターポーザー１１４において１つ以上の相互接続部１３５の幅１３６は上述の幅１３１と類似又は同一であってもよい。或いは、幅１３６は異なっていてもよい。
半導体装置１７００は、積層インターポーザー１１４のコイル１１７の積層相互接続レベルに内蔵された螺旋コイル１１７を備えるｅＷＬＢパッケージとして構成されている。コイル１１７のポートである中心接点（バンプパッド）１１９と外側接点１２３との接続は、複数のｅＷＬＢ ＲＤＬ線１０７（相互接続部１２８及び１２８ａ）と対応する電気接点（図の半田バンプ１１５等）によって作製されてもよい。
図１７において、（破線エリア１２７で示される）ｅＷＬＢのファンアウト領域は、必ずしも積層体内の完全なコイル１１７をカバーする必要はなく、ＲＤＬ線による中央及び外側ポートでの接続を可能にするために、部分的にカバーすれば十分である。しかし、ｅＷＬＢのファンアウト領域１２７は、コイル１１７を完全に覆うようことも可能である。
図１２〜図１７は、スパイラルコイルを含む半導体装置の例を示す。半導体装置の他の例は、再配線層１０７及びインターポーザー１１４上に分散する１つ以上の巻線と共に、例えば、図１８Ａ及び１８Ｂに示すような水平コイル、又は垂直コイル、例えば図１９Ａ及び１９Ｂに示すような、ソレノイド３次元（３Ｄ）コイル、を有することができる。
図１８Ａは、半導体装置の再配線層１０７及びインターポーザー１１４が夫々、水平コイル１３７の第一の部分１３７ａ及び第二の部分１３７ｂとなる水平コイル１３７、を有する半導体装置の一例の部分的な平面図である。水平コイル１３７は、インターポーザー１１４及び再配線層１０７との間の境界面に実質的に平行に配置された１つ以上の巻線を有するコイルである。第二の部分１３７ｂは、より具体的には、図に示すように、インターポーザー１１４の一つ以上の相互接続部１３５（例えば積層インターポーザーの積層相互接続部））に含まれる。
図１８Ａの半導体装置は、ｅＷＬＢパッケージとして構成されてもよいし、２つの相互接続レベルで実現する水平コイル１３７を含んでもよい。
第一の相互接続レベルがｅＷＬＢ ＲＤＬ１０７によって提供されてもよく、コイル１３７の第一部分１３７ａを含むこができる。
一方、第二の相互接続レベルは、インターポーザー１１４（具体的には、インターポーザー１１４の一つ以上の相互接続部１３５）、例えば、積層インターポーザーの相互接続レベルによって、提供され、コイル１３７の第二部分１３７ｂを含むことができる。
２つの相互接続部レベルの間の接続は、半田バンプ１１５（図１８Ａ及び図１８Ｂで図示）、μ−バンプ、金属（例えばＣｕ）の柱状バンプ、金属−金属（例えば、銅−銅）の直接接続、等によって実現することができる。
図１８Ｂは、図１８Ａの半導体装置の水平コイル１３７の配置に比べて、水平コイル１３７の別の構成を有する半導体装置の一部の平面図である。本例では、図１８Ａの構成と比較して、水平コイル１３７における、第一部分１３７ａ及び第二部分１３７ｂの配置が、ＲＤＬ１０７及びインターポーザー１１４に対して、入れ替わっている。即ち、図１８Ｂの半導体装置において、インターポーザー１１４（具体的には、図に示すようにインターポーザー１１４の一つ以上の相互接続部１３５）は、コイル１３７の第一部分１３７ａを含む一方、ＲＤＬ１０７はコイル１３７の第二の部分１３７ｂを含む。
なお、これに関連して、例示のみの目的のために、図１８Ａ及び図１８Ｂで示した水平コイル１３７の巻線は丸みを帯びたまたは湾曲した螺旋で構成されているように示されている。しかし、容易に理解されるように、スパイラルコイル１１７の巻線は、螺旋状の代わりに、角形状、例えば、長方形、六角形、八角形、または他の多角形等で構成されてもよい。
図１９Ａは、垂直コイル１３８（この例では、ソレノイドの３Ｄコイル）を有する半導体装置の部分的な斜視図である。垂直コイル１３８は、一つ以上の巻線を備え、インターポーザー１１４及び再配線層１０７との境界面に実質的に垂直に配置されたコイルである。半導体装置の再配線層１０７及びインターポーザー１１４は、夫々、垂直コイル１３８の第一の部分１３８ａ及び第二の部分１３７ｂになる。
具体的に、第一の部分１３８ａは、再配線層（ＲＤＬ）１０７の１つ以上の相互接続部に含まれる。第二の部分１３８ｂは、インターポーザー１１４の相互接続部（例えば、積層インターポーザーの積層相互接続部等）に含まれる。コイル１３８の第一の部分１３８ａは及びコイル１３８の第二の部分１３８ｂはＲＤＬ１０７とインターポーザー１１４との間にある配置される１つ以上の垂直接続部１３９を用いて接続される。垂直接続部１３９は、半田バンプ１１５、μ−バンプ、金属（例えばＣｕ）の柱状バンプ（図１９Ａに図示）、金属−金属（例えば、銅−銅）の直接接続、等によって実現することができる。図１９Ｂに垂直接続部１３９として半田バンプ１１５を用いた垂直コイル１３８を示す。
図１９Ａ及び１９Ｂの半導体装置は、それぞれの場合にｅＷＬＢ ＲＤＬレベルの２つの相互接続レベルで実現垂直またはソレノイドの３Ｄコイル、インターポーザー（積層インターポーザーの、例えば積層相互接続レベル）の相互接続レベルを含むｅＷＬＢパッケージとして構成されてもよい。垂直接続部１３９は、半田バンプ接続のような電気コネクタによって実現することができる（すなわち、接続はＲＤＬとインターポーザーとの間の界面に対して実質的に垂直に実行されている）金属箔（例えば、銅箔）、又はバンプ（例えばフリップチップバンプ、μバンプ）、または金属−金属（例えば、銅−銅）直接接続、等である。
図２０は、変圧器の第一コイル１１７ａを含む再配線層１０７と、及び変圧器の第二コイル１１７ｂを含むインターポーザー１１４とを有する半導体装置２０００の横方向断面図である。図２０は、一例として、図２０は、第一コイル１１７ａの巻線及び第二コイル１７７ｂの巻線を通る断面を示す。
半導体装置２０００は、本明細書で上述した１つ以上の半導体装置とある程度同様である。具体的には、同じ参照符号は、前記と同一または類似の要素を示すことができ、簡潔にするために、ここでは再び詳細には説明しない。上記の説明を参照する。
半導体装置２０００は、変圧器の第一コイル１１７ａを含む再配線層１０７、及び変圧器の第二コイル１１７ｂを含むインターポーザー１１４を含む。第一コイル１１７ａがトランスの上部コイルであり、第二コイル１１７ｂは、変圧器の下部コイルとすることができる。第一コイル１１７ａ及び第二コイル１１７ｂは螺旋コイルであってもよい。
第一コイル１１７ａの（上側のトランスコイル）は、インターポーザー１１４と拡張層１０２の上、従ってチップ１０１のファンアウト領域の上方に、少なくとも部分的（例えば完全に）に配置することができる。第一コイル１１７ａは、例えば、図１３に示す半導体装置１３００のスパイラルコイル１１７と同様に配置することができる。第二コイル１１７ｂは、第一および第二コイル１１７ａ，１１７ｂの中心接点の横方向の位置が実質的に一致するように配置されることができる。
第一コイル１１７ａ及び第二コイル１１７ｂの中心接点は、図に示すように、電気コネクタ、例えば半田バンプ（バンプパッド）１１５、を介して互いに接続されていてもよい。即ち、変圧器の１１７ａ及び１１７ｂはジョイント接続／ジョイント中心接点（例えば、共通グラウンドまたは共通の供給）を備えるように構成することができる。なお、この構成により、「ガルバニック絶縁」と呼ばれる変圧器を提供することが可能であり、この変圧器は、２つのコイル１１７ａ，１１７ｂとのすべての接続をお互いから分離して、最終的にチップの、異なる接点１１１、例えばＩ／Ｏパッド（端子）に接続する。
半導体装置２０００は、二つのコイル１１７ａ，１１７ｂから構築することができる変圧器を有するｅＷＬＢパッケージとして構成することができる。２つのコイル１１７ａ、１１７ｂのうち第一コイル（上側の変圧器コイル）１１７ａは、ｅＷＬＢ ＲＤＬレベル、及び２つのコイル１１７ａ，１１７ｂのうち第二コイル（下側の変圧器コイル）１１７ｂは、２Ｌ（２つのレベル）積層インターポーザー１１４の最上部相互接続レベル（或いは、一般的に複数レベルの積層インターポーザーの上方相互接続レベル）に配置されている。コイル１１７ａ，１１７ｂの中心接点（換言すれば、コイルの中心接点の電気的接続）は、アンダーパスとして、積層インターポーザー１１４の底部相互接続レベル（或いは、一般的に複数レベルの積層インターポーザーの上方相互接続レベル）を用いて実現されてもよい。
図２０に示す例では、コイル１１７ａ及び１１７ｂのジョイント中心接点をチップ１０１の１つの同じ接点と接続させる相互接続部１３５によって、１つだけのアンダーパスが提供されうる。しかし、上述のように、コイル１１７ａ，１１７ｂの中心接点はお互いに接続する必要はなく、互いから絶縁されてもよい。この場合、相互接続部１３５は、コイル１１７ａ，１１７ｂのうち１つの中心接点をチップ１０１の第一の接点１１１（第一アンダーパス）と接続でき、追加の相互接続部は、コイル１１７ａ，１１７ｂのうちの他方の中心接点をチップ１０１の第二の接点１１１（第二アンダーパス）と接続できるインターポーザー１１４内に提供されうる。
ここで、図１２〜２０に関連して本明細書に上述した半導体装置のいずれかの１つ以上の要素は、半導体装置のさらなる例を得るために、これらの半導体装置の他の１つ以上の要素と組み合わせることができることが理解され得る。例えば、半導体装置は、スパイラルコイルとソレノイドコイルの両方を含むことができる。
さらに、本記載での説明は、図１２〜２０に関連して、主に再配線層と、インターポーザー内のコイル又はコイルベース回路（例えば変圧器）の統合に焦点を当てていた。
しかし、具体的には、再配線層が回路または回路部品の第一回路部を備え、インターポーザーが回路または回路部品の第二回路部を含むように、例えば他の回路または回路部品、例えば他の受動回路または回路部品、を再配線層及びインターポーザーへ同様に統合することも可能であることを理解することができる。
さらに、本記載での説明は、図１２〜２０に関連して、拡張層、例えば、ｅＷＬＢパッケージ、を有する半導体装置またはチップパッケージなどに主に焦点を当てていた。しかし、拡張層、例えば従来のボールグリッドアレイ（ＢＧＡ）パッケージ無しで、回路又は回路部品を再配線層及びインターポーザーへ統合することを、半導体装置やチップパッケージにも適用可能であることを理解することができる。
本発明の一態様において、半導体装置は、インターポーザーと、インターポーザー上に配置された再配線層と、第一回路部及び第二回路部を備える回路とを有している。再配線層は第一回路部を含み、インターポーザーは第二回路部を含む。
回路は受動回路を含む又は受動回路である。
インターポーザーは積層体を有する。
インターポーザーはシリコンインターポーザーである。
再配線層は、少なくとも１つの導電材料、例えば少なくとも１つの金属、例えば銅やアルミニウム及び／又は少なくとも１つの銅及び／又はアルミニウムを含む金属合金を含む又はこれらで構成される。
回路はインダクタを含む又はインダクタである。
インダクタはスパイラルコイル及び、スパイラルコイルの中心接点と結合される相互接続部を備え、再配線層は、スパイラルコイルの少なくとも一部を含み、インターポーザーは相互接続部の少なくとも一部を含む。インダクタは、スパイラルコイルの周辺に結合される追加相互接続部を含み、インターポーザーは追加相互接続部の少なくとも一部を含む。
インダクタはスパイラルコイル及び、スパイラルコイルの中心接点と結合される相互接続部を備え、インダクタはスパイラルコイルの少なくとも一部を含み、再配線層は相互接続部の少なくとも一部を含む。
回路はコンデンサを含む又はコンデンサであってもよい。
回路は抵抗を含む又は抵抗であってもよい。
半導体装置は、さらに、再配線層の少なくとも一部の上に配置されるチップを有する。
前記チップは回路と結合される少なくとも１つの電気接点を備えてもよい。
半導体装置は、再配線層の少なくとも一部の上に配置され、チップの少なくとも一側面から延在している拡張層をさらに有する。
前記拡張層はチップと異なる材料で構成されうる。
前記拡張層は、例えばプラスチック材料等、成形材料等の非導電性材料で構成されうる。
回路の少なくとも一部は、拡張層とインターポーザーの間に配置される。
回路は拡張層とインターポーザーとの間に配置されるコイルを有しており、再配線層はコイルの少なくとも一部を有してもよい。
回路は１つ以上の巻線を備えるコイルを有し、再配線層は１つ以上の巻線の第一部分を備え、インターポーザーは１つ以上の巻線の第二部分を備える。
前記コイルの１つ以上の巻線はインターポーザーと再配線層との間の境界面と実質的に平行であってもよい。
前記コイルの１つ以上の巻線はインターポーザーと再配線層との間の境界面と実質的に垂直であってもよい。
回路は、第一コイル及び第二コイルを備える変圧器を有し、再配線層は第一コイルを備え、インターポーザーは第二コイルを備える。
第一コイルの中心接点は第二コイルの中心接点に結合している。
インターポーザーは複数の相互接続レベルを備え、第二コイルは複数の相互接続レベルのうち１つの中に配置されており、変圧器は、複数の相互接続レベルのうち他の中に配置されており、第二コイルの中心接点と結合される相互接続部を備える。
インターポーザーは複数の相互接続レベルを備え、第二コイルは複数の相互接続レベルのうち１つの中に配置されており、変圧器は、複数の相互接続レベルのうち他の中に配置されており、第一コイルの中心接点又は第二コイルの中心接点と結合される相互接続部を備える。
半導体装置は、インターポーザー及び再配線層の間に配置され、第一回路部を第二回路部に結合させる１つ以上の電気コネクタをさらに備える。
１つ以上の電気コネクタは、１つ以上の半田バンプ又は１つ以上の金属柱又は金属箔等である、又はこれらで構成される。
半導体装置は、インターポーザーの再配線層から離れた方を向いている表面の上に配置されるボールグリッドアレイを有する。
さらに、別の態様において、半導体装置は、インターポーザー；インターポーザー上に配置された再配線層；少なくとも、再配線層の一部の上に配置されたチップ；チップの一以上の側面から横方向に延在し、少なくとも前記再配線層の一部の上に配置された非導電拡張層；及び、チップに接続され、再配線層に対向する拡張層の表面上に少なくとも部分的に配置されているインダクタ：を備えている。再配線層は、インダクタの第一の部分を含み、インターポーザーはインダクタの第二の部分を含みうる。
前記インターポーザーは積層体を含んでもよい。
インダクタはスパイラルコイル及び、スパイラルコイルの中心接点と結合される相互接続部を備え、再配線層は、スパイラルコイル又は相互接続部のどちらか一方を含み、インターポーザーはスパイラルコイル又は相互接続部のどちらか他方を含んでもよい。
本発明を具体的に示し、特定の態様を参照して説明してきたが、形態および詳細における種々の変更が、本発明の精神および範囲から逸脱することなくなされ得ることは、当業者によって理解されるべきである添付の特許請求の範囲によって定義される。本発明の範囲は、したがって、添付の特許請求の範囲および特許請求の範囲の意味および等価の範囲は、従って含まれることが意図される範囲内でのすべての変更によって示される。
１０１ 半導体チップ（第一半導体チップ）
１０２ 拡張層
１０３ アンダーフィル材（成形材料）
１０５ 銅シリンダー（電気コネクタ）
１０６ 半田ボール（ボールグリッドアレイ，ＢＧＡ）
１０８ 電気接点（第二導電接点，接点）
１０７ 再配線層（ＲＤＬ）
１１０ 電気接点（第三導電接点，接点）
１１１ パッド（第一導電接点，接点）
１１２ 下表面（第一の側）
１１３ 上表面
１１４ インターポーザー
１１５ 半田バンプ（電気コネクタ）
１１７ インダクタ（スパイラルコイル）
１１７ａ 第一コイル（変圧器）
１１７ｂ 第二コイル（変圧器）
１３７ コイル（水平コイル）
１３８ コイル（垂直コイル）
５０１ 回路部品
５０２ 電気接点（電導接点）

Claims (64)

  1. 第一の側において少なくとも１つの導電接点を備える、第一半導体チップと、
    前記第一半導体チップの１つ以上の側面から横方向へ延在する拡張層と、
    前記拡張層の表面及び前記第一半導体チップの前記第一の側に配置され、前記第一半導体チップの前記少なくとも１つの導電接点へ電気的に結合される、再配線層と、
    インターポーザーと、
    少なくとも部分的に前記第一半導体チップと前記再配線層を囲み、前記インターポーザーと接触している、成形材料と、を有しており、
    前記インターポーザーは、該インターポーザーの第一表面において少なくとも１つの導電接点と、該第一表面とは反対側の第二表面において少なくとも１つの導電接点とを備えており、前記第一表面における前記少なくとも１つの導電接点は前記再配線層へ電気的に結合される、
    半導体装置。
  2. 前記インターポーザーはプリント回路基板インターポーザーを備える、
    請求項１記載の半導体装置。
  3. 前記第一半導体チップの前記少なくとも１つの導電接点は、前記第一半導体チップの前記第一の側における複数の第一導電接点の一部であり、
    前記インターポーザーの前記第一表面の前記少なくとも１つの導電接点は、前記インターポーザーの前記第一表面における複数の第二導電接点の一部であり、
    前記複数の第一導電接点の第一ピッチは、前記複数の第二導電接点の第二ピッチよりも狭い、
    請求項１記載の半導体装置。
  4. 前記第一ピッチは１００μｍよりも狭く、前記第二ピッチは１５０μｍ以上である、
    請求項３記載の半導体装置。
  5. 前記第一ピッチは１００μｍよりも狭く、
    当該半導体装置は、前記第二ピッチごとに、前記複数の第二導電接点の一つを前記再配線層へ夫々電気的に接続させる複数の半田バンプを、さらに有している、
    請求項３記載の半導体装置。
  6. 前記インターポーザーの前記第二表面での前記少なくとも１つの導電接点は、前記インターポーザーの前記第一表面における複数の第三導電接点の一部であり、
    前記第二ピッチは、前記第三導電接点の第三ピッチよりも狭い、
    請求項３記載の半導体装置。
  7. 前記インターポーザーに埋め込まれた回路部品をさらに有しており、
    前記回路部品は、前記第一半導体チップと対向する少なくとも１つの導電接点を備える、
    請求項１記載の半導体装置。
  8. 前記回路部品は第二半導体チップを備える、
    請求項７記載の半導体装置。
  9. 前記拡張層は前記第一半導体チップの少なくとも４つの側面から延在している、
    請求項１記載の半導体装置。
  10. 前記拡張層は前記第一半導体チップとは異なる材料で作製される、
    請求項１記載の半導体装置。
  11. 前記インターポーザーの前記第一表面での前記少なくとも１つの導電接点は、前記インターポーザーの前記第一表面での複数の導電接点の一部であり、
    前記複数の導電接点の少なくとも１つは前記拡張層の下に配置されており、
    前記複数の導電接点の少なくとも他の１つは前記第一半導体チップの下に配置されている、
    請求項１記載の半導体装置。
  12. 第一の側において少なくとも１つの導電接点を備える、第一半導体チップと、
    前記第一半導体チップの１つ以上の側面から横方向へ延在する拡張層と、
    前記拡張層の表面と前記第一半導体チップの前記第一の側に配置され、前記第一半導体チップの前記少なくとも１つの導電接点を少なくとも１つの電気コネクタへ電気的に結合させる、再配線層と、
    前記少なくとも１つの電気コネクタと結合され、前記再配線層から離れた方を向いている表面において複数の導電接点を備えている、インターポーザーと、
    前記インターポーザーの前記複数の導電接点に配置されている、ボールグリッドアレイと、を有する、
    半導体装置。
  13. 前記第一半導体チップと前記再配線層とを少なくとも部分的に囲み、前記インターポーザーと接触している、成形材料、をさらに有する、
    請求項１２記載の半導体装置。
  14. 前記電気コネクタは、前記再配線層と前記インターポーザーとの間にある複数の半田バンプを含む、
    請求項１２記載の半導体装置。
  15. 前記半田バンプのピッチは１００μｍよりも狭い、
    請求項１４記載の半導体装置。
  16. 前記電気コネクタは、前記再配線層と前記インターポーザーとの間にある複数の銅シリンダーを含む、
    請求項１２記載の半導体装置。
  17. 前記第一半導体チップの前記少なくとも１つの導電接点は、前記第一半導体チップの前記第一の側における複数の第一導電接点の一部であり、前記少なくとも１つの電気コネクタは、複数の電気コネクタの一部であり、前記複数の第一導電接点の第一ピッチは、前記複数の電気コネクタの第二ピッチよりも狭い、
    請求項１２記載の半導体装置。
  18. 前記第一ピッチは１００μｍよりも狭く、前記第二ピッチは１５０μｍ以上である、
    請求項１７記載の半導体装置。
  19. 前記第二ピッチは前記ボールグリッドアレイの第三ピッチよりも狭い、
    請求項１７記載の半導体装置。
  20. 前記インターポーザーに埋め込まれた回路部品をさらに有しており、
    前記回路部品は、前記第一半導体チップと対向する少なくとも１つの導電接点を備える、
    請求項１２記載の半導体装置。
  21. 前記回路部品は、第二半導体チップを含む、
    請求項２０記載の半導体装置。
  22. 前記少なくとも１つの電気コネクタは、前記インターポーザーに接続された複数の電気コネクタの一部であり、少なくとも１つの該複数の電気コネクタは拡張層の下に配置されており、前記複数の電気コネクタの少なくとも他の１つは前記第一半導体チップの下に配置されている、
    請求項１２記載の半導体装置。
  23. 第二半導体チップをさらに有しており、
    前記第二半導体チップは、前記第一半導体チップの前記第一の側と同じ方向を向いている第二半導体チップの第一表面において少なくとも１つの導電接点を備えており、
    前記拡張層は、第二半導体チップの１つ以上の側面から横方向に延在し、前記再配線層はさらに前記第二半導体チップの前記第一表面上に配置され、
    前記少なくとも１つの電気コネクタは前記インターポーザーと電気的に接続される複数の電気接点の一部であり、前記再配線層は前記第二半導体チップの前記少なくとも１つの導電接点と、前記複数の導電接点の少なくとも他の部分とを電気的に結合する、
    請求項１２記載の半導体装置。
  24. 第一半導体チップと拡張層とを備える層の表面上に、前記第一半導体チップの境界からはみ出して延在するように、再配線層を形成する工程と、
    前記再配線層上に複数の電気コネクタを、前記複数の電気コネクタの第一電気コネクタが前記第一半導体チップの境界の中に配置され、前記複数の電気コネクタの第二電気コネクタが前記第一半導体チップの境界の外に配置されるように、形成する工程と、
    インターポーザーを前記複数の電気コネクタへ接続させる工程と、
    ボールグリッドアレイを、前記複数の電気コネクタとは反対側の前記インターポーザーの表面に形成する工程と、を有する、
    半導体装置の製造方法。
  25. 前記第一半導体チップ及び前記再配線層の少なくとも一部を、成形材料によって囲む工程をさらに有し、
    前記成形材料は前記インターポーザーに接触し、前記成形材料によって前記ボールグリッドアレイは露出される、
    請求項２４記載の半導体装置の製造方法。
  26. 前記インターポーザーは、プリント回路基板インターポーザーを備える、
    請求項２４記載の半導体装置の製造方法。
  27. 前記第一半導体チップの導電接点の第一ピッチは、前記電気コネクタの第二ピッチよりも狭く、該第二ピッチは前記ボールグリッドアレイの第三ピッチよりも狭い、
    請求項２４記載の半導体装置の製造方法。
  28. 前記複数の電気コネクタは、複数の銅シリンダーを備える、
    請求項２７記載の半導体装置の製造方法。
  29. 前記複数の電気コネクタは、複数の半田バンプを備える、
    請求項２７記載の半導体装置の製造方法。
  30. 前記第一半導体チップの導電接点の前記第一ピッチは１００μｍよりも狭い、
    請求項２９記載の半導体装置の製造方法。
  31. 前記インターポーザー内に、第二半導体チップを埋め込む工程をさらに有する、
    請求項２４記載の半導体装置の製造方法。
  32. 複数の半導体装置を製造する方法であって、方法は、
    少なくとも複数の半導体チップを備える再構成ウエハの表面上に、前記半導体チップの境界からはみ出して延在するように、再配線層を形成する工程と、
    前記再配線層上に複数の電気コネクタを、該複数の電気コネクタの第一電気コネクタが前記半導体チップの境界の中にあり、該複数の電気コネクタの第二電気コネクタが前記半導体チップの境界の外にあるように、形成する工程と、
    前記再構成ウエハを、前記複数の半導体チップの少なくとも１つと該複数の半導体チップの少なくとも１つのための前記複数の電気コネクタとを夫々備える複数の部分に分割する工程と、
    前記各部分において、インターポーザーを前記複数の電気コネクタへ接続させる工程と、
    前記各部分において、前記インターポーザーの、前記複数の電気コネクタと反対側の表面、にボールグリッドアレイを形成する工程と、を有する、
    方法。
  33. 前記各部分において、前記ボールグリッドアレイが露出するように、前記部分を、成形材料によって一部を囲う工程を、さらに有する、
    請求項３２記載の方法。
  34. 前記各部分において、前記インターポーザーはプリント回路基板インターポーザーを備える、
    請求項３２記載の方法。
  35. 前記複数の電気コネクタは、複数の半田バンプを備える、
    請求項３２記載の方法。
  36. 前記各半導体チップにおいて、前記各半導体チップの導電接点のピッチは１００μｍよりも小さい、
    請求項３５記載の方法。
  37. インターポーザーと、
    前記インターポーザー上に配置された再配線層と、
    第一回路部及び第二回路部を備える回路と、を有しており、
    前記再配線層は前記第一回路部を含み、前記インターポーザーは前記第二回路部を含む、
    半導体装置。
  38. 前記回路は受動回路を含む、
    請求項３７記載の半導体装置。
  39. 前記インターポーザーは積層体を含む、
    請求項３７記載の半導体装置。
  40. 前記インターポーザーはシリコンインターポーザーである、
    請求項３７記載の半導体装置。
  41. 前記再配線層は、少なくとも１つの導電材料を含む、
    請求項３７記載の半導体装置。
  42. 前記回路はインダクタを含む、
    請求項３７記載の半導体装置。
  43. 前記インダクタはスパイラルコイル及び、該スパイラルコイルの中心接点と結合される相互接続部を備え、
    前記再配線層は、前記スパイラルコイルの少なくとも一部を含み、前記インターポーザーは前記相互接続部の少なくとも一部を含む、
    請求項４２記載の半導体装置。
  44. 前記インダクタは、前記スパイラルコイルの周辺に結合される追加相互接続部をさらにを含み、前記インターポーザーは追加相互接続部の少なくとも一部を含む、
    請求項４３記載の半導体装置。
  45. 前記インダクタはスパイラルコイル及び、該スパイラルコイルの中心接点と結合される相互接続部を備え、
    前記インダクタは前記スパイラルコイルの少なくとも一部を含み、前記再配線層は相互接続部の少なくとも一部を含む、
    請求項４２記載の半導体装置。
  46. 前記再配線層の少なくとも一部の上に配置されるチップをさらに有する、
    請求項３７記載の半導体装置。
  47. 前記チップは前記回路と結合される少なくとも１つの電気接点を備える、
    請求項４６記載の半導体装置。
  48. 前記再配線層の少なくとも一部の上に配置され、前記チップの少なくとも一側面から延在している拡張層をさらに有する、
    請求項４６記載の半導体装置。
  49. 前記拡張層は前記チップと異なる材料で構成される、
    請求項４８記載の半導体装置。
  50. 前記拡張層は、非導電性材料で構成される、
    請求項４８記載の半導体装置。
  51. 前記回路の少なくとも一部は、前記拡張層と前記インターポーザーとの間に配置される、
    請求項４８記載の半導体装置。
  52. 前記回路は前記拡張層と前記インターポーザーとの間に配置されるコイルを有しており、
    前記再配線層は前記コイルの少なくとも一部を含む、
    請求項４８記載の半導体装置。
  53. 前記回路は１つ以上の巻線を備えるコイルを有し、
    前記再配線層は前記１つ以上の巻線の第一部分を備え、前記インターポーザーは前記１つ以上の巻線の第二部分を備える、
    請求項３７記載の半導体装置。
  54. 前記コイルの前記１つ以上の巻線は前記インターポーザーと前記再配線層との間の境界面と実質的に平行である、
    請求項５３記載の半導体装置。
  55. 前記コイルの前記１つ以上の巻線は前記インターポーザーと前記再配線層との間の境界面と実質的に垂直である、
    請求項５３記載の半導体装置。
  56. 前記回路は、第一コイル及び第二コイルを備える変圧器を有し、
    前記再配線層は第一コイルを備え、前記インターポーザーは第二コイルを備える、
    請求項３７記載の半導体装置。
  57. 前記第一コイルの中心接点は前記第二コイルの中心接点に結合している、
    請求項５６記載の半導体装置。
  58. 前記インターポーザーは複数の相互接続レベルを備え、
    前記第二コイルは複数の相互接続レベルのうち１つの中に配置されており、
    前記変圧器は、複数の相互接続レベルのうち他の中に配置されており、前記第二コイルの中心接点と結合される相互接続部を備える、
    請求項５７記載の半導体装置。
  59. 前記インターポーザーは複数の相互接続レベルを備え、
    前記第二コイルは複数の相互接続レベルのうち１つの中に配置されており、
    前記変圧器は、複数の相互接続レベルのうち他の中に配置されており、前記第一コイルの中心接点又は前記第二コイルの中心接点と結合される相互接続部を備える、
    請求項５６記載の半導体装置。
  60. 前記インターポーザー及び前記再配線層の間に配置され、第一回路部を第二回路部に結合させる１つ以上の電気コネクタ、をさらに有する、
    請求項３７記載の半導体装置。
  61. 前記インターポーザーの前記再配線層から離れた方を向いている表面の上に配置されるボールグリッドアレイ、をさらに有する、
    請求項３７記載の半導体装置。
  62. インターポーザー；
    前記インターポーザー上に配置された再配線層；
    少なくとも、前記再配線層の一部の上に配置されたチップ；
    前記チップの一以上の側面から横方向に延在し、少なくとも前記再配線層の一部の上に配置された非導電の拡張層；及び、
    前記チップに接続され、前記再配線層に対向する前記拡張層の表面上に少なくとも部分的に配置されているインダクタ：を有しており、
    前記再配線層は、前記インダクタの第一の部分を含み、前記インターポーザーは前記インダクタの第二の部分を含む、
    半導体装置。
  63. 前記インターポーザーは積層体を含む、
    請求項６２記載の半導体装置。
  64. 前記インダクタはスパイラルコイル及び、該スパイラルコイルの中心接点と結合される相互接続部を備え、
    前記再配線層は、前記スパイラルコイル又は前記相互接続部のどちらか一方を含み、
    前記インターポーザーは前記スパイラルコイル又は前記相互接続部のどちらか他方を含む、
    請求項６２記載の半導体装置。
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