JP2000012733A - パッケージ型半導体装置 - Google Patents
パッケージ型半導体装置Info
- Publication number
- JP2000012733A JP2000012733A JP10179310A JP17931098A JP2000012733A JP 2000012733 A JP2000012733 A JP 2000012733A JP 10179310 A JP10179310 A JP 10179310A JP 17931098 A JP17931098 A JP 17931098A JP 2000012733 A JP2000012733 A JP 2000012733A
- Authority
- JP
- Japan
- Prior art keywords
- terminal group
- substrate
- semiconductor chip
- main surface
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 半導体チップ上に形成される端子数の増加に
伴って端子のピッチが狭くなった場合でも、チップ上の
パッドとパッケージ基板上の端子との接続部分の高い信
頼性を確保することのできるパッケージ型半導体装置を
提供する。 【解決手段】 半導体チップ（１）に形成されたパッド
（２）を、線膨張係数が半導体チップと略等しい基材で
なる第１の基板（１１）に形成された第１の端子群（１
２）とを接合し、この第１の端子群（１２）とその外側
の周辺領域に形成された第２の端子群（１３）とを電気
的に接続し、さらに、第２の端子群（１３）を第２の基
板（２１）に形成された第３の端子群（２２）に接合
し、この第３の端子群（２２）と電気的に接続された第
４の端子群（２３）を外部部材に接続する構成とする。
伴って端子のピッチが狭くなった場合でも、チップ上の
パッドとパッケージ基板上の端子との接続部分の高い信
頼性を確保することのできるパッケージ型半導体装置を
提供する。 【解決手段】 半導体チップ（１）に形成されたパッド
（２）を、線膨張係数が半導体チップと略等しい基材で
なる第１の基板（１１）に形成された第１の端子群（１
２）とを接合し、この第１の端子群（１２）とその外側
の周辺領域に形成された第２の端子群（１３）とを電気
的に接続し、さらに、第２の端子群（１３）を第２の基
板（２１）に形成された第３の端子群（２２）に接合
し、この第３の端子群（２２）と電気的に接続された第
４の端子群（２３）を外部部材に接続する構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップに近
い構造にてプリント配線基板等の外部部材に装着するに
好適なパッケージ型半導体装置に関する。
い構造にてプリント配線基板等の外部部材に装着するに
好適なパッケージ型半導体装置に関する。
【０００２】
【従来の技術】例えば、集積回路カード、ゲーム用マス
クＲＯＭカード、小型携帯電話機などに使用される半導
体装置は、パッケージの小型化、薄型化に対する要求が
特に強い。このような要求に応じるべく、チップに近い
構造（Chip Scale Package）のパッケージ型半導体装置
の実装技術が発展しており、例えば、フリップチップ実
装が知られている。このフリップチップ実装は、ベアチ
ップの素子形成面の金属バンプ電極を配線基板上の一面
に形成されている電極パッドに押し付けて接続（フリッ
プチップボンディング）するものである。
クＲＯＭカード、小型携帯電話機などに使用される半導
体装置は、パッケージの小型化、薄型化に対する要求が
特に強い。このような要求に応じるべく、チップに近い
構造（Chip Scale Package）のパッケージ型半導体装置
の実装技術が発展しており、例えば、フリップチップ実
装が知られている。このフリップチップ実装は、ベアチ
ップの素子形成面の金属バンプ電極を配線基板上の一面
に形成されている電極パッドに押し付けて接続（フリッ
プチップボンディング）するものである。
【０００３】一方、半導体チップの加工技術の進歩に伴
い、チップサイズの縮小と、端子数の増加が進んでい
る。例えば、シリコンチップ（以下、単にチップとも言
う）の最小加工寸法が０．２５μｍ程度の技術を用いた
場合、シリコンチップの用途にもよるが、１０ｍｍ角の
チップで１０００個程度のパッドが必要になる。
い、チップサイズの縮小と、端子数の増加が進んでい
る。例えば、シリコンチップ（以下、単にチップとも言
う）の最小加工寸法が０．２５μｍ程度の技術を用いた
場合、シリコンチップの用途にもよるが、１０ｍｍ角の
チップで１０００個程度のパッドが必要になる。
【０００４】このようなシリコンチップをパッケージ基
板に搭載して、該パッドとパッケージ基板上の端子とを
接続する必要があるが、図１２に示したように、半導体
チップ１の四つの縁端部にこれらのパッド２を一列に配
置した場合には、パッド２のピッチは４０μｍ程度にな
る。このように、微細なピッチで配置されたパッド２を
従来から用いられてきたワイヤボンディングやＴＡＢ
（Tape Automated Bonding）技術で、パッケージ基板上
の端子と接続することは、パッケージ基板上の配線形
成、接続のために必要とされる位置合せ精度の高いもの
が要求され、事実上、困難になってきている。
板に搭載して、該パッドとパッケージ基板上の端子とを
接続する必要があるが、図１２に示したように、半導体
チップ１の四つの縁端部にこれらのパッド２を一列に配
置した場合には、パッド２のピッチは４０μｍ程度にな
る。このように、微細なピッチで配置されたパッド２を
従来から用いられてきたワイヤボンディングやＴＡＢ
（Tape Automated Bonding）技術で、パッケージ基板上
の端子と接続することは、パッケージ基板上の配線形
成、接続のために必要とされる位置合せ精度の高いもの
が要求され、事実上、困難になってきている。
【０００５】そこで、図１３に示すように、パッド２を
半導体チップ１の略全面に格子状に配置し、パッケージ
基板上に同様に配置した接続端子群とをはんだバンプを
介して接続する方法がある。この場合、半導体チップ１
上に３２０μｍのピッチで３２行、３２列の格子状にす
れば１０２４個のパッド２を配置することができる。従
って、図１２に示したように、半導体チップ１の四つの
縁端部にパッド２を一列に配置する場合と比較して、パ
ッドのピッチを格段に広げることができ、また、位置合
せ精度も大幅に緩和される。
半導体チップ１の略全面に格子状に配置し、パッケージ
基板上に同様に配置した接続端子群とをはんだバンプを
介して接続する方法がある。この場合、半導体チップ１
上に３２０μｍのピッチで３２行、３２列の格子状にす
れば１０２４個のパッド２を配置することができる。従
って、図１２に示したように、半導体チップ１の四つの
縁端部にパッド２を一列に配置する場合と比較して、パ
ッドのピッチを格段に広げることができ、また、位置合
せ精度も大幅に緩和される。
【０００６】このように、パッドが格子状に配置された
チップをＦＲ４等のパッケージ基板に搭載し、ＢＧＡ
（Ball Grid Array ）パッケージの構成例を図１４に示
す。ここでは、パッケージ基板５の一方の主面の中央部
に半導体チップ１のパッド２に対応する端子群６が形成
され、パッケージ基板５の他方の主面の中央部を除いた
周辺の広い領域に外部接続用の端子群７が形成されると
共に、一方の主面の端子群６と他方の主面の端子群７と
が端子毎に配線８によって電気的に接続されている。そ
して、パッケージ基板５の一方の主面の端子群６に半導
体チップ１のパッド２がはんだバンプ３で接合されてい
る。また、はんだバンプ３の周囲にはエポキシ樹脂等の
接着剤４が充填され、これによって、半導体チップ１が
パッケージ基板５に密着固定される。この場合、端子群
６から導出される配線の間隔は５０μｍに、配線幅も５
０μｍ以下に制限される。
チップをＦＲ４等のパッケージ基板に搭載し、ＢＧＡ
（Ball Grid Array ）パッケージの構成例を図１４に示
す。ここでは、パッケージ基板５の一方の主面の中央部
に半導体チップ１のパッド２に対応する端子群６が形成
され、パッケージ基板５の他方の主面の中央部を除いた
周辺の広い領域に外部接続用の端子群７が形成されると
共に、一方の主面の端子群６と他方の主面の端子群７と
が端子毎に配線８によって電気的に接続されている。そ
して、パッケージ基板５の一方の主面の端子群６に半導
体チップ１のパッド２がはんだバンプ３で接合されてい
る。また、はんだバンプ３の周囲にはエポキシ樹脂等の
接着剤４が充填され、これによって、半導体チップ１が
パッケージ基板５に密着固定される。この場合、端子群
６から導出される配線の間隔は５０μｍに、配線幅も５
０μｍ以下に制限される。
【０００７】
【発明が解決しようとする課題】半導体チップに対する
加工技術がさらに進み、最小加工寸法が今後、８０％ず
つ数次に亘って縮小されるとチップサイズも８０％ずつ
縮小されてゆく。従って、図１２に示したように、パッ
ド２を半導体チップ１の四つの縁端部に一列に配置した
場合にはパッド２の間隔は４０μｍ，３２μｍ，２６μ
ｍ，２０μｍ，１６μｍ，１３μｍ，・・・のように狭
くなり、図１３に示したように、半導体チップ１の全面
に亘って格子状に形成した場合にはパッド２の間隔は３
２０μｍ，２５０μｍ，２００μｍ，１６０μｍ，１２
０μｍ，９６μｍ，・・・のように狭くなる。
加工技術がさらに進み、最小加工寸法が今後、８０％ず
つ数次に亘って縮小されるとチップサイズも８０％ずつ
縮小されてゆく。従って、図１２に示したように、パッ
ド２を半導体チップ１の四つの縁端部に一列に配置した
場合にはパッド２の間隔は４０μｍ，３２μｍ，２６μ
ｍ，２０μｍ，１６μｍ，１３μｍ，・・・のように狭
くなり、図１３に示したように、半導体チップ１の全面
に亘って格子状に形成した場合にはパッド２の間隔は３
２０μｍ，２５０μｍ，２００μｍ，１６０μｍ，１２
０μｍ，９６μｍ，・・・のように狭くなる。
【０００８】しかして、パッド２を半導体チップ１の四
つの縁端部に一列に配置した場合には、パッケージ基板
の端子と接続するために極めて精度の高い装置が必要と
なるだけでなく、接続時に必要となる加熱工程により、
パッケージ基板５と半導体チップ１との線膨張係数の差
によって生じる寸法変化が原因で、所望とする端子に接
続できない場合が起こり得る。
つの縁端部に一列に配置した場合には、パッケージ基板
の端子と接続するために極めて精度の高い装置が必要と
なるだけでなく、接続時に必要となる加熱工程により、
パッケージ基板５と半導体チップ１との線膨張係数の差
によって生じる寸法変化が原因で、所望とする端子に接
続できない場合が起こり得る。
【０００９】また、パッド２を格子状に配置し、はんだ
バンプで接続する場合にも次のような課題が生じる。す
なわち、半導体チップ１とパッケージ基板５の線膨張係
数が異なるために、接続部分であるはんだバンプ３に
は、周囲温度の変化や、半導体チップ１が動作すること
によって発生する熱によりひずみを生じ、熱サイクルの
繰返しにより疲労破壊が生じる。この場合、ひずみ量が
大きいほど少ない熱サイクル数で疲労破壊が生じる。該
ひずみ量は、はんだバンプ３の高さ、すなわち、半導体
チップ１のパッド２とパッケージ基板５の間隔（以下、
接続高さと呼ぶ）が狭いほど大きく（接続高さが低いほ
どはんだバンプに生じるひずみが大きい）、疲労寿命は
短い。
バンプで接続する場合にも次のような課題が生じる。す
なわち、半導体チップ１とパッケージ基板５の線膨張係
数が異なるために、接続部分であるはんだバンプ３に
は、周囲温度の変化や、半導体チップ１が動作すること
によって発生する熱によりひずみを生じ、熱サイクルの
繰返しにより疲労破壊が生じる。この場合、ひずみ量が
大きいほど少ない熱サイクル数で疲労破壊が生じる。該
ひずみ量は、はんだバンプ３の高さ、すなわち、半導体
チップ１のパッド２とパッケージ基板５の間隔（以下、
接続高さと呼ぶ）が狭いほど大きく（接続高さが低いほ
どはんだバンプに生じるひずみが大きい）、疲労寿命は
短い。
【００１０】例えば、はんだバンプ３の材料としてＰｂ
Ｓｎの共晶はんだを用い、チップのパッドの直径を１０
０μｍ、パッケージ基板の電極の直径を１００μｍと
し、パッケージ基板５として線膨張係数が１４×１０-6
程度のプラスチック基板を用い、接続高さを６０μｍに
設定し、半導体チップ１とパッケージ基板５との間に線
膨張係数が２０×１０-6程度の樹脂を接着剤４として充
填し、半導体チップ１とパッケージ基板５とを密着固定
した場合、温度サイクル条件−６５℃〜１２５℃で試験
すると、約６００サイクル程度ではんだバンプ３に初期
の亀裂が入り始め、約２０００サイクル程度にて破壊に
到る。
Ｓｎの共晶はんだを用い、チップのパッドの直径を１０
０μｍ、パッケージ基板の電極の直径を１００μｍと
し、パッケージ基板５として線膨張係数が１４×１０-6
程度のプラスチック基板を用い、接続高さを６０μｍに
設定し、半導体チップ１とパッケージ基板５との間に線
膨張係数が２０×１０-6程度の樹脂を接着剤４として充
填し、半導体チップ１とパッケージ基板５とを密着固定
した場合、温度サイクル条件−６５℃〜１２５℃で試験
すると、約６００サイクル程度ではんだバンプ３に初期
の亀裂が入り始め、約２０００サイクル程度にて破壊に
到る。
【００１１】このときのはんだバンプ３の接続部分の拡
大縦断面図を図１５に示す。同図に示すように、はんだ
バンプ３の外形形状は鼓形をなし、その横断面の外形が
点Ａを中心とした略円形となる。この円の直径を接続幅
とすると、この場合の接続幅は約１２０μｍ程度にな
る。
大縦断面図を図１５に示す。同図に示すように、はんだ
バンプ３の外形形状は鼓形をなし、その横断面の外形が
点Ａを中心とした略円形となる。この円の直径を接続幅
とすると、この場合の接続幅は約１２０μｍ程度にな
る。
【００１２】図１６はパッド２のピッチが９６μｍ程度
に縮小された場合のはんだバンプ３の接続部分の拡大縦
断面図であり、基材の材質、半導体チップ１とパッケー
ジ基板５とを固定する接着剤４として同じ材料を用い、
半導体チップ１上のパッド径をパッドピッチの縮小率と
同じとして直径を３２μｍ、パッケージ基板５上の端子
群６の各端子の直径を３２μｍ、接続高さが６０μｍと
なるようにはんだバンプ３の体積を選択すると、接続幅
は７０μｍ程度になる。この場合には隣接するはんだバ
ンプ３間の距離が２６μｍ未満となり、接続端子どうし
の短絡が発生するようになる。パッドピッチをこれ以上
縮小しようとすれば、信頼性を確保するために必要な接
続高さが維持できなくなる。
に縮小された場合のはんだバンプ３の接続部分の拡大縦
断面図であり、基材の材質、半導体チップ１とパッケー
ジ基板５とを固定する接着剤４として同じ材料を用い、
半導体チップ１上のパッド径をパッドピッチの縮小率と
同じとして直径を３２μｍ、パッケージ基板５上の端子
群６の各端子の直径を３２μｍ、接続高さが６０μｍと
なるようにはんだバンプ３の体積を選択すると、接続幅
は７０μｍ程度になる。この場合には隣接するはんだバ
ンプ３間の距離が２６μｍ未満となり、接続端子どうし
の短絡が発生するようになる。パッドピッチをこれ以上
縮小しようとすれば、信頼性を確保するために必要な接
続高さが維持できなくなる。
【００１３】また、半導体チップ１とパッケージ基板５
との間隙に充填させて両者を接着固定するための樹脂に
は、その線膨張係数を接続端子であるはんだバンプ３の
線膨張係数に近付けるために、ＳｉＯ2 を用いたフィラ
ーが混入されている。このフィラーの粒径は１０〜３０
μｍの大きさに調整されているが、上述したように、隣
接する接続端子間距離が６０μｍ未満になると、接続端
子間を通ってフィラー入り樹脂が充填され難くなる。こ
の場合には半導体チップ１とパッケージ基板５との間に
樹脂が充填されない部分が発生し、この部分におけるは
んだバンプ３の接続の信頼性が確保できなくなる。
との間隙に充填させて両者を接着固定するための樹脂に
は、その線膨張係数を接続端子であるはんだバンプ３の
線膨張係数に近付けるために、ＳｉＯ2 を用いたフィラ
ーが混入されている。このフィラーの粒径は１０〜３０
μｍの大きさに調整されているが、上述したように、隣
接する接続端子間距離が６０μｍ未満になると、接続端
子間を通ってフィラー入り樹脂が充填され難くなる。こ
の場合には半導体チップ１とパッケージ基板５との間に
樹脂が充填されない部分が発生し、この部分におけるは
んだバンプ３の接続の信頼性が確保できなくなる。
【００１４】本発明は上記の課題を解決するためになさ
れたものでその目的は半導体の加工技術の進歩により、
チップ上に形成される端子数の増加に伴ってパッケージ
基板との接続ピッチが狭くなった場合でも、チップ上の
パッドとパッケージ基板上の端子との接続部分の高い信
頼性を確保することのできるパッケージ型半導体装置を
提供するにある。
れたものでその目的は半導体の加工技術の進歩により、
チップ上に形成される端子数の増加に伴ってパッケージ
基板との接続ピッチが狭くなった場合でも、チップ上の
パッドとパッケージ基板上の端子との接続部分の高い信
頼性を確保することのできるパッケージ型半導体装置を
提供するにある。
【００１５】
【課題を解決するための手段】請求項１に係る発明は、
一つの主面に所定値以上の間隔をおいて多数のパッドが
形成された半導体チップと、線膨張係数が半導体チップ
と略等しい基材でなり、一つの主面の中央部に半導体チ
ップのパッドと対応する位置に形成され、かつ、各パッ
ドに接合された第１の端子群と、第１の端子群の外側の
周辺領域に第１の端子群よりも広い間隔をおいて形成さ
れ、かつ、第１の端子群のそれぞれに対して電気的に接
続された第２の端子群とを有する第１の基板と、一方の
主面の周辺領域に第１の基板の第２の端子群と対応する
位置に形成され、かつ、第２の端子群のそれぞれに対し
て接合された第３の端子群と、他方の主面の少なくとも
周辺領域に第３の端子群よりも広い間隔をおいて形成さ
れ、第３の端子群のそれぞれに対して電気的に接続され
た第４の端子群とを有する第２の基板と、を備えたパッ
ケージ型半導体装置である。
一つの主面に所定値以上の間隔をおいて多数のパッドが
形成された半導体チップと、線膨張係数が半導体チップ
と略等しい基材でなり、一つの主面の中央部に半導体チ
ップのパッドと対応する位置に形成され、かつ、各パッ
ドに接合された第１の端子群と、第１の端子群の外側の
周辺領域に第１の端子群よりも広い間隔をおいて形成さ
れ、かつ、第１の端子群のそれぞれに対して電気的に接
続された第２の端子群とを有する第１の基板と、一方の
主面の周辺領域に第１の基板の第２の端子群と対応する
位置に形成され、かつ、第２の端子群のそれぞれに対し
て接合された第３の端子群と、他方の主面の少なくとも
周辺領域に第３の端子群よりも広い間隔をおいて形成さ
れ、第３の端子群のそれぞれに対して電気的に接続され
た第４の端子群とを有する第２の基板と、を備えたパッ
ケージ型半導体装置である。
【００１６】請求項２に係る発明は、請求項１に記載の
パッケージ型半導体装置において、第２の基板は、中央
部に半導体チップを遊挿する開口を備えたものである。
パッケージ型半導体装置において、第２の基板は、中央
部に半導体チップを遊挿する開口を備えたものである。
【００１７】請求項３に係る発明は、請求項１に記載の
パッケージ型半導体装置において、半導体チップは、第
２及び第３の端子群が接合される第１の基板の一つの主
面と第２の基板の一方の主面との間隔よりも薄く形成さ
れ、第２の基板は、他方の主面の略全面に亘って第４の
端子群が形成されたものである。
パッケージ型半導体装置において、半導体チップは、第
２及び第３の端子群が接合される第１の基板の一つの主
面と第２の基板の一方の主面との間隔よりも薄く形成さ
れ、第２の基板は、他方の主面の略全面に亘って第４の
端子群が形成されたものである。
【００１８】請求項４に係る発明は、一つの主面に所定
値以上の間隔をおいて多数のパッドが形成された半導体
チップと、線膨張係数が半導体チップと略等しい基材で
なり、一方の主面の中央部に半導体チップのパッドと対
応する位置に形成され、かつ、各パッドに接合された第
１の端子群と、他方の主面に第１の端子群よりも広い間
隔をおいて形成され、かつ、第１の端子群のそれぞれに
対してスルーホール配線を介して電気的に接続された第
２の端子群とを有する第１の基板と、一方の主面に第１
の基板の第２の端子群と対応する位置に形成され、か
つ、第２の端子群のそれぞれ対して接合された第３の端
子群と、他方の主面に第３の端子群よりも広い間隔をお
いて形成され、第３の端子群のそれぞれに対して電気的
に接続された第４の端子群とを有する第２の基板と、を
備えたパッケージ型半導体装置である。
値以上の間隔をおいて多数のパッドが形成された半導体
チップと、線膨張係数が半導体チップと略等しい基材で
なり、一方の主面の中央部に半導体チップのパッドと対
応する位置に形成され、かつ、各パッドに接合された第
１の端子群と、他方の主面に第１の端子群よりも広い間
隔をおいて形成され、かつ、第１の端子群のそれぞれに
対してスルーホール配線を介して電気的に接続された第
２の端子群とを有する第１の基板と、一方の主面に第１
の基板の第２の端子群と対応する位置に形成され、か
つ、第２の端子群のそれぞれ対して接合された第３の端
子群と、他方の主面に第３の端子群よりも広い間隔をお
いて形成され、第３の端子群のそれぞれに対して電気的
に接続された第４の端子群とを有する第２の基板と、を
備えたパッケージ型半導体装置である。
【００１９】請求項５に係る発明は、請求項４に記載の
パッケージ型半導体装置において、第２の基板は、第１
の基板の縁端の外側に所定の寸法だけ食み出す平面領域
を有するものである。
パッケージ型半導体装置において、第２の基板は、第１
の基板の縁端の外側に所定の寸法だけ食み出す平面領域
を有するものである。
【００２０】請求項６に係る発明は、請求項５に記載の
パッケージ型半導体装置において、平面領域の一方の主
面に装着された枠状の補強部材を備えたものである。
パッケージ型半導体装置において、平面領域の一方の主
面に装着された枠状の補強部材を備えたものである。
【００２１】請求項７に係る発明は、請求項１乃至６の
いずれかに記載のパッケージ型半導体装置において、第
１の基板をシリコンで形成したものである。
いずれかに記載のパッケージ型半導体装置において、第
１の基板をシリコンで形成したものである。
【００２２】請求項８に係る発明は、請求項１乃至７の
いずれかに記載のパッケージ型半導体装置において、第
２の基板をガラスクロスに樹脂を含浸させた積層板で形
成したものである。
いずれかに記載のパッケージ型半導体装置において、第
２の基板をガラスクロスに樹脂を含浸させた積層板で形
成したものである。
【００２３】請求項９に係る発明は、一つの主面の略全
体に亘る領域に所定値以上の間隔をおいて多数のパッド
が形成された半導体チップと、線膨張係数が半導体チッ
プと略等しい基材でなり、一つの主面の中央部に半導体
チップのパッドと対応する位置に形成され、かつ、各パ
ッドに接合された端子群と、端子群の外側の周辺領域に
端子群よりも広い間隔をおいて植設され、かつ、端子群
のそれぞれに対して電気的に接続された金属柱とを有す
る基板と、を備えたパッケージ型半導体装置である。
体に亘る領域に所定値以上の間隔をおいて多数のパッド
が形成された半導体チップと、線膨張係数が半導体チッ
プと略等しい基材でなり、一つの主面の中央部に半導体
チップのパッドと対応する位置に形成され、かつ、各パ
ッドに接合された端子群と、端子群の外側の周辺領域に
端子群よりも広い間隔をおいて植設され、かつ、端子群
のそれぞれに対して電気的に接続された金属柱とを有す
る基板と、を備えたパッケージ型半導体装置である。
【００２４】請求項１０に係る発明は、請求項９に記載
のパッケージ型半導体装置において、基板をシリコンで
形成したものである。
のパッケージ型半導体装置において、基板をシリコンで
形成したものである。
【００２５】
【発明の実施の形態】以下、本発明を図面に示す好適な
実施形態に基づいて詳細に説明する。図１は本発明に係
るパッケージ型半導体装置の第１の実施形態の構成を示
す縦断面図及び底面図である。図中、従来装置を示す図
１４乃至図１６と同一の符号を付したものはそれぞれ同
一の要素を示している。ここで、半導体チップ１の一つ
の主面、すなわち、（ａ）で見て上側で、（ｂ）で見て
裏側に多数のパッド２が格子状に形成されている。図２
はこの半導体チップ１上に形成されたパッド２の配置例
であり、後述するように、パッケージ基板の配線の都合
上、半導体チップ１の中央部を除く周辺領域に格子状に
配置されている。この半導体チップ１は第１の基板とし
てのシリコン基板１１に接続固定されている。半導体チ
ップ１上のパッド２は９６μｍのピッチで形成される。
実施形態に基づいて詳細に説明する。図１は本発明に係
るパッケージ型半導体装置の第１の実施形態の構成を示
す縦断面図及び底面図である。図中、従来装置を示す図
１４乃至図１６と同一の符号を付したものはそれぞれ同
一の要素を示している。ここで、半導体チップ１の一つ
の主面、すなわち、（ａ）で見て上側で、（ｂ）で見て
裏側に多数のパッド２が格子状に形成されている。図２
はこの半導体チップ１上に形成されたパッド２の配置例
であり、後述するように、パッケージ基板の配線の都合
上、半導体チップ１の中央部を除く周辺領域に格子状に
配置されている。この半導体チップ１は第１の基板とし
てのシリコン基板１１に接続固定されている。半導体チ
ップ１上のパッド２は９６μｍのピッチで形成される。
【００２６】このシリコン基板１１の一つの主面、すな
わち、（ａ）で見て下側で、（ｂ）で見て表側に第１の
端子群１２が形成されている。この第１の端子群１２の
各端子は半導体チップ１の各パッド２に対応する位置に
形成され、互いに対応する端子とパッドとがはんだバン
プ３によって相互に接合されている。これらのはんだバ
ンプ３の周囲の間隙にエポキシ樹脂等の接着剤４が充填
され、半導体チップ１とシリコン基板１１とが接続固定
されている。
わち、（ａ）で見て下側で、（ｂ）で見て表側に第１の
端子群１２が形成されている。この第１の端子群１２の
各端子は半導体チップ１の各パッド２に対応する位置に
形成され、互いに対応する端子とパッドとがはんだバン
プ３によって相互に接合されている。これらのはんだバ
ンプ３の周囲の間隙にエポキシ樹脂等の接着剤４が充填
され、半導体チップ１とシリコン基板１１とが接続固定
されている。
【００２７】図３はシリコン基板１１の一つの主面の端
子群の形成状態及び配線の状態を示す説明図である。図
３から明らかなように、半導体チップ１のパッド２に対
応する位置に第１の端子群１２が形成され、その周辺領
域に第１の端子群１２と同数又はそれ以上の個数を有す
る第２の端子群１３が形成されている。第１の端子群１
２を構成する端子からそれぞれ配線１６が導出され、第
２の端子群１３を構成する各端子に接続されている。
子群の形成状態及び配線の状態を示す説明図である。図
３から明らかなように、半導体チップ１のパッド２に対
応する位置に第１の端子群１２が形成され、その周辺領
域に第１の端子群１２と同数又はそれ以上の個数を有す
る第２の端子群１３が形成されている。第１の端子群１
２を構成する端子からそれぞれ配線１６が導出され、第
２の端子群１３を構成する各端子に接続されている。
【００２８】因みに、半導体チップ１上のパッド２は９
６μｍのピッチで形成され、シリコン基板１１の第２の
端子群１３は５００μｍのピッチで形成される。そし
て、半導体チップ１をシリコン基板１１上にはんだバン
プ３で接続した場合、接続端子のピッチが９６μｍ、接
続端子径は４０μｍである。接続の幅は接続端子径と略
同じ４０μｍである。半導体チップ１上のパッド２が９
６μｍのピッチで３０行、３０列で９００個配置されて
いる場合（シリコン基板１１の中央部の半導体チップ１
が搭載される領域には端子は配置されていない）、シリ
コン基板１１の大きさは１６ｍｍ角程度に収まる。
６μｍのピッチで形成され、シリコン基板１１の第２の
端子群１３は５００μｍのピッチで形成される。そし
て、半導体チップ１をシリコン基板１１上にはんだバン
プ３で接続した場合、接続端子のピッチが９６μｍ、接
続端子径は４０μｍである。接続の幅は接続端子径と略
同じ４０μｍである。半導体チップ１上のパッド２が９
６μｍのピッチで３０行、３０列で９００個配置されて
いる場合（シリコン基板１１の中央部の半導体チップ１
が搭載される領域には端子は配置されていない）、シリ
コン基板１１の大きさは１６ｍｍ角程度に収まる。
【００２９】なお、図３においては、実際のものと比較
してパッド数及び端子数を省略して一つの平面内で接続
する構成を例示したが、実際のものにおいては多層に配
線することもできる。
してパッド数及び端子数を省略して一つの平面内で接続
する構成を例示したが、実際のものにおいては多層に配
線することもできる。
【００３０】なお、、シリコン基板１１に形成される配
線１６にはＡｌ又はＣｕが用いられ、各端子の接続には
ＰｂＳｎ系のはんだが用いられる。また、半導体チップ
１上のＡｌでなるパッド２とはんだバンプ３の界面に
は、はんだとＡｌとの拡散を防ぐためにバリアメタルが
コーティングされる。このバリアメタルとしては、Ｔ
ｉ，Ｃｕ，Ｃｒ，Ｗ，Ｂｉ，Ｐｄ，Ａｕ，Ｐｔ等を組合
わせたものが用いられる。シリコン基板１１に形成され
る端子の材料がＡｌの場合には、前述したと同様に端子
とはんだとの界面にバリアメタルがコーティングされ
る。半導体チップ１とシリコン基板１１との間の接続端
子の高さは５〜１０μｍに設定される。
線１６にはＡｌ又はＣｕが用いられ、各端子の接続には
ＰｂＳｎ系のはんだが用いられる。また、半導体チップ
１上のＡｌでなるパッド２とはんだバンプ３の界面に
は、はんだとＡｌとの拡散を防ぐためにバリアメタルが
コーティングされる。このバリアメタルとしては、Ｔ
ｉ，Ｃｕ，Ｃｒ，Ｗ，Ｂｉ，Ｐｄ，Ａｕ，Ｐｔ等を組合
わせたものが用いられる。シリコン基板１１に形成され
る端子の材料がＡｌの場合には、前述したと同様に端子
とはんだとの界面にバリアメタルがコーティングされ
る。半導体チップ１とシリコン基板１１との間の接続端
子の高さは５〜１０μｍに設定される。
【００３１】次に、このシリコン基板１１は第２の基板
としての樹脂基板２１に接続固定されている。樹脂基板
２１としては、ＦＲ４，ＦＲ５，ＢＴレジンなどのガラ
スクロスに樹脂が含浸された材料が用いられ、中央部に
半導体チップ１を遊挿させる開口２５を有し、外側寸法
がシリコン基板１１よりも一回り大きく形成され、全体
が枠型の形状を有している。この樹脂基板２１の一方の
主面にはシリコン基板１１の第２の端子群１３と端子ど
うしが接続される第３の端子群２２が形成され、これら
の端子群の対応する端子どうしがはんだバンプ１４によ
って接合されている。この場合、シリコン基板１１の第
２の端子群１３と樹脂基板２１の第３の端子群２２との
はんだバンプ１４による接続高さは０．３ｍｍ、接続幅
は０．２５ｍｍ程度である。また、これらのはんだバン
プ１４の周囲の間隙にフィラー入りのエポキシ樹脂等の
接着剤２７が充填され、シリコン基板１１と樹脂基板２
１とが接続固定されている。樹脂基板２１の他方の主
面、すなわち、（ａ）で見て下側で、（ｂ）で見て表側
に第４の端子群２３が形成され、第３の端子群２２と第
４の端子群２３の端子どうしが配線２４によって接続さ
れている。第４の端子群２３の表面部に外部接続用のは
んだボール２６が固着され、プリント配線基板等の外部
部材に装着可能な構成になっている。この場合、はんだ
ボール２６のピッチは、例えば．０．５ｍｍ，０．８ｍ
ｍ，１．０ｍｍ，１．２ｍｍ等が選択される。
としての樹脂基板２１に接続固定されている。樹脂基板
２１としては、ＦＲ４，ＦＲ５，ＢＴレジンなどのガラ
スクロスに樹脂が含浸された材料が用いられ、中央部に
半導体チップ１を遊挿させる開口２５を有し、外側寸法
がシリコン基板１１よりも一回り大きく形成され、全体
が枠型の形状を有している。この樹脂基板２１の一方の
主面にはシリコン基板１１の第２の端子群１３と端子ど
うしが接続される第３の端子群２２が形成され、これら
の端子群の対応する端子どうしがはんだバンプ１４によ
って接合されている。この場合、シリコン基板１１の第
２の端子群１３と樹脂基板２１の第３の端子群２２との
はんだバンプ１４による接続高さは０．３ｍｍ、接続幅
は０．２５ｍｍ程度である。また、これらのはんだバン
プ１４の周囲の間隙にフィラー入りのエポキシ樹脂等の
接着剤２７が充填され、シリコン基板１１と樹脂基板２
１とが接続固定されている。樹脂基板２１の他方の主
面、すなわち、（ａ）で見て下側で、（ｂ）で見て表側
に第４の端子群２３が形成され、第３の端子群２２と第
４の端子群２３の端子どうしが配線２４によって接続さ
れている。第４の端子群２３の表面部に外部接続用のは
んだボール２６が固着され、プリント配線基板等の外部
部材に装着可能な構成になっている。この場合、はんだ
ボール２６のピッチは、例えば．０．５ｍｍ，０．８ｍ
ｍ，１．０ｍｍ，１．２ｍｍ等が選択される。
【００３２】かくして、図１乃至図３を用いて説明した
第１の実施形態によれば、半導体チップ１が搭載されて
いるシリコン基板１１が半導体チップ１と同じ線膨張係
数を有する材料で形成されているため、熱サイクルが繰
返されてもひずみを生じることはない。従って、接続端
子のピッチが縮小された場合、接続高さを確保するため
に接続幅が広がり、隣接するバンプ間が短絡するという
ような従来装置の課題が解決され、これによって、チッ
プ上のパッドとパッケージ基板上の端子との接続部分の
高い信頼性を確保することができる。
第１の実施形態によれば、半導体チップ１が搭載されて
いるシリコン基板１１が半導体チップ１と同じ線膨張係
数を有する材料で形成されているため、熱サイクルが繰
返されてもひずみを生じることはない。従って、接続端
子のピッチが縮小された場合、接続高さを確保するため
に接続幅が広がり、隣接するバンプ間が短絡するという
ような従来装置の課題が解決され、これによって、チッ
プ上のパッドとパッケージ基板上の端子との接続部分の
高い信頼性を確保することができる。
【００３３】また、半導体チップ１が搭載されているシ
リコン基板１１が半導体チップ１と同じ線膨張係数を有
する材料で形成されているため、これらの間隙に接着剤
４として充填される樹脂にフィラーを混入させる必要が
なくなり、フィラー入りの樹脂が充填されない部分が発
生するという従来装置の課題も同時に解決される。
リコン基板１１が半導体チップ１と同じ線膨張係数を有
する材料で形成されているため、これらの間隙に接着剤
４として充填される樹脂にフィラーを混入させる必要が
なくなり、フィラー入りの樹脂が充填されない部分が発
生するという従来装置の課題も同時に解決される。
【００３４】なお、シリコン基板１１に形成された第２
の端子群１３と、樹脂基板２１に形成された第３の端子
群２２との接合は、半導体チップ面と比較して表面積の
広い領域にピッチを広げて形成されているため、接続幅
及び間隙も広くなり、接合状態を強固にすることがで
き、また、フィラー入りの樹脂の使用も可能となり、強
固な接続固定が可能となる。
の端子群１３と、樹脂基板２１に形成された第３の端子
群２２との接合は、半導体チップ面と比較して表面積の
広い領域にピッチを広げて形成されているため、接続幅
及び間隙も広くなり、接合状態を強固にすることがで
き、また、フィラー入りの樹脂の使用も可能となり、強
固な接続固定が可能となる。
【００３５】なお、上記実施形態では、第１の基板とし
てシリコン基板を用いたが、線膨張係数が半導体チップ
１と同等であれば他の材料を用いても良い。
てシリコン基板を用いたが、線膨張係数が半導体チップ
１と同等であれば他の材料を用いても良い。
【００３６】図４は本発明に係るパッケージ型半導体装
置の第２の実施形態の構成を示す縦断面図及び底面図で
ある。図中、第１の実施形態を示す図１と同一の要素に
は同一の符号を付してその説明を省略する。これは、シ
リコン基板１１と樹脂基板２１との接続高さｈを第１の
実施形態と比較して高くすると共に、半導体チップ１の
厚さを接続高さｈよりも薄く形成し、さらに、中心部に
開口を持たない樹脂基板２１Ａを用いて、第１の実施形
態では形成できなかった、中央部にも第４の端子群２３
を構成する端子を配置した点が第１の実施形態と異なっ
ている。
置の第２の実施形態の構成を示す縦断面図及び底面図で
ある。図中、第１の実施形態を示す図１と同一の要素に
は同一の符号を付してその説明を省略する。これは、シ
リコン基板１１と樹脂基板２１との接続高さｈを第１の
実施形態と比較して高くすると共に、半導体チップ１の
厚さを接続高さｈよりも薄く形成し、さらに、中心部に
開口を持たない樹脂基板２１Ａを用いて、第１の実施形
態では形成できなかった、中央部にも第４の端子群２３
を構成する端子を配置した点が第１の実施形態と異なっ
ている。
【００３７】かかる構成により、樹脂基板２１Ａの外部
接続側の主面の略全面に亘って第４の端子群２３及びは
んだボール２６を配置することができ、第１の実施形態
と比較してスペース的に余裕を持たせての外部基板への
接続が可能となる。
接続側の主面の略全面に亘って第４の端子群２３及びは
んだボール２６を配置することができ、第１の実施形態
と比較してスペース的に余裕を持たせての外部基板への
接続が可能となる。
【００３８】図５は本発明に係るパッケージ型半導体装
置の第３の実施形態の構成を示す平面図及び縦断面図で
ある。図中、第２の実施形態を示す図４と同一の要素に
は同一の符号を付してその説明を省略する。これは、シ
リコン基板１１Ａの一方の主面、すなわち、上面の中央
部に半導体チップ１を搭載し、この半導体チップ１に形
成したパッド２とシリコン基板１１Ａの一方の主面に形
成した第１の端子群１２の各端子とを図１を用いて説明
したと同様にして接合し、かつ、接着剤４によって接続
固定するが、シリコン基板１１Ａの一方の主面に形成し
た第１の端子群１２と他方の主面の周辺領域に形成され
た第２の端子群１３とを、シリコン基板１１Ａの一方の
主面に形成した図示省略の配線と、スルーホール配線１
５とを用いて電気的に接続する点が第２の実施形態と構
成上異なっている。この場合、シリコン基板１１Ａは５
０〜１００μｍ程度に薄く研磨されており、スルーホー
ル配線１５を形成するために直径が１００μｍ程度の孔
が穿設される。
置の第３の実施形態の構成を示す平面図及び縦断面図で
ある。図中、第２の実施形態を示す図４と同一の要素に
は同一の符号を付してその説明を省略する。これは、シ
リコン基板１１Ａの一方の主面、すなわち、上面の中央
部に半導体チップ１を搭載し、この半導体チップ１に形
成したパッド２とシリコン基板１１Ａの一方の主面に形
成した第１の端子群１２の各端子とを図１を用いて説明
したと同様にして接合し、かつ、接着剤４によって接続
固定するが、シリコン基板１１Ａの一方の主面に形成し
た第１の端子群１２と他方の主面の周辺領域に形成され
た第２の端子群１３とを、シリコン基板１１Ａの一方の
主面に形成した図示省略の配線と、スルーホール配線１
５とを用いて電気的に接続する点が第２の実施形態と構
成上異なっている。この場合、シリコン基板１１Ａは５
０〜１００μｍ程度に薄く研磨されており、スルーホー
ル配線１５を形成するために直径が１００μｍ程度の孔
が穿設される。
【００３９】この第３の実施形態によれば、樹脂基板２
１Ａの外部接続側の主面の略全面に亘って第４の端子群
２３及びはんだボール２６を配置することができ、第１
の実施形態と比較してスペース的に余裕を持たせての外
部基板への接続が可能となる。
１Ａの外部接続側の主面の略全面に亘って第４の端子群
２３及びはんだボール２６を配置することができ、第１
の実施形態と比較してスペース的に余裕を持たせての外
部基板への接続が可能となる。
【００４０】図６乃至図９は図５に示す第３の実施形態
に用いられるシリコン基板１１Ａの他の構成例を示す縦
断面図である。このうち、図６に示したシリコン基板Ａ
には貫通孔１１１が形成された後、シリコン基板表面に
絶縁被膜１１２ａ，１１２ｂが形成されている。この絶
縁被膜の形成には種々の方法がある。例えば、高温炉に
おいてシリコンチップの半導体プロセスと同じように、
熱酸化膜を形成する方法がある。あるいは、ＳｉＯ2
（二酸化ケイ素）膜をＣＶＤ（Chemical VaporDepositi
on ）法により堆積したり、絶縁性有機樹脂をコーティ
ングなどの方法にて形成したり、さらには、これらの方
法を組合わせて形成しても良い。
に用いられるシリコン基板１１Ａの他の構成例を示す縦
断面図である。このうち、図６に示したシリコン基板Ａ
には貫通孔１１１が形成された後、シリコン基板表面に
絶縁被膜１１２ａ，１１２ｂが形成されている。この絶
縁被膜の形成には種々の方法がある。例えば、高温炉に
おいてシリコンチップの半導体プロセスと同じように、
熱酸化膜を形成する方法がある。あるいは、ＳｉＯ2
（二酸化ケイ素）膜をＣＶＤ（Chemical VaporDepositi
on ）法により堆積したり、絶縁性有機樹脂をコーティ
ングなどの方法にて形成したり、さらには、これらの方
法を組合わせて形成しても良い。
【００４１】続いて、貫通孔１１１をはんだ材あるいは
銀ペーストなどの導電性ペーストで埋めることになる
が、この工程に先立ち、導電性部材と絶縁材料との密着
性を高めるために、絶縁材料表面に真空蒸着やスパッタ
リングにより金属被膜を形成する。この金属被膜材料と
しては、Ｃｒ，Ｃｕ，Ｎｉ，Ｗ，Ｐｂ，Ａｌ，Ａｕ，Ｍ
ｏ，Ａｇあるいはこれらの材料を主材とした化合物、合
金などを用いることができる。
銀ペーストなどの導電性ペーストで埋めることになる
が、この工程に先立ち、導電性部材と絶縁材料との密着
性を高めるために、絶縁材料表面に真空蒸着やスパッタ
リングにより金属被膜を形成する。この金属被膜材料と
しては、Ｃｒ，Ｃｕ，Ｎｉ，Ｗ，Ｐｂ，Ａｌ，Ａｕ，Ｍ
ｏ，Ａｇあるいはこれらの材料を主材とした化合物、合
金などを用いることができる。
【００４２】次に、絶縁層１１２ａ，１１２ｂの上に１
層目の金属配線１１３ａ（直接接続される１１３−１ａ
を含む），１１３ｂ（直接接続される１１３−１ｂを含
む）を形成する。この導電パターンの代表的な材料とし
てはＣｕ，Ａｌなどがある。そして、これらの導電パタ
ーン上に絶縁層１１４ａ，１１４ｂを形成する。この絶
縁層の形成には、ＳｉＯ2 やＳｉＮをＣＶＤ法により堆
積したり、絶縁性樹脂をコーティングしたりする方法が
採用される。
層目の金属配線１１３ａ（直接接続される１１３−１ａ
を含む），１１３ｂ（直接接続される１１３−１ｂを含
む）を形成する。この導電パターンの代表的な材料とし
てはＣｕ，Ａｌなどがある。そして、これらの導電パタ
ーン上に絶縁層１１４ａ，１１４ｂを形成する。この絶
縁層の形成には、ＳｉＯ2 やＳｉＮをＣＶＤ法により堆
積したり、絶縁性樹脂をコーティングしたりする方法が
採用される。
【００４３】次に、絶縁層１１４ａ，１１４ｂに埋め込
み孔（Via hole）を形成し、ここに導電性部材１１５
ａ，１１５ｂを埋め込んで、２層目の金属配線１１６
ａ，１１ｂを形成し、続いて、絶縁層１１７ａ，１１７
ｂを形成すると共に、この絶縁層に、はんだボール埋め
込みのための開口１１８ａ、１１８ｂを形成する。以上
のプロセスにより２層の配線が形成される。また、これ
らのプロセスの繰り返しにより３層以上の多層配線を実
現することができる。
み孔（Via hole）を形成し、ここに導電性部材１１５
ａ，１１５ｂを埋め込んで、２層目の金属配線１１６
ａ，１１ｂを形成し、続いて、絶縁層１１７ａ，１１７
ｂを形成すると共に、この絶縁層に、はんだボール埋め
込みのための開口１１８ａ、１１８ｂを形成する。以上
のプロセスにより２層の配線が形成される。また、これ
らのプロセスの繰り返しにより３層以上の多層配線を実
現することができる。
【００４４】図６はシリコン基板１１Ａの両面を２層配
線する場合を示したが、半導体チップ１に形成されるパ
ッド２のピッチや個数、あるいは、樹脂基板２１Ａの大
きさの制約等に応じて、半導体チップ１が装着される一
方の主面の配線層数、他方の主面の配線層数を適宜選定
することができる。図７は一方の主面のみを２層配線し
た例で、図８は一方の主面を１層配線した例であり、図
９は一方の主面を２層配線し、他方の主面を１層配線し
た例である。これら図６乃至図９中、同一の符号を付し
たものはそれぞれ同一の要素を示している。
線する場合を示したが、半導体チップ１に形成されるパ
ッド２のピッチや個数、あるいは、樹脂基板２１Ａの大
きさの制約等に応じて、半導体チップ１が装着される一
方の主面の配線層数、他方の主面の配線層数を適宜選定
することができる。図７は一方の主面のみを２層配線し
た例で、図８は一方の主面を１層配線した例であり、図
９は一方の主面を２層配線し、他方の主面を１層配線し
た例である。これら図６乃至図９中、同一の符号を付し
たものはそれぞれ同一の要素を示している。
【００４５】図１０は本発明に係るパッケージ型半導体
装置の第４の実施形態の構成を示す平面図及び縦断面図
である。図中、第３の実施形態を示す図５と同一の要素
には同一の符号を付してその説明を省略する。この実施
形態は樹脂基板２１Ｂがポリイミド等のテープで構成さ
れた点が図５と大きく相違している。このようにポリイ
ミドのテープを用いるとパッケージ全体の厚さを図５に
示した実施形態と比較して格段に薄くすることができる
点に特徴がある。しかるに、ポリイミド製のテープは柔
軟であるがために、取扱い、接合作業に支障をきたし、
接続強度も低下する可能性がある。そこで、図５に示す
第３の実施形態と比較して樹脂基板２１Ｂの平面寸法を
幾分大きくし、その縁端部に枠型の金属整の補強部材３
１を接着固定したものである。
装置の第４の実施形態の構成を示す平面図及び縦断面図
である。図中、第３の実施形態を示す図５と同一の要素
には同一の符号を付してその説明を省略する。この実施
形態は樹脂基板２１Ｂがポリイミド等のテープで構成さ
れた点が図５と大きく相違している。このようにポリイ
ミドのテープを用いるとパッケージ全体の厚さを図５に
示した実施形態と比較して格段に薄くすることができる
点に特徴がある。しかるに、ポリイミド製のテープは柔
軟であるがために、取扱い、接合作業に支障をきたし、
接続強度も低下する可能性がある。そこで、図５に示す
第３の実施形態と比較して樹脂基板２１Ｂの平面寸法を
幾分大きくし、その縁端部に枠型の金属整の補強部材３
１を接着固定したものである。
【００４６】なお、補強部材３１としてＡｌ又はＣｕや
合金などを用いることができる。樹脂基板２１Ｂにはそ
の他にポリイミド等の樹脂フィルムを多層にラミネート
したものや、樹脂フィルムとガラスクロスに樹脂を含浸
させたような基板をラミネートしたものを用いることが
出来る。
合金などを用いることができる。樹脂基板２１Ｂにはそ
の他にポリイミド等の樹脂フィルムを多層にラミネート
したものや、樹脂フィルムとガラスクロスに樹脂を含浸
させたような基板をラミネートしたものを用いることが
出来る。
【００４７】補強部材３１の断面形状は、チップサイ
ズ、第１の基板としてのシリコン基板１１Ａ、第２の基
板としての樹脂基板２１Ｂのサイズの組合わせにより様
々な場合が考えられる。
ズ、第１の基板としてのシリコン基板１１Ａ、第２の基
板としての樹脂基板２１Ｂのサイズの組合わせにより様
々な場合が考えられる。
【００４８】例えば、図３の実施形態で説明したと同様
に、半導体チップ１の端子ピッチが９６μｍ、端子数が
１０００程度のとき、端子配列は３２行×３２列となり
チップサイズは略３．５ｍｍ角になる。シリコン基板１
１Ａの第２の端子１３のピッチを０．５ｍｍとした場合
はシリコン基板１１Ａの外形は約１６ｍｍ角である。シ
リコン基板１１Ａの第２の端子端子１３のピッチを１．
０ｍｍとした場合はシリコン基板１１Ａの外形は約３３
ｍｍ角になる。このような構成のものに使用される補強
部材３１の幅は約６〜７ｍｍで、厚さが０．２〜１．０
ｍｍである。
に、半導体チップ１の端子ピッチが９６μｍ、端子数が
１０００程度のとき、端子配列は３２行×３２列となり
チップサイズは略３．５ｍｍ角になる。シリコン基板１
１Ａの第２の端子１３のピッチを０．５ｍｍとした場合
はシリコン基板１１Ａの外形は約１６ｍｍ角である。シ
リコン基板１１Ａの第２の端子端子１３のピッチを１．
０ｍｍとした場合はシリコン基板１１Ａの外形は約３３
ｍｍ角になる。このような構成のものに使用される補強
部材３１の幅は約６〜７ｍｍで、厚さが０．２〜１．０
ｍｍである。
【００４９】また、シリコン基板１１Ａの第２の端子１
３のピッチを０．３２ｍｍとした場合はシリコン基板１
１Ａの外形は約１１ｍｍ角になる。この場合には補強部
材３１の幅は約１０〜１１ｍｍに選択される。
３のピッチを０．３２ｍｍとした場合はシリコン基板１
１Ａの外形は約１１ｍｍ角になる。この場合には補強部
材３１の幅は約１０〜１１ｍｍに選択される。
【００５０】この第４の実施形態によれば、第１の実施
形態と比較してスペース的に余裕を持たせての外部基板
への接続が可能となる効果のほかに、パッケージ全体の
厚さを薄くできる効果もある。
形態と比較してスペース的に余裕を持たせての外部基板
への接続が可能となる効果のほかに、パッケージ全体の
厚さを薄くできる効果もある。
【００５１】図１１は本発明に係るパッケージ型半導体
装置の第５の実施形態の構成を示す縦断面図及び底面図
である。図中、第１の実施形態を示す図１と同一の要素
には同一の符号を付してその説明を省略する。この実施
形態は図１に示した樹脂基板２１を除去し、その代わり
に、シリコン基板１１を構成する第２の端子群１３にそ
れぞれ金属でなる柱状部材３２を植設したものである。
これは接続対象の外部基板として一般にガラスエポキシ
基板が用いられることに対処するものである。すなわ
ち、シリコン基板１１とこれに接続される図示省略の外
部基板との線膨張係数の差に起因して接続部に歪みを生
じる。そこで、高さの高い柱状部材３２の曲りを利用し
て接続状態の劣化を未然に防止しようとするもので、柱
状部材３２としては直径が０．１〜０．２ｍｍ、長さが
２ｍｍ程度のＡｕ，Ｃｕ，ＰｂＳｂ等の丸棒を用いるこ
とができる。
装置の第５の実施形態の構成を示す縦断面図及び底面図
である。図中、第１の実施形態を示す図１と同一の要素
には同一の符号を付してその説明を省略する。この実施
形態は図１に示した樹脂基板２１を除去し、その代わり
に、シリコン基板１１を構成する第２の端子群１３にそ
れぞれ金属でなる柱状部材３２を植設したものである。
これは接続対象の外部基板として一般にガラスエポキシ
基板が用いられることに対処するものである。すなわ
ち、シリコン基板１１とこれに接続される図示省略の外
部基板との線膨張係数の差に起因して接続部に歪みを生
じる。そこで、高さの高い柱状部材３２の曲りを利用し
て接続状態の劣化を未然に防止しようとするもので、柱
状部材３２としては直径が０．１〜０．２ｍｍ、長さが
２ｍｍ程度のＡｕ，Ｃｕ，ＰｂＳｂ等の丸棒を用いるこ
とができる。
【００５２】かくして、第５の実施形態によれば、熱サ
イクルが繰返されても半導体チップ１とシリコン基板１
１との接合部にひずみを生じることはないという効果の
他に、構成の簡易化が実現される効果も得られる。
イクルが繰返されても半導体チップ１とシリコン基板１
１との接合部にひずみを生じることはないという効果の
他に、構成の簡易化が実現される効果も得られる。
【００５３】なお、上記の各実施形態では、半導体チッ
プ１のパッド２とシリコン基板１１の端子との接続に、
ＰｂＳｎ系のはんだを用いたが、本発明はこれに限定さ
れるものではなく、Ａｇ，Ｓｎ，Ｐｂ，Ａｂ，Ｚｎ，Ｉ
ｎ，Ｃｕのいずれか二つ以上の金属を組合わせたものを
使用しても上述したと同様な効果が得られる。また、は
んだを用いずに半導体チップ１上の配線をＣｕとし、シ
リコン基板１１上の配線もまたＣｕとした場合には、Ｃ
ｕどうしを接続するＣｕ−Ｃｕ接合を採用してもよい。
また、半導体チップ１上の配線の材質とシリコン基板の
配線の材質との組合わせに対して、Ａｌ−Ａｌ、Ａｕ−
Ａｕの接合も可能であり、さらに、バンプを介在させて
Ｃｕ−Ｓｎ−Ｃｕ，Ｃｕ−Ｓｎ−Ａｕの組合わせ接合も
可能である。
プ１のパッド２とシリコン基板１１の端子との接続に、
ＰｂＳｎ系のはんだを用いたが、本発明はこれに限定さ
れるものではなく、Ａｇ，Ｓｎ，Ｐｂ，Ａｂ，Ｚｎ，Ｉ
ｎ，Ｃｕのいずれか二つ以上の金属を組合わせたものを
使用しても上述したと同様な効果が得られる。また、は
んだを用いずに半導体チップ１上の配線をＣｕとし、シ
リコン基板１１上の配線もまたＣｕとした場合には、Ｃ
ｕどうしを接続するＣｕ−Ｃｕ接合を採用してもよい。
また、半導体チップ１上の配線の材質とシリコン基板の
配線の材質との組合わせに対して、Ａｌ−Ａｌ、Ａｕ−
Ａｕの接合も可能であり、さらに、バンプを介在させて
Ｃｕ−Ｓｎ−Ｃｕ，Ｃｕ−Ｓｎ−Ａｕの組合わせ接合も
可能である。
【００５４】
【発明の効果】以上の説明によって明らかなように請求
項１又は請求項２に係る発明によれば、半導体チップに
形成されたパッドを、線膨張係数が半導体チップと略等
しい基材でなる第１の基板に形成された第１の端子群と
を接合し、この第１の端子群とその外側の周辺領域に形
成された第２の端子群とを電気的に接続し、さらに、第
２の端子群を第２の基板に形成された第３の端子群に接
合し、この第３の端子群と電気的に接続された第４の端
子群を外部部材に接続する構成としたので、半導体チッ
プ上に形成される端子数の増加に伴ってパッケージ基板
との接続ピッチが狭くなった場合でも、チップ上のパッ
ドとパッケージ基板上の端子との接続部分の高い信頼性
を確保することができる。
項１又は請求項２に係る発明によれば、半導体チップに
形成されたパッドを、線膨張係数が半導体チップと略等
しい基材でなる第１の基板に形成された第１の端子群と
を接合し、この第１の端子群とその外側の周辺領域に形
成された第２の端子群とを電気的に接続し、さらに、第
２の端子群を第２の基板に形成された第３の端子群に接
合し、この第３の端子群と電気的に接続された第４の端
子群を外部部材に接続する構成としたので、半導体チッ
プ上に形成される端子数の増加に伴ってパッケージ基板
との接続ピッチが狭くなった場合でも、チップ上のパッ
ドとパッケージ基板上の端子との接続部分の高い信頼性
を確保することができる。
【００５５】請求項３に係る発明によれば、半導体チッ
プは、第２及び第３の端子群が接合された第１の基板と
第２の基板の一方の主面との間隔よりも薄く形成され、
第２の基板他方の主面の略全面に亘って第４の端子群が
形成されるので、スペース的に余裕を持たせての外部基
板への接続が可能になるという効果も得られる。
プは、第２及び第３の端子群が接合された第１の基板と
第２の基板の一方の主面との間隔よりも薄く形成され、
第２の基板他方の主面の略全面に亘って第４の端子群が
形成されるので、スペース的に余裕を持たせての外部基
板への接続が可能になるという効果も得られる。
【００５６】請求項４に係る発明によれば、第１の基板
として半導体チップの各パッドに接合された第１の端子
群と、他方の主面の形成された第２の端子群の各端子を
それぞれスルーホール配線を介して電気的に接続するよ
うにしたので、第２の基板の外部接続側の主面の略全面
に亘って第４の端子群を配置することができ、スペース
的に余裕を持たせての外部基板への接続が可能になると
いう効果も得られる。
として半導体チップの各パッドに接合された第１の端子
群と、他方の主面の形成された第２の端子群の各端子を
それぞれスルーホール配線を介して電気的に接続するよ
うにしたので、第２の基板の外部接続側の主面の略全面
に亘って第４の端子群を配置することができ、スペース
的に余裕を持たせての外部基板への接続が可能になると
いう効果も得られる。
【００５７】請求項５に係る発明によれば、第２の基板
として第１の基板の縁端の外側に所定の寸法だけ食み出
す平面領域を有しているので、この平面領域を補強に利
用することができる。
として第１の基板の縁端の外側に所定の寸法だけ食み出
す平面領域を有しているので、この平面領域を補強に利
用することができる。
【００５８】請求項６に係る発明によれば、上記平面領
域の一方の主面に装着された枠状の補強部材を備えてい
るので、パッケージ全体の厚さを薄くできる効果もあ
る。
域の一方の主面に装着された枠状の補強部材を備えてい
るので、パッケージ全体の厚さを薄くできる効果もあ
る。
【００５９】請求項７に係る発明によれば、第１の基板
をシリコンで形成したので、チップ上のパッドとパッケ
ージ基板上の端子との接続部分の高い信頼性を確保する
ことができる。
をシリコンで形成したので、チップ上のパッドとパッケ
ージ基板上の端子との接続部分の高い信頼性を確保する
ことができる。
【００６０】請求項８に係る発明によれば、第２の基板
をガラスクロスに樹脂を含浸させた積層板で形成したの
で、従来装置で採用された技術を利用して確実に外部基
板への接続が可能となる。
をガラスクロスに樹脂を含浸させた積層板で形成したの
で、従来装置で採用された技術を利用して確実に外部基
板への接続が可能となる。
【００６１】請求項９に係る発明によれば、一つの主面
の略全体に亘る領域に所定値以上の間隔をおいて多数の
パッドが形成された半導体チップと、線膨張係数が半導
体チップと略等しい基板に外部接続用の柱状部材を植設
した構成であるため、構成が簡易化がされるという効果
もある。
の略全体に亘る領域に所定値以上の間隔をおいて多数の
パッドが形成された半導体チップと、線膨張係数が半導
体チップと略等しい基板に外部接続用の柱状部材を植設
した構成であるため、構成が簡易化がされるという効果
もある。
【００６２】請求項１０に係る発明によれば、基板をシ
リコンで形成したので、チップ上のパッドとパッケージ
基板上の端子との接続部分の高い信頼性を確保すること
ができる利点もある。
リコンで形成したので、チップ上のパッドとパッケージ
基板上の端子との接続部分の高い信頼性を確保すること
ができる利点もある。
【図１】本発明に係るパッケージ型半導体装置の第１の
実施形態の構成を示す縦断面図及び底面図。
実施形態の構成を示す縦断面図及び底面図。
【図２】図１に示した第１の実施形態を構成する半導体
チップのパッドの配置例を示した平面図。
チップのパッドの配置例を示した平面図。
【図３】図１に示した第１の実施形態を構成するシリコ
ン基板の端子群及び配線の配置例を示した平面図。
ン基板の端子群及び配線の配置例を示した平面図。
【図４】本発明に係るパッケージ型半導体装置の第２の
実施形態の構成を示す縦断面図及び底面図。
実施形態の構成を示す縦断面図及び底面図。
【図５】本発明に係るパッケージ型半導体装置の第３の
実施形態の構成を示す平面図及び縦断面図
実施形態の構成を示す平面図及び縦断面図
【図６】図５に示した第３の実施形態を構成するシリコ
ン基板の他の構成を示す縦断面図。
ン基板の他の構成を示す縦断面図。
【図７】図５に示した第３の実施形態を構成するシリコ
ン基板の他の構成を示す縦断面図。
ン基板の他の構成を示す縦断面図。
【図８】図５に示した第３の実施形態を構成するシリコ
ン基板の他の構成を示す縦断面図。
ン基板の他の構成を示す縦断面図。
【図９】図５に示した第３の実施形態を構成するシリコ
ン基板の他の構成を示す縦断面図。
ン基板の他の構成を示す縦断面図。
【図１０】本発明に係るパッケージ型半導体装置の第４
の実施形態の構成を示す平面図及び縦断面図。
の実施形態の構成を示す平面図及び縦断面図。
【図１１】本発明に係るパッケージ型半導体装置の第５
の実施形態の構成を示す縦断面図及び底面図。
の実施形態の構成を示す縦断面図及び底面図。
【図１２】パッケージ形半導体装置を構成する半導体チ
ップのパッドの配置例を示した平面図。
ップのパッドの配置例を示した平面図。
【図１３】パッケージ形半導体装置を構成する半導体チ
ップのパッドの配置例を示した平面図。
ップのパッドの配置例を示した平面図。
【図１４】従来のパッケージ型半導体装置の構成を示す
縦断面図。
縦断面図。
【図１５】従来のパッケージ型半導体装置の詳細な構成
を示す拡大縦断面図。
を示す拡大縦断面図。
【図１６】従来のパッケージ型半導体装置の詳細な構成
を示す拡大縦断面図。
を示す拡大縦断面図。
１，１Ａ 半導体チップ ２ パッド ３ はんだバンプ ４，２７ 接着剤 １１，１１Ａ シリコン基板 １２ 第１の端子群 １３ 第２の端子群 １４ はんだバンプ １５ スルーホール配線 １６ 配線 ２１，２１Ａ、２１Ｂ 樹脂基板 ２２ 第３の端子群 ２３ 第４の端子群 ２４ 配線 ２５ 開口 ２６ はんだボール ３１ 補強部材 ３２ 柱状部材 １１１ 貫通孔 １１３ａ，１１３ｂ，１１３−１ａ，１１３−１ｂ １
層目の金属配線 １１６ａ，１１６ｂ ２層目の金属配線 １１７ａ，１１７ｂ 絶縁層 １１８ａ，１１８ｂ 開口
層目の金属配線 １１６ａ，１１６ｂ ２層目の金属配線 １１７ａ，１１７ｂ 絶縁層 １１８ａ，１１８ｂ 開口
Claims (10)
- 【請求項１】一つの主面に所定値以上の間隔をおいて多
数のパッドが形成された半導体チップと、 線膨張係数が前記半導体チップと略等しい基材でなり、
一つの主面の中央部に前記半導体チップのパッドと対応
する位置に形成され、かつ、前記各パッドに接合された
第１の端子群と、前記第１の端子群の外側の周辺領域に
前記第１の端子群よりも広い間隔をおいて形成され、か
つ、前記第１の端子群のそれぞれに対して電気的に接続
された第２の端子群とを有する第１の基板と、 一方の主面の周辺領域に前記第１の基板の第２の端子群
と対応する位置に形成され、かつ、前記第２の端子群の
それぞれに対して接合された第３の端子群と、他方の主
面の少なくとも周辺領域に前記第３の端子群よりも広い
間隔をおいて形成され、前記第３の端子群のそれぞれに
対して電気的に接続された第４の端子群とを有する第２
の基板と、 を備えたパッケージ型半導体装置。 - 【請求項２】前記第２の基板は、中央部に前記半導体チ
ップを遊挿する開口を備えた請求項１に記載のパッケー
ジ型半導体装置。 - 【請求項３】前記半導体チップは、前記第２及び第３の
端子群が接合される前記第１の基板の一つの主面と前記
第２の基板の一方の主面との間隔よりも薄く形成され、
前記第２の基板は、他方の主面の略全面に亘って前記第
４の端子群が形成された請求項１に記載のパッケージ型
半導体装置。 - 【請求項４】一つの主面に所定値以上の間隔をおいて多
数のパッドが形成された半導体チップと、 線膨張係数が前記半導体チップと略等しい基材でなり、
一方の主面の中央部に前記半導体チップのパッドと対応
する位置に形成され、かつ、前記各パッドに接合された
第１の端子群と、他方の主面に前記第１の端子群よりも
広い間隔をおいて形成され、かつ、前記第１の端子群の
それぞれに対してスルーホール配線を介して電気的に接
続された第２の端子群とを有する第１の基板と、 一方の主面に前記第１の基板の第２の端子群と対応する
位置に形成され、かつ、前記第２の端子群のそれぞれ対
して接合された第３の端子群と、他方の主面に前記第３
の端子群よりも広い間隔をおいて形成され、前記第３の
端子群のそれぞれに対して電気的に接続された第４の端
子群とを有する第２の基板と、 を備えたパッケージ型半導体装置。 - 【請求項５】前記第２の基板は、前記第１の基板の縁端
の外側に所定の寸法だけ食み出す平面領域を有する請求
項４に記載のパッケージ型半導体装置。 - 【請求項６】前記平面領域の一方の主面に装着された枠
状の補強部材を備えた請求項５に記載のパッケージ型半
導体装置。 - 【請求項７】前記第１の基板をシリコンで形成した請求
項１乃至６のいずれかに記載のパッケージ型半導体装
置。 - 【請求項８】前記第２の基板をガラスクロスに樹脂を含
浸させた積層板で形成した請求項１乃至７のいずれかに
記載のパッケージ型半導体装置。 - 【請求項９】一つの主面の略全体に亘る領域に所定値以
上の間隔をおいて多数のパッドが形成された半導体チッ
プと、 線膨張係数が前記半導体チップと略等しい基材でなり、
一つの主面の中央部に前記半導体チップのパッドと対応
する位置に形成され、かつ、前記各パッドに接合された
端子群と、前記端子群の外側の周辺領域に前記端子群よ
りも広い間隔をおいて植設され、かつ、前記端子群のそ
れぞれに対して電気的に接続された金属柱とを有する基
板と、 を備えたパッケージ型半導体装置。 - 【請求項１０】前記基板をシリコンで形成した請求項９
に記載のパッケージ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10179310A JP2000012733A (ja) | 1998-06-25 | 1998-06-25 | パッケージ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10179310A JP2000012733A (ja) | 1998-06-25 | 1998-06-25 | パッケージ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000012733A true JP2000012733A (ja) | 2000-01-14 |
Family
ID=16063605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10179310A Abandoned JP2000012733A (ja) | 1998-06-25 | 1998-06-25 | パッケージ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000012733A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001073843A1 (fr) | 2000-03-29 | 2001-10-04 | Rohm Co., Ltd. | Dispositif semi-conducteur |
| FR2813436A1 (fr) * | 2000-08-25 | 2002-03-01 | Orient Semiconductor Elect Ltd | Structure d'encapsulation d'une base et d'une pastille connectees par pastilles a bosses |
| US7183655B2 (en) | 2002-10-17 | 2007-02-27 | Rohm Co., Ltd. | Packaged semiconductor device |
| JP2010141365A (ja) * | 2010-03-23 | 2010-06-24 | Panasonic Electric Works Co Ltd | 半導体装置及びその製造方法 |
| US8748229B2 (en) | 2008-06-11 | 2014-06-10 | Fujitsu Semiconductor Limited | Manufacturing method including deformation of supporting board to accommodate semiconductor device |
-
1998
- 1998-06-25 JP JP10179310A patent/JP2000012733A/ja not_active Abandoned
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001073843A1 (fr) | 2000-03-29 | 2001-10-04 | Rohm Co., Ltd. | Dispositif semi-conducteur |
| EP1189280A4 (en) * | 2000-03-29 | 2005-03-02 | Rohm Co Ltd | SEMICONDUCTOR |
| FR2813436A1 (fr) * | 2000-08-25 | 2002-03-01 | Orient Semiconductor Elect Ltd | Structure d'encapsulation d'une base et d'une pastille connectees par pastilles a bosses |
| US7183655B2 (en) | 2002-10-17 | 2007-02-27 | Rohm Co., Ltd. | Packaged semiconductor device |
| US8748229B2 (en) | 2008-06-11 | 2014-06-10 | Fujitsu Semiconductor Limited | Manufacturing method including deformation of supporting board to accommodate semiconductor device |
| JP2010141365A (ja) * | 2010-03-23 | 2010-06-24 | Panasonic Electric Works Co Ltd | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100225468B1 (ko) | 반도체 집적회로의 전극구조 및 그 패키지 형성방법 | |
| US6774467B2 (en) | Semiconductor device and process of production of same | |
| US7338891B2 (en) | Semiconductor chip, mounting structure thereof, and methods for forming a semiconductor chip and printed circuit board for the mounting structure thereof | |
| JP5420505B2 (ja) | 半導体装置の製造方法 | |
| EP1306900A2 (en) | Chip-scale packages stacked on folded interconnector for vertical assembly on substrates | |
| JP3484554B2 (ja) | 半導体装置 | |
| US8525322B1 (en) | Semiconductor package having a plurality of input/output members | |
| JP2017038075A (ja) | エリアアレイユニットコネクタを備えるスタック可能モールド超小型電子パッケージ | |
| EP0896368A1 (en) | Film carrier tape, semiconductor assembly, semiconductor device, manufacturing method therefor, mounting board, and electronic equipment | |
| JPH11354669A (ja) | ボ―ルグリッドアレイ型半導体パッケ―ジ及びその製造方法 | |
| US20060267609A1 (en) | Epoxy Bump for Overhang Die | |
| JP2009054747A (ja) | 半導体装置及びその製造方法 | |
| US6391681B1 (en) | Semiconductor component having selected terminal contacts with multiple electrical paths | |
| JPH07245360A (ja) | 半導体パッケージおよびその製造方法 | |
| US20080111230A1 (en) | Wiring film having wire, semiconductor package including the wiring film, and method of fabricating the semiconductor package | |
| JP2006114604A (ja) | 半導体装置及びその組立方法 | |
| JPH10289932A (ja) | キャリアフィルム及びそれを使用した集積回路装置 | |
| KR20070051165A (ko) | 프리 솔더 범프를 갖는 반도체 패키지와, 그를 이용한 적층패키지 및 그의 제조 방법 | |
| US8872318B2 (en) | Through interposer wire bond using low CTE interposer with coarse slot apertures | |
| JP2000012733A (ja) | パッケージ型半導体装置 | |
| US20030207489A1 (en) | Semiconductor device and manufacturing method using a stress-relieving film attached to solder joints | |
| US20040094831A1 (en) | Semiconductor device, method for manufacturing semiconductor device and electronic equipment | |
| JP2000294586A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH06291248A (ja) | 半導体装置 | |
| KR100608331B1 (ko) | 멀티 칩 패키지 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050221 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050721 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060627 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060828 |