JPH08274123A - 混成集積回路基板用導体の製造方法 - Google Patents

混成集積回路基板用導体の製造方法

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JPH08274123A
JPH08274123A JP6039345A JP3934594A JPH08274123A JP H08274123 A JPH08274123 A JP H08274123A JP 6039345 A JP6039345 A JP 6039345A JP 3934594 A JP3934594 A JP 3934594A JP H08274123 A JPH08274123 A JP H08274123A
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circuit
thickness
conductor
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Takeshi Shimizu
水 剛 清
Masayoshi Tadano
政義 多々納
Yukio Uchida
田 幸 夫 内
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Denki Kagaku Kogyo KK
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Abstract

(57)【要約】 （修正有） 【目的】 Ａｌ箔とＣｕ箔との複層箔とからなるＡｌワ
イヤーボンデング性に優れ、かつ高密度実装可能な混成
集積回路を作成できる混成集積回路用導体を提供する。 【構成】 金属基板５に絶縁物層６、Ｃｕ箔とＡｌ箔と
を張り合わせた導体部を順次積層して一体化してなる積
層物の該箔を、エッチングして配線回路を形成させ、露
出したＡｌ回路７やＣｕ回路８に半田９を介してＣｕ回
路８と半導体１０や他部材とを積層し、かつ半導体１０
とＡｌ回路７とをＡｌリード線１１を用いて固着する混
成集積回路において、Ｃｕ箔とＡｌ箔とを張り合わせた
導体部のＣｕの厚さが９〜１０００μｍ，Ａｌの厚さが
０．５〜３０μｍの範囲で、Ａｌの表面側に厚さ０．１
〜２μｍのＡｌ酸化層を有するＡｌワイヤーボンデイン
グ性に優れた混成集積回路基板用導体の製法。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、Ａｌワイヤーボンデン
グおよび高密度実装性に優れた混成集積回路基板用導体
の製造方法に関する。
【０００２】
【従来技術】従来、ワイヤーボンデングの機能を有する
基板を製造するには、Ｃｕ箔を用いて回路形成を行い、
その回路上に貴金属めっきもしくはＮｉ等の卑金属めっ
きを施すか、またはＣｕ箔上にＡｌ片等のワイヤーボン
デイングが可能な金属片を接合する必要があった。
【０００３】しかしながら、貴金属めっきやＮｉめっき
は高価であるだけでなく、均一なめっき面を得ることが
難しく、ワイヤーボンデイング性能は不安定である。ま
た、金属片の接合では数が多いと、回路形成作業が煩雑
になるという問題があった。
【０００４】一方、新しい方法として、特開昭５８−４
８４３２号にみられるように、Ａｌ箔とＣｕ箔とを張り
合わせた複層箔を用い、エッチングによりＡｌの導体部
を形成する方法が用いられてきている。このボンデイン
グパットの特徴は、 （１）工程の途中で、めっきの必要がないこと。 （２）めっきによるボンデイングパットのように、めっ
き表面の精度や厚みを管理する必要がないこと。 （３）エッチングにより、再現性良く、一度に多数のＡ
ｌ回路を形成できること。 （４）Ａｌ線による超音波ボンデイングでは、ＡｌとＡ
ｌとの結合となるため、ボンデイングの作業範囲が広
く、信頼性が高い。等が挙げられる。
【発明が解決しようとする課題】
【０００５】ところで近年、プリント配線基板に搭載さ
れているＩＣ、ＬＳＩおよびＶＬＳＩは高集積化され、
かつ高密度実装されているため、発生する熱量は無視で
きない問題となってきている。そのため、回路導体であ
るＣｕ箔の厚みを厚くすることで、流れる電流密度を小
さくして発熱量を低減する試みがなされている。しかし
ながら、前記回路形成法にしたがってＣｕ箔部を厚くし
たＡｌとＣｕとの複層箔で回路を形成した場合、Ｃｕ箔
のエッチング時間の増加にともない、Ａｌ箔部もエッチ
ング液と接触しているのでエッチングが発生し、その結
果、得られたＡｌ回路では、優れたＡｌワイヤーボンデ
イング性が失われるという問題が発生する。これに対
し、Ａｌ箔部の厚みを増加することでＣｕエッチング液
からのエッチングを抑えようとすると、Ａｌ回路をアル
カリエッチング液で形成する際、サイドエッチングが激
しくなり高密度実装に適したＡｌ回路を形成することが
困難になる。
【０００６】将来的に、プリント配線基板はさらに、高
集積化、高密度実装が要求され、回路には、より小さな
導体幅、導体間隔が形成可能な導体箔が必要となる。そ
のため、Ａｌ箔はできる限り薄いものを用いてサイドエ
ッチングの発生を抑え、Ｃｕエッチング液の接触による
Ａｌ箔部のエッチングも抑えられることが要求される。
【０００７】本発明は、このような問題点を解決するた
め鋭意検討した結果、従来の回路形成方法でもＡｌワイ
ヤーボンデイング性に優れ、かつ高密度実装を可能とし
た混成集積回路基板用導体を提供するものである。
【０００８】
【課題を解決しようとするための手段】本発明によれ
ば、金属基板に絶縁物層、Ｃｕ箔とＡｌ箔とを張り合わ
せた導体部を順次積層して一体化してなる積層物の該箔
をエッチングして配線回路を形成させ、露出したＡｌ回
路やＣｕ回路に半田を介してＣｕ回路と半導体や他部材
とを積層し、かつ半導体とＡｌ回路とをＡｌリード線を
用いて固着する混成集積回路において、Ｃｕ箔とＡｌ箔
とを張り合わせた導体部のＣｕの厚さが９〜１０００μ
ｍ，Ａｌの厚さが０．５〜３０μｍの範囲で、Ａｌの表
面側に厚さ０．１〜２μｍのＡｌ酸化層を有することを
特徴とするＡｌワイヤーボンデイング性に優れた混成集
積回路基板用導体が提供される。
【０００９】
【作用】以下、図面により本発明を詳細に説明する。図
１は本発明により、作製された混成集積回路基板におけ
る導体部の断面図を示す。Ａｌ箔（１）とＣｕ箔（２）
とを張り合わせた複層箔は導体部（３）であって、Ａｌ
箔（１）の表面にはＡｌ酸化層（４）を形成し、Ｃｕ箔
側（２）を絶縁物層（６）と積層して用いる。
【００１０】図２は、図１記載の本発明の導体部を用い
て、実際に回路形成用基板を作製したものの断面図であ
る。Ａｌ板をベース基板（５）に、絶縁物層（６）の樹
脂を積層し、その上に本発明による、表面にＡｌ酸化層
（４）を形成したＡｌ箔（１）とＣｕ箔（２）とを張り
合わせた導体部（３）を積層する。このとき、絶縁物層
（６）と接合するＣｕ箔（２）の表面をあらかじめエッ
チング等により粗化しておくと、アンカー効果によりさ
らに接合強度が上がる。
【００１１】本発明に用いるＡｌ箔（１）とＣｕ箔
（２）との複層箔である導体部（３）の材質としては、
Ａｌ、Ｃｕともに純粋のものでも合金のものいずれでも
よい。導体部（３）の作製方法としては、ＡｌとＣｕと
の圧着クラッド法、Ａｌをめっき基体とした電気Ｃｕめ
っき法、Ｃｕをめっき基体とした電気Ａｌめっき法およ
びＣｕをめっき基体とした蒸着Ａｌめっき法等があり、
どの方法で作成したものでもよい。
【００１２】本発明の導体部（３）におけるＣｕ箔
（２）の厚みは、９〜１０００μｍが適用範囲であり、
とくに大電流用途には、３５〜１０００μｍが好まし
く、制御用の小電流用途には、９〜７０μｍの厚みが好
ましい。
【００１３】図３は、厚み１０μｍのＡｌ箔（１）と厚
み３００μｍのＣｕ箔（２）とからなる導体部（３）
を、ベース基板（５）と絶縁物層（６）とに張り合わせ
た後、従来の回路形成法に従って回路を形成したときの
Ａｌ箔（１）の表面のＡｌ酸化層（４）の厚みと、導体
部のうちＡｌ箔のＣｕエッチング液に対する耐食性を調
査したものである。これによると、Ａｌ箔表面のＡｌ酸
化層が０．１μｍ以上になるとＣｕエッチング液に対す
るＡｌ箔の耐食性が向上した。また、Ａｌ酸化層の厚み
が厚くなった場合には、Ａｌワイヤーボンデイング性の
低下が考えられるが、このような回路形成ではＡｌワイ
ヤーボンデイングを施す前に、回路上の洗浄を目的とし
て、アルカリ脱脂またはバフ研磨を施すため、Ａｌ酸化
層の厚みによる不都合もなく、本来とくに上限は規定さ
れない。しかしながら、経済的効果を考えると酸化層の
厚みは０．１〜２μｍで十分である。
【００１４】Ａｌ箔（１）へのＡｌ酸化層（４）の形成
方法としては、陽極酸化あるい大気中での熱処理酸化等
の従来方法を用いればよい。
【００１５】図４は、厚み０．１〜５０μｍの範囲のＡ
ｌ箔（１）と厚み３００μｍのＣｕ箔（２）とからなる
導体部（３）を、ベース基板（５）と絶縁物層（６）と
に張り合わせた後、従来の回路形成法に従って回路を形
成したときのＡｌ箔側の導体部の作製可能な最小導体幅
および最小導体間隔の関係を、Ａｌ箔（１）の表面にＡ
ｌ酸化層（４）を形成して調査したものである。なお、
最小導体幅、最小導体間隔とは、プリント配線回路にお
ける高密度実装化の目安となるものである。従来のＡｌ
箔とＣｕ箔との複層箔ではＡｌ箔側導体部の作成可能な
最小導体幅ならびに最小導体間隔は４００μｍよりも大
きかった。また、ここでは、最小導体幅、最小導体間隔
ともほぼ同等の値を示したことから最小導体幅のみを示
している。Ａｌ酸化層を形成してもＡｌ箔の厚みが０．
５μｍ未満と薄いとＣｕのエッチング液に対する耐食性
が不十分であり、Ａｌ箔の厚みが３０μｍを越えてしま
うとＡｌ箔側導体部の作製可能な最小導体幅を４００μ
ｍ以下にすることができない。したがって、作製可能な
最小導体幅を４００μｍ以下にして高密度実装化を実現
するには、表面にＡｌ酸化層（４）を形成したＡｌ箔
（１）の厚みを０．５〜３０μｍにすることがのぞまし
い。
【００１６】
【実施例】以下、実施例により本発明を詳細に説明す
る。まず、厚み３００μｍのＣｕ箔の片側表面に電気め
っき法で厚み５μｍのＡｌめっきを施してＡｌとＣｕと
の複層箔を作製した。この複層箔のＡｌ表面を硫酸系陽
極酸化処理液で処理して厚み１μｍのＡｌ酸化層を形成
し、混成集積回路の導体部（３）を作製した。この導体
部のＣｕ側には、さらに絶縁物層としての樹脂との接合
強度を上げるため、アンモニア−過酸化水素系の液で軽
くエッチングを施した。
【００１７】このようにして作製した、図１に示すよう
な本発明に係る混成集積回路の導体部（３）を、ベース
基板（５）の厚さ１．５ｍｍのＡｌ板に、厚み１００μ
ｍのシリカ含有エポキシ樹脂層からなる絶縁物層（６）
を介して積層し、図２に示すような構成の回路形成用基
板を作製した。
【００１８】この回路形成用基板を用いて図５示すよう
な混成集積回路基板を作製した。まず、回路形成用基板
にスクリーン印刷法でレジストを塗布し、ＡｌとＣｕの
両者に対してエッチング可能な塩化第２鉄でエッチング
して回路を形成した。レジストを取り除いた後、Ａｌ回
路（７）を必要とする部分に再びレジストを塗布し、ア
ルカリエッチング液により選択的に不必要なＡｌは取り
除き、Ｃｕを露出させた。レジストを取り除いた後、Ｃ
ｕ回路（８）の上に半田（９）を介して半導体（１０）
を搭載し、半導体とＡｌ回路（７）とを、Ａｌリード線
（１１）により超音波振動法で固着したものである。
【００１９】
【比較例１】混成集積回路の導体部（３）を形成する複
層箔のＡｌ表面にＡｌ酸化層（４）を形成しなかった以
外は、実施例とまったく同一の方法で混成集積回路基板
を作製した。この混成集積回路基板は所望の部位にＡｌ
回路（７）が無いため、Ａｌワイヤーボンデイング性が
不良であった。
【００２０】
【比較例２】混成集積回路の導体部（３）を形成する複
層箔のＡｌ層の厚みを５０μｍとした以外は、実施例と
まったく同一の方法で混成集積回路基板を作製した。こ
の混成集積回路基板は、Ａｌ回路の導体幅が３００μｍ
必要な部位でＡｌワイヤーボンデイング性が不良であっ
た。
【００２１】
【発明の効果】以上述べた通り、本発明は、混成集積回
路の導体部（３）を形成するＡｌ箔とＣｕ箔との複層箔
のうち、Ａｌ箔の厚みを制御し、かつＡｌ箔の表面にＡ
ｌ酸化層を形成することにより、Ａｌワイヤーボンデン
グ性に優れ、高密度実装が可能な混成集積回路基板を作
製できる混成集積回路の導体を提供することが可能とな
った。
【図面の簡単な説明】
【図１】本発明の混成集積回路の導体部の断面図を示
す。
【図２】本発明の混成集積回路の導体部を用いた混成集
積回路基板の断面図を示す。
【図３】厚み１０μｍのＡｌ箔（１）と厚み３００μｍ
のＣｕ箔（２）とからなる複層箔の導体部（３）を用い
て、回路を形成したときのＡｌ箔の表面のＡｌ酸化層
（４）の厚みと、Ａｌ回路のＣｕエッチング液に対する
耐食性を調査したものである。
【図４】厚み０．１〜５０μｍの範囲のＡｌ箔（１）と
厚み３００μｍのＣｕ箔（２）とからなる複層箔の導体
部（３）を用いて、回路を形成したときのＡｌ導体部の
作製可能な最小導体幅および最小導体間隔の関係を、Ａ
ｌ箔（１）の表面に酸化層４を形成して調査したもので
ある。
【図５】本発明の導体を積層した混成集積回路基板に導
電回路を形成し、半導体を実装した混成集積回路の断面
図である。
【符号の説明】
１ Ａｌ箔 ２ Ｃｕ箔 ３ 導体部（ＡｌとＣｕとの複層箔） ４ Ａｌ酸化層 ５ ベース基板 ６ 絶縁物層 ７ Ａｌ回路 ８ Ｃｕ回路 ９ 半田 １０ 半導体 １１ Ａｌリード線（ワイヤー）

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】金属基板に絶縁物層、Ｃｕ箔とＡｌ箔とを
    張り合わせた導体部を順次積層して一体化してなる積層
    物の該箔を、エッチングして配線回路を形成させ、露出
    したＡｌ回路やＣｕ回路に半田を介してＣｕ回路と半導
    体や他部材とを積層し、かつ半導体とＡｌ回路とをＡｌ
    リード線を用いて固着する混成集積回路において、Ｃｕ
    箔とＡｌ箔とを張り合わせた導体部のＣｕの厚さが９〜
    １０００μｍ，Ａｌの厚さが０．５〜３０μｍの範囲
    で、Ａｌの表面側に厚さ０．１〜２μｍのＡｌ酸化層を
    有することを特徴とするＡｌワイヤーボンデイング性に
    優れた混成集積回路基板用導体の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001135675A (ja) * 1999-11-02 2001-05-18 Nitto Denko Corp フレキシブル配線板
JP2008210919A (ja) * 2007-02-26 2008-09-11 Matsushita Electric Ind Co Ltd 混成実装用熱伝導基板とその製造方法及び回路モジュール
JP2009088364A (ja) * 2007-10-02 2009-04-23 Toyo Aluminium Kk 回路構成体とその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001135675A (ja) * 1999-11-02 2001-05-18 Nitto Denko Corp フレキシブル配線板
JP2008210919A (ja) * 2007-02-26 2008-09-11 Matsushita Electric Ind Co Ltd 混成実装用熱伝導基板とその製造方法及び回路モジュール
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