JP2000138222A - 金属膜の研磨方法 - Google Patents
金属膜の研磨方法Info
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- 239000002184 metal Substances 0.000 title claims abstract description 63
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 63
- 238000000034 method Methods 0.000 title claims abstract description 54
- 238000005498 polishing Methods 0.000 title claims abstract description 40
- 238000004544 sputter deposition Methods 0.000 claims description 7
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 229910000838 Al alloy Inorganic materials 0.000 claims description 2
- 239000010949 copper Substances 0.000 claims 2
- 239000010936 titanium Substances 0.000 claims 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims 1
- 229910052782 aluminium Inorganic materials 0.000 claims 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims 1
- 229910052802 copper Inorganic materials 0.000 claims 1
- 238000000151 deposition Methods 0.000 claims 1
- 229910052719 titanium Inorganic materials 0.000 claims 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims 1
- 229910052721 tungsten Inorganic materials 0.000 claims 1
- 239000010937 tungsten Substances 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 abstract description 6
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 229910016570 AlCu Inorganic materials 0.000 description 21
- 239000000758 substrate Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 半導体装置の製造工程において、溝を設けた
絶縁膜上に成膜した金属膜をＣＭＰ法により研磨してダ
マシン配線を形成するに当たり、上記金属膜の研磨時に
発生する大面積パターンの過剰研磨（ディッシング）を
防止する。 【解決手段】 絶縁膜２に設けられた溝の内の、幅１μ
ｍ以上の幅広の溝３の部分のみに、下部が溝３内に埋め
込まれ、上部が溝３から突出した金属膜５を形成した
後、前記ＣＭＰ法による研磨を行う。この場合、絶縁膜
上に金属膜４を成膜した後、幅１μｍ以上の溝３の部分
に形成された金属膜のみを残すように金属膜４のエッチ
ングを行うことにより、幅１μｍ以上の溝の部分のみに
前記金属膜５を形成することができる。
絶縁膜上に成膜した金属膜をＣＭＰ法により研磨してダ
マシン配線を形成するに当たり、上記金属膜の研磨時に
発生する大面積パターンの過剰研磨（ディッシング）を
防止する。 【解決手段】 絶縁膜２に設けられた溝の内の、幅１μ
ｍ以上の幅広の溝３の部分のみに、下部が溝３内に埋め
込まれ、上部が溝３から突出した金属膜５を形成した
後、前記ＣＭＰ法による研磨を行う。この場合、絶縁膜
上に金属膜４を成膜した後、幅１μｍ以上の溝３の部分
に形成された金属膜のみを残すように金属膜４のエッチ
ングを行うことにより、幅１μｍ以上の溝の部分のみに
前記金属膜５を形成することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、溝を設けた絶縁膜
上に成膜した金属膜をＣＭＰ（Chemical Mechanical Po
lishing）法により研磨してダマシン配線を形成する際
に使用される金属膜の研磨方法に関し、さらに詳述する
と、金属膜のＣＭＰ法による研磨時に発生する大面積パ
ターンの過剰研磨（ディッシング）を防止する金属膜の
研磨方法に関する。
上に成膜した金属膜をＣＭＰ（Chemical Mechanical Po
lishing）法により研磨してダマシン配線を形成する際
に使用される金属膜の研磨方法に関し、さらに詳述する
と、金属膜のＣＭＰ法による研磨時に発生する大面積パ
ターンの過剰研磨（ディッシング）を防止する金属膜の
研磨方法に関する。
【０００２】
【従来の技術】近年、半導体装置の製造工程において、
溝を形成した絶縁膜上に金属膜を前記溝を埋め込む状態
で成膜した後、該金属膜をＣＭＰ法により研磨してダマ
シン配線を形成することが行われている。また、この技
術の改善の一つとして、特開平９−８０３９号公報に記
載されたものがある。
溝を形成した絶縁膜上に金属膜を前記溝を埋め込む状態
で成膜した後、該金属膜をＣＭＰ法により研磨してダマ
シン配線を形成することが行われている。また、この技
術の改善の一つとして、特開平９−８０３９号公報に記
載されたものがある。
【０００３】特開平９−８０３９号の技術では、まず図
４（１）に示すように、絶縁膜４２に溝４３を形成する
際に、絶縁膜４２と同じ成分の島パターン４４を溝４３
内に形成する（図中４１は基板を示す）。次いで、図４
（２）に示すように、溝４３内を埋め込む状態で、絶縁
膜４２上に金属膜４５を成膜する。その後、図４（３）
に示すように、絶縁膜４２が露出するまで金属膜４５を
ＣＭＰ法によって研磨し、溝４３内に金属膜４５からな
る埋め込み配線（ダマシン配線）４６を形成するもので
ある。この技術によれば、溝４３内に島パターン４４が
存在するので、大面積パターンに発生する過剰研磨（デ
ィッシング）を防止することができる。
４（１）に示すように、絶縁膜４２に溝４３を形成する
際に、絶縁膜４２と同じ成分の島パターン４４を溝４３
内に形成する（図中４１は基板を示す）。次いで、図４
（２）に示すように、溝４３内を埋め込む状態で、絶縁
膜４２上に金属膜４５を成膜する。その後、図４（３）
に示すように、絶縁膜４２が露出するまで金属膜４５を
ＣＭＰ法によって研磨し、溝４３内に金属膜４５からな
る埋め込み配線（ダマシン配線）４６を形成するもので
ある。この技術によれば、溝４３内に島パターン４４が
存在するので、大面積パターンに発生する過剰研磨（デ
ィッシング）を防止することができる。
【０００４】
【発明が解決しようとする課題】しかし、前記特開平９
−８０３９号の技術では、形成しようとするダマシン配
線そのものの体積が減少するので、配線の電気的特性の
向上を期待することができず、さらには島パターンの存
在が配線の電気的特性の劣化につながることも考えられ
る。また、形成したダマシン配線をビア等で接続しよう
とすると、島パターンの配置及び大きさの影響を考慮す
る必要が生じるため、設計が複雑にならざるを得ない。
これらの問題点は、溝内に島パターンを形成しているた
めに生じるものである。
−８０３９号の技術では、形成しようとするダマシン配
線そのものの体積が減少するので、配線の電気的特性の
向上を期待することができず、さらには島パターンの存
在が配線の電気的特性の劣化につながることも考えられ
る。また、形成したダマシン配線をビア等で接続しよう
とすると、島パターンの配置及び大きさの影響を考慮す
る必要が生じるため、設計が複雑にならざるを得ない。
これらの問題点は、溝内に島パターンを形成しているた
めに生じるものである。
【０００５】本発明は、前述した事情に鑑みてなされた
もので、前記従来技術のように溝内に島パターンを形成
することなく、また形成しようとするダマシン配線その
ものの体積を減少させることなく、金属膜のＣＭＰ法に
よる研磨時に発生する大面積パターンの過剰研磨（ディ
ッシング）を防止することが可能な金属膜の研磨方法を
提供することを目的としている。
もので、前記従来技術のように溝内に島パターンを形成
することなく、また形成しようとするダマシン配線その
ものの体積を減少させることなく、金属膜のＣＭＰ法に
よる研磨時に発生する大面積パターンの過剰研磨（ディ
ッシング）を防止することが可能な金属膜の研磨方法を
提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明は、前記目的を達
成するため、溝を設けた絶縁膜上に成膜した金属膜をＣ
ＭＰ法により研磨してダマシン配線を形成するための金
属膜の研磨方法であって、前記絶縁膜に設けられた溝の
内の幅１μｍ以上の溝の部分のみに、下部が溝内に埋め
込まれ、上部が溝から突出した金属膜を形成した後、前
記ＣＭＰ法による研磨を行うことを特徴とする金属膜の
研磨方法を提供する。
成するため、溝を設けた絶縁膜上に成膜した金属膜をＣ
ＭＰ法により研磨してダマシン配線を形成するための金
属膜の研磨方法であって、前記絶縁膜に設けられた溝の
内の幅１μｍ以上の溝の部分のみに、下部が溝内に埋め
込まれ、上部が溝から突出した金属膜を形成した後、前
記ＣＭＰ法による研磨を行うことを特徴とする金属膜の
研磨方法を提供する。
【０００７】この場合、前記絶縁膜上に金属膜を成膜し
た後、幅１μｍ以上の溝の部分に形成された金属膜のみ
を残すように該金属膜のエッチングを行うことにより、
前記幅１μｍ以上の溝の部分のみに、下部が溝内に埋め
込まれ、上部が溝から突出した金属膜を形成することが
好ましい。
た後、幅１μｍ以上の溝の部分に形成された金属膜のみ
を残すように該金属膜のエッチングを行うことにより、
前記幅１μｍ以上の溝の部分のみに、下部が溝内に埋め
込まれ、上部が溝から突出した金属膜を形成することが
好ましい。
【０００８】本発明において、金属膜の形成に用いる金
属に特に制限はないが、埋め込み性に優れているリフロ
ースパッタ法を使用したＡｌ合金が特に望ましい。ただ
し、ＣＶＤ法又はメッキ法を使用したＷ系合金、Ｃｕ系
合金等でも差し支えない。また、ＣＭＰ法による研磨に
用いるパッドや研磨剤にも何ら限定はないが、例えばパ
ッドとしてはＩＣ１０００等の硬質パッドや、上記硬質
パッドとＳＵＢＡ４００等との積層パッド、研磨剤とし
ては研磨粒子がアルミナ又はシリカであるものを好適に
使用することができる。
属に特に制限はないが、埋め込み性に優れているリフロ
ースパッタ法を使用したＡｌ合金が特に望ましい。ただ
し、ＣＶＤ法又はメッキ法を使用したＷ系合金、Ｃｕ系
合金等でも差し支えない。また、ＣＭＰ法による研磨に
用いるパッドや研磨剤にも何ら限定はないが、例えばパ
ッドとしてはＩＣ１０００等の硬質パッドや、上記硬質
パッドとＳＵＢＡ４００等との積層パッド、研磨剤とし
ては研磨粒子がアルミナ又はシリカであるものを好適に
使用することができる。
【０００９】
【発明の実施の形態】図１は、本発明に係る金属膜の研
磨方法の第１の実施例を示す説明図である。図１（ａ）
に示すように、半導体基板１上にプラズマ酸化膜（絶縁
膜）２を形成し、さらにプラズマ酸化膜２にＲＩＥ（Re
active Ion Etching）法によって溝３を形成する。
磨方法の第１の実施例を示す説明図である。図１（ａ）
に示すように、半導体基板１上にプラズマ酸化膜（絶縁
膜）２を形成し、さらにプラズマ酸化膜２にＲＩＥ（Re
active Ion Etching）法によって溝３を形成する。
【００１０】次いで、リフロースパッタ法にて、プラズ
マ酸化膜２上に金属膜、例えばＡｌＣｕ／Ｔｉ膜（８０
００／１００Å）４を、溝３内に金属を埋め込んだ状態
で成膜する。そして、図１（ｂ）に示すように、幅１μ
ｍ以上の溝３の部分に形成されたＡｌＣｕ／Ｔｉ膜４の
みを残すために、ＡｌＣｕ／Ｔｉ膜４にフォトレジスト
（ＰＲ）を塗布してエッチング（ドライエッチング）を
行う。
マ酸化膜２上に金属膜、例えばＡｌＣｕ／Ｔｉ膜（８０
００／１００Å）４を、溝３内に金属を埋め込んだ状態
で成膜する。そして、図１（ｂ）に示すように、幅１μ
ｍ以上の溝３の部分に形成されたＡｌＣｕ／Ｔｉ膜４の
みを残すために、ＡｌＣｕ／Ｔｉ膜４にフォトレジスト
（ＰＲ）を塗布してエッチング（ドライエッチング）を
行う。
【００１１】以上の工程により、プラズマ酸化膜２に設
けられた溝の内の、幅１μｍ以上の幅広の溝３の部分の
みに、下部が溝３内に埋め込まれ、上部が溝３から突出
したＡｌＣｕ／Ｔｉ膜５が形成される。その後、図１
（ｃ）に示すように、再度リフロースパッタ法にて、Ａ
ｌＣｕ／Ｔｉ膜（５０００／１００Å）６をウェハ全面
に堆積させる。
けられた溝の内の、幅１μｍ以上の幅広の溝３の部分の
みに、下部が溝３内に埋め込まれ、上部が溝３から突出
したＡｌＣｕ／Ｔｉ膜５が形成される。その後、図１
（ｃ）に示すように、再度リフロースパッタ法にて、Ａ
ｌＣｕ／Ｔｉ膜（５０００／１００Å）６をウェハ全面
に堆積させる。
【００１２】最後に、ＣＭＰ法によりＡｌＣｕ／Ｔｉ膜
５，６を研磨して平坦化し、図１（ｄ）に示すようにダ
マシン配線であるＡｌＣｕ／Ｔｉ溝配線７を形成する。
この場合、上記ＣＭＰ法による研磨において、パッドと
してはＩＣ１０００等の硬質パッドとＳＵＢＡ４００等
との積層パッド、研磨剤としては研磨粒子がアルミナ又
はシリカであるものを好適に使用することができる。
５，６を研磨して平坦化し、図１（ｄ）に示すようにダ
マシン配線であるＡｌＣｕ／Ｔｉ溝配線７を形成する。
この場合、上記ＣＭＰ法による研磨において、パッドと
してはＩＣ１０００等の硬質パッドとＳＵＢＡ４００等
との積層パッド、研磨剤としては研磨粒子がアルミナ又
はシリカであるものを好適に使用することができる。
【００１３】本実施例により、大面積パターンの過剰研
磨（ディッシング）を防止することができ、配線信頼性
及び平坦性の両方を向上させることができる。図３は、
本発明方法及び通常法をそれぞれ使用した場合における
配線幅とディッシング量との関係の一例を示すグラフで
ある。なお、ここで用いた通常法は、溝を形成した絶縁
膜上にスパッタ法で金属膜を成膜した後、この金属膜を
ＣＭＰ法により研磨してダマシン配線を形成する方法で
あり、特開平９−８０３９号の技術のように溝内に島パ
ターンは形成していない。図３から明らかなように、ス
パッタ後にそのままＣＭＰを施す通常法に比べて、本発
明方法では大面積パターンのディッシング量は１／４〜
１／３以下に低減している。その理由は、予め幅１μｍ
以上の幅広の溝の部分のみに金属を埋設させることで、
この溝上の研磨前における金属膜の膜厚を厚くするから
である。すなわち、上記溝上の金属膜の膜厚を厚くする
ことで、過剰に研磨される部分を平坦にしようとする部
分の上部に設定することができるからである。
磨（ディッシング）を防止することができ、配線信頼性
及び平坦性の両方を向上させることができる。図３は、
本発明方法及び通常法をそれぞれ使用した場合における
配線幅とディッシング量との関係の一例を示すグラフで
ある。なお、ここで用いた通常法は、溝を形成した絶縁
膜上にスパッタ法で金属膜を成膜した後、この金属膜を
ＣＭＰ法により研磨してダマシン配線を形成する方法で
あり、特開平９−８０３９号の技術のように溝内に島パ
ターンは形成していない。図３から明らかなように、ス
パッタ後にそのままＣＭＰを施す通常法に比べて、本発
明方法では大面積パターンのディッシング量は１／４〜
１／３以下に低減している。その理由は、予め幅１μｍ
以上の幅広の溝の部分のみに金属を埋設させることで、
この溝上の研磨前における金属膜の膜厚を厚くするから
である。すなわち、上記溝上の金属膜の膜厚を厚くする
ことで、過剰に研磨される部分を平坦にしようとする部
分の上部に設定することができるからである。
【００１４】図２は、本発明に係る金属膜の研磨方法の
第２の実施例を示す説明図である。この実施例は、セル
部と周辺部との間に段差が存在する場合などに有効であ
り、第１の実施例と同様のドライエッチング法とＣＭＰ
法との組み合わせを用いている。図２（ａ）に示すよう
に、半導体基板１１上に段差の存在するプラズマ酸化膜
（絶縁膜）１２を形成し、さらにプラズマ酸化膜１２の
酸化膜凸部（セル部）１３及び段差下部（周辺部）１４
にＲＩＥ法によって溝１５，１６をそれぞれ形成する。
第２の実施例を示す説明図である。この実施例は、セル
部と周辺部との間に段差が存在する場合などに有効であ
り、第１の実施例と同様のドライエッチング法とＣＭＰ
法との組み合わせを用いている。図２（ａ）に示すよう
に、半導体基板１１上に段差の存在するプラズマ酸化膜
（絶縁膜）１２を形成し、さらにプラズマ酸化膜１２の
酸化膜凸部（セル部）１３及び段差下部（周辺部）１４
にＲＩＥ法によって溝１５，１６をそれぞれ形成する。
【００１５】次いで、リフロースパッタ法にて、プラズ
マ酸化膜１２上に金属膜、例えばＡｌＣｕ／Ｔｉ膜（８
０００／１００Å）１７を、溝１５，１６内に金属を埋
め込んだ状態で成膜する。そして、図２（ｂ）に示すよ
うに、幅１μｍ以上の溝である酸化膜凸部１３の溝１５
の部分に形成されたＡｌＣｕ／Ｔｉ膜１７のみを残すた
めに、ＡｌＣｕ／Ｔｉ膜１７にフォトレジストを塗布し
てエッチング（ドライエッチング）を行う。
マ酸化膜１２上に金属膜、例えばＡｌＣｕ／Ｔｉ膜（８
０００／１００Å）１７を、溝１５，１６内に金属を埋
め込んだ状態で成膜する。そして、図２（ｂ）に示すよ
うに、幅１μｍ以上の溝である酸化膜凸部１３の溝１５
の部分に形成されたＡｌＣｕ／Ｔｉ膜１７のみを残すた
めに、ＡｌＣｕ／Ｔｉ膜１７にフォトレジストを塗布し
てエッチング（ドライエッチング）を行う。
【００１６】以上の工程により、プラズマ酸化膜１２に
設けられた溝の内の、幅１μｍ以上の幅広の溝１５の部
分のみに、下部が溝１５内に埋め込まれ、上部が溝１５
から突出したＡｌＣｕ／Ｔｉ膜１８が形成される。最後
に、ＣＭＰ法によりＡｌＣｕ／Ｔｉ膜１８を研磨して平
坦化する。このＣＭＰ法による研磨では、凸状になって
いる酸化膜凸部１３のみ、好ましくはＡｌＣｕ／Ｔｉ膜
１８のみを研磨する。研磨条件としては、５．０ｐｓｉ
以下の低研磨荷重を使用し、段差下部１４のプラズマ酸
化膜１２及びドライエッチング後のＡｌＣｕ／Ｔｉ膜１
９を研磨しないようにする。また、この実施例では凸部
分を研磨するので、研磨パッドとしては最表面がＩＣ１
０００クラスの硬質パッドを使用する。これにより、図
２（ｃ）に示すように、ダマシン配線であるＡｌＣｕ／
Ｔｉ溝配線２０が形成される。
設けられた溝の内の、幅１μｍ以上の幅広の溝１５の部
分のみに、下部が溝１５内に埋め込まれ、上部が溝１５
から突出したＡｌＣｕ／Ｔｉ膜１８が形成される。最後
に、ＣＭＰ法によりＡｌＣｕ／Ｔｉ膜１８を研磨して平
坦化する。このＣＭＰ法による研磨では、凸状になって
いる酸化膜凸部１３のみ、好ましくはＡｌＣｕ／Ｔｉ膜
１８のみを研磨する。研磨条件としては、５．０ｐｓｉ
以下の低研磨荷重を使用し、段差下部１４のプラズマ酸
化膜１２及びドライエッチング後のＡｌＣｕ／Ｔｉ膜１
９を研磨しないようにする。また、この実施例では凸部
分を研磨するので、研磨パッドとしては最表面がＩＣ１
０００クラスの硬質パッドを使用する。これにより、図
２（ｃ）に示すように、ダマシン配線であるＡｌＣｕ／
Ｔｉ溝配線２０が形成される。
【００１７】
【発明の効果】以上のように、本発明によれば、溝内に
島パターンを形成したり、また形成しようとするダマシ
ン配線そのものの体積を減少させたりすることなく、金
属膜のＣＭＰ法による研磨時に発生する大面積パターン
の過剰研磨（ディッシング）を防止することができ、こ
れにより配線信頼性及び平坦性の両方を向上させること
が可能である。
島パターンを形成したり、また形成しようとするダマシ
ン配線そのものの体積を減少させたりすることなく、金
属膜のＣＭＰ法による研磨時に発生する大面積パターン
の過剰研磨（ディッシング）を防止することができ、こ
れにより配線信頼性及び平坦性の両方を向上させること
が可能である。
【図１】本発明に係る金属膜の研磨方法の第１の実施例
を示す説明図である。
を示す説明図である。
【図２】本発明に係る金属膜の研磨方法の第２の実施例
を示す説明図である。
を示す説明図である。
【図３】本発明方法及び通常法をそれぞれ使用した場合
における配線幅とディッシング量との関係の一例を示す
グラフである。
における配線幅とディッシング量との関係の一例を示す
グラフである。
【図４】溝内に島パターンを形成するダマシン配線の形
成方法を示す説明図である。
成方法を示す説明図である。
１ 半導体基板 ２ プラズマ酸化膜 ３ 溝 ４ ＡｌＣｕ／Ｔｉ膜 ５ ＡｌＣｕ／Ｔｉ膜 ６ ＡｌＣｕ／Ｔｉ膜 ７ ＡｌＣｕ／Ｔｉ溝配線 １１ 半導体基板 １２ プラズマ酸化膜 １３ 酸化膜凸部 １４ 段差下部 １５ 溝 １６ 溝 １７ ＡｌＣｕ／Ｔｉ膜 １８ ＡｌＣｕ／Ｔｉ膜 １９ ＡｌＣｕ／Ｔｉ膜 ２０ ＡｌＣｕ／Ｔｉ溝配線
Claims (6)
- 【請求項１】 溝を設けた絶縁膜上に成膜した金属膜を
ＣＭＰ法により研磨してダマシン配線を形成するための
金属膜の研磨方法であって、前記絶縁膜に設けられた溝
の内の幅１μｍ以上の溝の部分のみに、下部が溝内に埋
め込まれ、上部が溝から突出した金属膜を形成した後、
前記ＣＭＰ法による研磨を行うことを特徴とする金属膜
の研磨方法。 - 【請求項２】 前記絶縁膜上に金属膜を成膜した後、幅
１μｍ以上の溝の部分に形成された金属膜のみを残すよ
うに該金属膜のエッチングを行うことにより、前記幅１
μｍ以上の溝の部分のみに、下部が溝内に埋め込まれ、
上部が溝から突出した金属膜を形成する請求項１に記載
の金属膜の研磨方法。 - 【請求項３】 前記下部が溝内に埋め込まれ、上部が溝
から突出した金属膜を形成した後、さらにこの金属膜及
び絶縁膜上に別の金属膜を堆積させ、その後に前記ＣＭ
Ｐ法による研磨を行う請求項１又は２に記載の金属膜の
研磨方法。 - 【請求項４】 前記下部が溝内に埋め込まれ、上部が溝
から突出した金属膜を形成した後、この金属膜に対して
前記ＣＭＰ法による研磨を行う請求項１又は２に記載の
金属膜の研磨方法。 - 【請求項５】 金属膜が、リフロースパッタ法を使用し
たＡｌ合金を含有する請求項１〜４のいずれか１項に記
載の金属膜の研磨方法。 - 【請求項６】 金属膜がタングステン（Ｗ）、アルミニ
ウム（Ａｌ）、銅（Ｃｕ）及びチタン（Ｔｉ）合金のう
ち少なくとも１つを含む金属膜である請求項５に記載の
金属膜の研磨方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31332498A JP3164214B2 (ja) | 1998-11-04 | 1998-11-04 | 金属膜の研磨方法 |
| US09/433,291 US6309961B1 (en) | 1998-11-04 | 1999-11-03 | Method of forming damascene wiring in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31332498A JP3164214B2 (ja) | 1998-11-04 | 1998-11-04 | 金属膜の研磨方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000138222A true JP2000138222A (ja) | 2000-05-16 |
| JP3164214B2 JP3164214B2 (ja) | 2001-05-08 |
Family
ID=18039870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31332498A Expired - Fee Related JP3164214B2 (ja) | 1998-11-04 | 1998-11-04 | 金属膜の研磨方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6309961B1 (ja) |
| JP (1) | JP3164214B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040134775A1 (en) * | 2002-07-24 | 2004-07-15 | Applied Materials, Inc. | Electrochemical processing cell |
| US6693357B1 (en) * | 2003-03-13 | 2004-02-17 | Texas Instruments Incorporated | Methods and semiconductor devices with wiring layer fill structures to improve planarization uniformity |
| US20050000368A1 (en) * | 2003-05-02 | 2005-01-06 | Jeff Siegel | Smokeless grill set |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0745616A (ja) | 1993-07-29 | 1995-02-14 | Nec Corp | 半導体装置の製造方法 |
| US5602423A (en) * | 1994-11-01 | 1997-02-11 | Texas Instruments Incorporated | Damascene conductors with embedded pillars |
| JPH08288385A (ja) | 1995-04-13 | 1996-11-01 | Toshiba Corp | 半導体装置の製造方法 |
| JPH098039A (ja) | 1995-06-26 | 1997-01-10 | Oki Electric Ind Co Ltd | 埋め込み配線の形成方法及び埋め込み配線 |
| JPH09270465A (ja) | 1995-07-19 | 1997-10-14 | Ricoh Co Ltd | 半導体装置の製造方法 |
| JP3487051B2 (ja) | 1995-12-15 | 2004-01-13 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| US5721172A (en) * | 1996-12-02 | 1998-02-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned polish stop layer hard masking method for forming planarized aperture fill layers |
| US6103625A (en) * | 1997-12-31 | 2000-08-15 | Intel Corporation | Use of a polish stop layer in the formation of metal structures |
| US6093656A (en) * | 1998-02-26 | 2000-07-25 | Vlsi Technology, Inc. | Method of minimizing dishing during chemical mechanical polishing of semiconductor metals for making a semiconductor device |
| US6017803A (en) * | 1998-06-24 | 2000-01-25 | Chartered Semiconductor Manufacturing, Ltd. | Method to prevent dishing in chemical mechanical polishing |
| US6051496A (en) * | 1998-09-17 | 2000-04-18 | Taiwan Semiconductor Manufacturing Company | Use of stop layer for chemical mechanical polishing of CU damascene |
| US6069082A (en) * | 1998-10-13 | 2000-05-30 | Chartered Semiconductor Manufacturing Ltd. | Method to prevent dishing in damascene CMP process |
| US6107187A (en) * | 1999-06-17 | 2000-08-22 | Motorola, Inc. | Method for forming a semiconductor device |
| US6114243A (en) * | 1999-11-15 | 2000-09-05 | Chartered Semiconductor Manufacturing Ltd | Method to avoid copper contamination on the sidewall of a via or a dual damascene structure |
-
1998
- 1998-11-04 JP JP31332498A patent/JP3164214B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-03 US US09/433,291 patent/US6309961B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6309961B1 (en) | 2001-10-30 |
| JP3164214B2 (ja) | 2001-05-08 |
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