JPH06302661A - 半導体装置及びそのはんだバンプ用パッドの形成方法 - Google Patents
半導体装置及びそのはんだバンプ用パッドの形成方法Info
- Publication number
- JPH06302661A JPH06302661A JP5088278A JP8827893A JPH06302661A JP H06302661 A JPH06302661 A JP H06302661A JP 5088278 A JP5088278 A JP 5088278A JP 8827893 A JP8827893 A JP 8827893A JP H06302661 A JPH06302661 A JP H06302661A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- bump
- semiconductor device
- probe inspection
- probe
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 はんだバンプを設ける前に半導体チップの外
観検査が行えるようにする。 【構成】 基板などとの接続をはんだバンプを用いて行
う半導体装置であって、プローブ検査のために用いられ
ると共に前記はんだバンプが設けられるバンプ用パッド
３の各々に対し、電気的に接続されるプローブ検査用パ
ッド４を設け、はんだバンプの形成前に外観検査が行え
るようにする。
観検査が行えるようにする。 【構成】 基板などとの接続をはんだバンプを用いて行
う半導体装置であって、プローブ検査のために用いられ
ると共に前記はんだバンプが設けられるバンプ用パッド
３の各々に対し、電気的に接続されるプローブ検査用パ
ッド４を設け、はんだバンプの形成前に外観検査が行え
るようにする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップにおける
電極の形成技術、特に、ＣＣＢ（はんだバンプ：Contro
lled Collapse Bonding)によって外部との接続を行うた
めに用いて効果のある技術に関するものである。
電極の形成技術、特に、ＣＣＢ（はんだバンプ：Contro
lled Collapse Bonding)によって外部との接続を行うた
めに用いて効果のある技術に関するものである。
【０００２】
【従来の技術】図４は従来の半導体装置のパターン面の
一部を示す平面図である。
一部を示す平面図である。
【０００３】ここに示す半導体装置はＣＣＢを採用した
ＬＳＩを示し、回路部２より半導体チップ１の周辺に向
けて延伸するようにして、５０ミクロン程度のサイズの
複数のバンプ用パッド３が設けられている。このバンプ
用パッド３上に半球状のはんだバンプ（不図示）が設け
られる。
ＬＳＩを示し、回路部２より半導体チップ１の周辺に向
けて延伸するようにして、５０ミクロン程度のサイズの
複数のバンプ用パッド３が設けられている。このバンプ
用パッド３上に半球状のはんだバンプ（不図示）が設け
られる。
【０００４】基板等に実装するに際しては、半導体チッ
プ１に形成されたＣＣＢを介して行われる。そして、半
導体チップ１の電気的な動作の良否を判定するためのプ
ローブ検査（半導体ウェハ毎に行われる）は、半導体チ
ップ側にプローブを当てるスペース及び電極が無いた
め、基板を通して行われる。
プ１に形成されたＣＣＢを介して行われる。そして、半
導体チップ１の電気的な動作の良否を判定するためのプ
ローブ検査（半導体ウェハ毎に行われる）は、半導体チ
ップ側にプローブを当てるスペース及び電極が無いた
め、基板を通して行われる。
【０００５】
【発明が解決しようとする課題】本発明者の検討によれ
ば、ＣＣＢを採用したＬＳＩのプローブ検査はＣＣＢを
設けた後に行われるため、不良チップの不良解析を外観
検査によって行う際、基板を取り外すことはできてもＣ
ＣＢの除去が難しいため、下地の異物やパターン異常な
どの発見が行えないという問題がある。
ば、ＣＣＢを採用したＬＳＩのプローブ検査はＣＣＢを
設けた後に行われるため、不良チップの不良解析を外観
検査によって行う際、基板を取り外すことはできてもＣ
ＣＢの除去が難しいため、下地の異物やパターン異常な
どの発見が行えないという問題がある。
【０００６】そこで、本発明の目的は、はんだバンプを
設ける前に半導体チップの外観検査が行えるようにする
技術を提供することにある。
設ける前に半導体チップの外観検査が行えるようにする
技術を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下の通りである。
【０００９】すなわち、外部との接続をはんだバンプを
用いて行う半導体装置であって、プローブ検査のために
用いられると共に前記はんだバンプが設けられるバンプ
用パッドの各々に対して電気的に接続されるプローブ検
査用パッドを設けるようにしている。
用いて行う半導体装置であって、プローブ検査のために
用いられると共に前記はんだバンプが設けられるバンプ
用パッドの各々に対して電気的に接続されるプローブ検
査用パッドを設けるようにしている。
【００１０】
【作用】上記した手段によれば、プローブ検査のために
のみ用いるプローブ検査用パッドが独立して設けられ
る。これにより、従来は、基板に実装してからプローブ
検査を行っていたのに対し、はんだバンプを設ける前に
プローブ検査を行うことができ、外観検査による不良解
析が可能になる。
のみ用いるプローブ検査用パッドが独立して設けられ
る。これにより、従来は、基板に実装してからプローブ
検査を行っていたのに対し、はんだバンプを設ける前に
プローブ検査を行うことができ、外観検査による不良解
析が可能になる。
【００１１】
（実施例１）図１は本発明による半導体装置の一実施例
を示す平面図である。なお、図１においては、図４に示
したと同一であるものには同一引用数字を用いたので、
重複する部分についての説明は省略する。
を示す平面図である。なお、図１においては、図４に示
したと同一であるものには同一引用数字を用いたので、
重複する部分についての説明は省略する。
【００１２】図１に示すように、本実施例は、バンプ用
パッド３の配線パターンに分岐させる如くにして、バン
プ用パッド３よりサイズの大きいプローブ検査用パッド
４を半導体チップ１上に設けるようにしたところに特徴
がある。このプローブ検査用パッド４は、最終配線（ア
ルミ等の配線）が形成され、且つ、ＣＣＢが形成される
前の段階で設けられる。或いは、予め設計に組み込んで
おき、バンプ用パッド３と同時にプローブ検査用パッド
４を形成してもよい。
パッド３の配線パターンに分岐させる如くにして、バン
プ用パッド３よりサイズの大きいプローブ検査用パッド
４を半導体チップ１上に設けるようにしたところに特徴
がある。このプローブ検査用パッド４は、最終配線（ア
ルミ等の配線）が形成され、且つ、ＣＣＢが形成される
前の段階で設けられる。或いは、予め設計に組み込んで
おき、バンプ用パッド３と同時にプローブ検査用パッド
４を形成してもよい。
【００１３】本実施例においては、ＣＣＢを形成する前
にプローブ検査用パッド４にプローブを当ててチップの
良否を判定する（なお、バンプ用パッド３はサイズが小
さいために、これにプローブを当てることはできな
い）。その後、パッシベーション膜を形成し、良品の判
定がなされたチップに対してのみ、そのバンプ用パッド
３上のパッシベーション膜を開口し、以後、従来のプロ
セスに従って下地電極（例えば、ＣｒＣｕＡｕ層であ
り、ＢＬＭと称される）を形成し、更にＣＣＢを形成し
たのち、チップをパッケージに組み込む。
にプローブ検査用パッド４にプローブを当ててチップの
良否を判定する（なお、バンプ用パッド３はサイズが小
さいために、これにプローブを当てることはできな
い）。その後、パッシベーション膜を形成し、良品の判
定がなされたチップに対してのみ、そのバンプ用パッド
３上のパッシベーション膜を開口し、以後、従来のプロ
セスに従って下地電極（例えば、ＣｒＣｕＡｕ層であ
り、ＢＬＭと称される）を形成し、更にＣＣＢを形成し
たのち、チップをパッケージに組み込む。
【００１４】以上のように、良品のチップにのみＣＣＢ
が形成され、解析が必要な不良チップには形成されない
ので、容易に外観不良の解析を行うことができる。ま
た、従来のようにプローブ検査の段階では基板が取り付
けられていないので、基板を無駄にしないで済むため、
経済性も向上する。
が形成され、解析が必要な不良チップには形成されない
ので、容易に外観不良の解析を行うことができる。ま
た、従来のようにプローブ検査の段階では基板が取り付
けられていないので、基板を無駄にしないで済むため、
経済性も向上する。
【００１５】図２はバンプ用パッド３の形成過程を示す
説明図である。ここでは、バンプ用パッド３を最終パタ
ーンと同時に設けず、ＢＬＭの形成過程でバンプ用パッ
ド３を形成している。
説明図である。ここでは、バンプ用パッド３を最終パタ
ーンと同時に設けず、ＢＬＭの形成過程でバンプ用パッ
ド３を形成している。
【００１６】予め、設計時点で最終アルミ配線の一部を
太くしておき（この部分がバンプ用パッド形成部８にな
る）、そしてチップ全面に（ａ）に示すようにパッシベ
ーション膜５を形成する。ついで、（ｂ）に示すよう
に、バンプ用パッド形成部８の上部のパッシベーション
膜５を除去し、開口部を設ける。こののち、（ｃ）に示
すように、開口部によるバンプ用パッド形成部８の露出
部及びパッシベーション膜５上に金属層６を形成する。
太くしておき（この部分がバンプ用パッド形成部８にな
る）、そしてチップ全面に（ａ）に示すようにパッシベ
ーション膜５を形成する。ついで、（ｂ）に示すよう
に、バンプ用パッド形成部８の上部のパッシベーション
膜５を除去し、開口部を設ける。こののち、（ｃ）に示
すように、開口部によるバンプ用パッド形成部８の露出
部及びパッシベーション膜５上に金属層６を形成する。
【００１７】さらに、（ｄ）に示すように、バンプ用パ
ッド形成部８の部分を残して他の部分の金属層６を除去
し、残された金属層６をバンプ用パッド３とする。つぎ
に、このようにして作られたバンプ用パッド３上にハン
ダバンプ７を設ける。このような構成により、最初から
比較的サイズの大きいバンプ用パッドを設けることなく
バンプ用パッド３を形成することができ、パターン引き
回しの制約を軽減することができる。
ッド形成部８の部分を残して他の部分の金属層６を除去
し、残された金属層６をバンプ用パッド３とする。つぎ
に、このようにして作られたバンプ用パッド３上にハン
ダバンプ７を設ける。このような構成により、最初から
比較的サイズの大きいバンプ用パッドを設けることなく
バンプ用パッド３を形成することができ、パターン引き
回しの制約を軽減することができる。
【００１８】（実施例２）図３は本発明による半導体装
置の他の実施例を示す平面図である。図３では図１と同
一であるものには同一引用数字を用いたので、ここでは
重複する部分に対する説明は省略する。
置の他の実施例を示す平面図である。図３では図１と同
一であるものには同一引用数字を用いたので、ここでは
重複する部分に対する説明は省略する。
【００１９】前記実施例がプローブ検査用パッド４をバ
ンプ用パッド３に並列的に形成していたのに対し、本実
施例はバンプ用パッド３に直列接続する如くにプローブ
検査用パッド４を形成したところに特徴がある。
ンプ用パッド３に並列的に形成していたのに対し、本実
施例はバンプ用パッド３に直列接続する如くにプローブ
検査用パッド４を形成したところに特徴がある。
【００２０】この構成では、プローブ検査用パッド４に
対する配線パターンの引き回しが少なくでき、チップ面
の有効利用が可能になる。
対する配線パターンの引き回しが少なくでき、チップ面
の有効利用が可能になる。
【００２１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。
【００２２】例えば、前記実施例においては、プローブ
検査用パッド４の形状を長方形にしたが、これに限定さ
れるものではなく、丸形等であってもよい。
検査用パッド４の形状を長方形にしたが、これに限定さ
れるものではなく、丸形等であってもよい。
【００２３】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記の通りである。
表的なものによって得られる効果を簡単に説明すれば、
下記の通りである。
【００２４】すなわち、外部との接続をはんだバンプを
用いて行う半導体装置であって、プローブ検査のために
用いられると共に前記はんだバンプが設けられるバンプ
用パッドの各々に対して電気的に接続されるプローブ検
査用パッドを設けるようにしたので、はんだバンプを設
ける前にプローブ検査を行うことができ、外観検査によ
る不良解析が可能になる。また、チップ不良時、従来は
実装基板を廃棄していたため、コストアップの原因の１
つになっていたが、本発明によれば無駄に基板を消費す
ることがなくなる。
用いて行う半導体装置であって、プローブ検査のために
用いられると共に前記はんだバンプが設けられるバンプ
用パッドの各々に対して電気的に接続されるプローブ検
査用パッドを設けるようにしたので、はんだバンプを設
ける前にプローブ検査を行うことができ、外観検査によ
る不良解析が可能になる。また、チップ不良時、従来は
実装基板を廃棄していたため、コストアップの原因の１
つになっていたが、本発明によれば無駄に基板を消費す
ることがなくなる。
【図１】本発明による半導体装置の一実施例を示す平面
図である。
図である。
【図２】バンプ用パッドの形成過程を示す説明図であ
る。
る。
【図３】本発明による半導体装置の他の実施例を示す平
面図である。
面図である。
【図４】従来の半導体装置のパターン面の一部を示す平
面図である。
面図である。
１ 半導体チップ ２ 回路部 ３ バンプ用パッド ４ プローブ検査用パッド ５ パッシベーション膜 ６ 金属層 ７ ハンダバンプ ８ バンプ用パッド形成部
Claims (3)
- 【請求項１】 外部との接続をはんだバンプを用いて行
う半導体装置であって、プローブ検査のために用いられ
ると共に前記はんだバンプが設けられるバンプ用パッド
の各々に対して電気的に接続されるプローブ検査用パッ
ドを設けたことを特徴とする半導体装置。 - 【請求項２】 前記プローブ検査用パッドは、前記バン
プ用パッドに対し、並列的又は直列的に接続されること
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 請求項１記載の半導体装置のはんだバン
プ用パッドの形成方法であって、前記バンプ用パッド
は、該パッドを形成したい部分の最終配線のパッシベー
ションを除去して開口し、この開口部を含む所定部分に
金属層を形成し、この金属層をバンプ用パッドとするこ
とを特徴とするバンプ用パッドの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5088278A JPH06302661A (ja) | 1993-04-15 | 1993-04-15 | 半導体装置及びそのはんだバンプ用パッドの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5088278A JPH06302661A (ja) | 1993-04-15 | 1993-04-15 | 半導体装置及びそのはんだバンプ用パッドの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06302661A true JPH06302661A (ja) | 1994-10-28 |
Family
ID=13938443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5088278A Pending JPH06302661A (ja) | 1993-04-15 | 1993-04-15 | 半導体装置及びそのはんだバンプ用パッドの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06302661A (ja) |
-
1993
- 1993-04-15 JP JP5088278A patent/JPH06302661A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2825085B2 (ja) | 半導体装置の実装構造、実装用基板および実装状態の検査方法 | |
| JPH07111993B2 (ja) | 電子チップの非破壊電気検査方法 | |
| JP2703204B2 (ja) | ボール・グリッド・アレイ半導体パッケージのワイヤボンディング検査方法 | |
| KR19980028019A (ko) | 인쇄회로기판 스트립 구조와 이를 이용한 반도체 패키지 제조방법 | |
| US6177722B1 (en) | Leadless array package | |
| JP2000340746A (ja) | 半導体装置 | |
| KR20040080739A (ko) | 테스트 패드를 갖는 반도체 칩과 그를 이용한 테이프캐리어 패키지 | |
| JPH09246426A (ja) | 表面実装型電子部品、配線基板、実装基板及び実装方法 | |
| JPH06302661A (ja) | 半導体装置及びそのはんだバンプ用パッドの形成方法 | |
| US6972583B2 (en) | Method for testing electrical characteristics of bumps | |
| JPH02184043A (ja) | 半導体装置の製造方法 | |
| JP4407785B2 (ja) | 半導体装置及びその検査方法 | |
| JP2004311535A (ja) | チップサイズパッケージ半導体装置 | |
| JPH09330993A (ja) | 半導体装置 | |
| JPH01155637A (ja) | マルチチツプ・モジユール | |
| JPH09330962A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH10173015A (ja) | 半導体装置およびその製造方法 | |
| JP3119245B2 (ja) | ウェハ検査用補助プローブカード及びウェハ検査方法 | |
| JPH1117057A (ja) | 検査パッド付きｂｇａ型半導体装置 | |
| JPH05121488A (ja) | ベアチツプ実装基板 | |
| JPH0358426A (ja) | Ｔａｂ方式半導体装置 | |
| KR0151836B1 (ko) | 웨이퍼 레벨 번인 및 테스트 방법 | |
| JPS612343A (ja) | 半導体装置 | |
| JPS6290940A (ja) | 半導体装置 | |
| JP2002048839A (ja) | 半導体装置およびその製造方法 |