JP4407785B2 - 半導体装置及びその検査方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、電子回路が高密度で集積されている半導体チップ（以下、「ＩＣチップ」と記す）の不良部分をフォトエミッション解析方法により解析し易くした半導体装置、特に複数個の電極バンプがボールグリッドアレイ（ＢＧＡ）形式で形成され、パッケージされている表面実装型半導体装置に関するものである。
【０００２】
【従来の技術】
先ず、図を参照しながら、一般的なＢＧＡパッケージ形式の半導体装置の構造を概念的に説明する。
【０００３】
図２はサーマルエンハンスッドＢＧＡパッケージ型半導体装置の断面側面図であり、図３はプラスチックモールド成形のＢＧＡパッケージ型半導体装置の断面側面図である。
【０００４】
図２に示したサーマルエンハンスッドＢＧＡパッケージ（以下、「Ｅ−ＢＧＡ」と記す）型の半導体装置（以下、単に「ＩＣ」と記す）２０は、金属基板２２に貼り合わされたパッケージ基板２３の中央部に開けられた開口部２４内で前記金属基板２２の裏面に、電源、接地配線など及び複数の電極（不図示）などが形成されている面を下向きにして（以下、「フェイスダウン」と記す）ＩＣチップ２１が固定され、前記各電極をパッケージ基板２３に形成されている電極ランド（不図示）にワイヤー２７を用いて接続し、封止材２５で封止された構造のものである。パッケージ基板２３は単層基板であってもよいが、通常は、多層の積層基板構造のもので、その最下層の裏面には半田製ボール状の複数個の電極バンプ２６が所定のグリッド状配列で形成されている。
【０００５】
また、図３に示したプラスチックモールド成形のＢＧＡパッケージ（以下、「Ｐ−ＢＧＡ」と記す）型ＩＣ３０は、電極ランド（不図示）などの配線が施されたパッケージ基板３２上に、電源、接地配線など及び複数の電極（不図示）などが形成されている面を上向きにして（以下、「フェイスアップ」と記す）ＩＣチップ３１が固定され、前記各電極をパッケージ基板３２の各電極ランド（不図示）にワイヤー３３を用いて接続し、その状態のＩＣチップ３１及びパッケージ基板３２の電極ランドを含む表面を封止樹脂３４で封止された構造のものである。パッケージ基板３２もパッケージ基板２３の構造と同一であって、パッケージ基板３２の最下層の裏面には複数個の電極バンプ３５が所定のグリッド状配列で形成されている。
【０００６】
これらＥ−ＢＧＡパッケージ型ＩＣ２０(以下、単に「ＩＣ２０」と略記する)及びＰ−ＢＧＡパッケージ型ＩＣ３０(以下、単に「ＩＣ３０」と略記する)は工場で最終的に品質検査されてアセンブルメーカなどのユーザーに販売される。そしてユーザーはＩＣ２０或いはＩＣ３０を基板やテーピングを利用してユーザー側の電子回路基板に表面実装されるものである。
【０００７】
ＩＣ２０は、図２に示したように、放熱性を向上させるために金属基板２２が上でＩＣチップ２１が下方に向いた姿勢（フェイスダウン）の状態でユーザーの電子回路基板に表面実装され、ＩＣ３０は、図３に示したように、ＩＣチップ３１がパッケージ基板３２の上側に存在する姿勢（フェイスアップ）の状態でユーザーの電子回路基板に表面実装される。
【０００８】
しかし、これらＩＣ２０或いはＩＣ３０が実装されてから、中には実装時に実装不良が生じたり、ＩＣ２０或いはＩＣ３０そのものに潜在していた欠陥が実装により表面化し、それら不良のＩＣ２０或いはＩＣ３０は販売した半導体メーカ側に返品されてくる。半導体メーカ側では、不良の原因を探るために、返品されてきたＩＣ２０或いはＩＣ３０の不良の原因の解析を行う。その解析は、通常、フォトエミッション解析方法で行われる。
【０００９】
フォトエミッション解析方法とは、ＩＣの不良のモードがラッチアップやジャンクション崩れなどのＤＣ特性不良の場合にＩＣチップ上での位置を特定するための方法であって、ＭＯＳ型ＩＣの場合、正常なトランジスタのＰＮジャンクションには電流は殆ど流れないが、前記の不良モードになると、このジャンクション電流が多く流れ、この過剰電流により遠赤外線が発生し、その遠赤外線を特殊検出器で捕捉して、その不良位置を特定する方法である。なお、配線部分での金属系のショートによる発熱の場合も遠赤外線が放射されるが、波長の帯域が異なるので解析する場合には、これらの波長の感度を切り替えて観測する。
【００１０】
前記のように、このフォトエミッション解析方法は、トランジスタのＰＮジャンクション部分からの遠赤外線を捉えなければならないため、そのＰＮジャンクション部分の上方に構成されているアルミ配線層が多層になるほど配線が網目状に複雑に交差しているため、ＩＣチップの表面側から観測する場合には、最下層からの遠赤外線の放射が遮られる。従って、ＩＣチップが多層配線構造で形成されていると、ＩＣチップの表面側からの観測は不可能となる。
【００１１】
しかし、この遠赤外線はバルクのシリコンを通過することができるので、配線層側とは反対側のＩＣチップ裏面から遠赤外線を観測することになる。
【００１２】
不良ＩＣを解析する時には、通常のＩＣチップの動作モードになるように電源を印加し、特定し易いタイミングにホールドした状態にして解析する。
【００１３】
従って、ＩＣ２０の場合は、金属基板２２をカットしても放熱性に若干影響はあるが、ＩＣチップ２１の動作は無関係であることから、ＩＣチップ２１が存在する部分の金属基板２２を機械的にカットすることによって遠赤外線の放射を観測することができる。
【００１４】
なお、通常のクワッドフラットパッケージ（ＱＦＰ）型ＩＣはＩＣチップがフェイスアップボンディングで構成されているが、裏面からモールドを削り、最後にリードフレームを削ってＩＣチップの裏面を露出させる（このリードフレームには通常は有効となる信号配線はない）。
【００１５】
【発明が解決しようとする課題】
しかし、ＩＣ３０の場合は、ＩＣチップ３１の上方の封止樹脂３４を削り、ＩＣチップ３１を露出させることは可能であるが、電源層がＩＣチップ３１の表面に施されていることから特殊な薬品で電源配線部分を削除しなければならず、これを行うと電源配線部分のインピーダンスが増大したり、必要な部分を削除してしまうなどの問題が生じ、実際に動作しなくなる場合がある。また、前記のように、封止樹脂３４側からの遠赤外線の観測は、ＩＣチップ３１のＰＮジャンクションの上方部分にアルミ配線が各層で形成され、封止樹脂３４側から見た場合に全体として網目状に複雑に交差して見えることから遠赤外線は遮断されてしまい、フォトエミッションによる解析は不可能となる。
【００１６】
一方、封止樹脂３４の裏側（下側）から遠赤外線の観測を行おうとすると、ＩＣチップ３１はその全面がパッケージ基板３２に覆われているため、そのＩＣチップが実装されているであろうパッケージ基板３２の中央部分を切り取らねばならない。パッケージ基板３２には当然のことながら配線パターンが無数に走つており、簡単にカットにより削除することはできない。削除しても動作が可能となるように、ＩＣチップ３１の下方部分に予め配線パターンを施さないように配線を施すようにしておいてもよいが、この部分をパターン配線に使用できないので無駄が多くなる。配線パターンを出来るだけ有効利用できるように配線設計した場合に、パッケージ基板３２の削除する面積を最小限に抑え、正確にＩＣチップ３１の全面が露出するように削除しなければならないが、通常では内部実装されたＩＣチップの位置を外から把握するのは困難である。
【００１７】
従って、本発明はこのような課題を解決しようとするものであって、ＩＣチップの上層配線部分などを加工することなくフォトエミッション解析を行うことができる半導体装置及びその検査方法を得ることを目的とするものである。
【００１８】
【課題を解決するための手段】
それ故、請求項１に記載の発明では、表面には複数本の電極ランド、配線などの配線パターンが、裏面には前記配線パターンに対応して複数個の電極バンプが形成されているパッケージ基板の前記表面にフェイスアップで電子回路が集積されている半導体チップを搭載、固定し、該半導体チップを封止部材で封止した構造で構成されている半導体装置において、前記パッケージ基板の前記半導体チップの実装部分とその周辺部分以外の領域で基本のパターン配線を行い、前記半導体チップの実装部直下には、放熱用のランド、電源強化用のパターン配線、及びＩＣテスト用の実動作に無関係の信号線の一部の配線に止め、しかも前記パッケージ基板の前記裏面に、前記半導体チップの位置を示す表示を付して、前記課題を解決している。
【００１９】
そして請求項２に記載の発明では、請求項１に記載の半導体装置における前記表示が、前記パッケージ基板の前記配線パターンを形成するエッチング工程でエッチングにより形成されることを特徴とする。
また、請求項３に記載の発明では、請求項１に記載の半導体装置における前記表示が、エッチングによって形成され、その半導体装置をフォトエミッション解析方法により不良原因の解析を行う場合に、前記パッケージ基板の裏面を除去して開口を開ける場合の目印であることを特徴とする。
【００２０】
更に、請求項４に記載の発明では、表面には複数本の電極ランド、配線などの配線パターンが、裏面には前記配線パターンに対応して複数個の電極バンプが形成されているパッケージ基板であって、前記半導体チップの実装部分とその周辺部分以外の領域で基本のパターン配線を行い、前記半導体チップの実装部直下には、放熱用のランド、電源強化用のパターン配線、及びＩＣテスト用の実動作に無関係の信号線の一部の配線に止めた前記パッケージ基板の前記表面にフェイスアップで電子回路が集積されている前記半導体チップを搭載、固定し、該半導体チップを封止部材で封止し、前記パッケージ基板の前記裏面に、前記半導体チップの位置を示す表示が付されている半導体装置の前記表示で囲まれた面積部分のパッケージ基板を除去して、前記半導体チップの裏面を開口、露出させ、該半導体チップの裏面が露出された半導体装置を検査回路基板に装着して該半導体チップに通電し、該通電により前記半導体チップの不良部分で発光する遠赤外線を前記開口から放出させ、該放出された遠赤外線を遠赤外線検出装置で検出してフォトエミッション解析方法により前記不良部分を解析する方法を採って、前記課題を解決している。
【００２１】
それ故、本発明によれば、コストを掛けることなく、除去すべきパッケージ基板の半導体チップが存在する領域を容易に把握でき、半導体チップの機能を損なうことなく除去して開口部を開けることができ、フォトエミッション解析方法により容易に不良個所の検査及び解析を行うことができる。
【００２２】
【発明の実施の形態】
以下、図１を用いて、本発明の一実施形態の半導体装置及びその検査方法を説明する。
【００２３】
図１は本発明の一実施形態の半導体装置を概念的に示していて、同図Ａはその裏面から見た平面図であり、同図Ｂは同図ＡのＡ―Ａ線上における断面側面図である。
【００２４】
なお、本発明においても、従来の半導体装置（Ｐ−ＢＧＡ型ＩＣ３０）、その構造を流用し、その半導体装置とフォトエミッション解析に用いた用語を用いて説明する。
【００２５】
図１において、符号１０は全体として本発明の半導体装置であるＰ−ＢＧＡ型パッケージＩＣ(以下、単に「ＩＣ」と略記する)を指す。このＩＣ１０の構造も、ＩＣ３０の構造と同様に、電極ランド（不図示）などの配線が施されたパッケージ基板１２上に、電源、接地配線など及び複数の電極（不図示）などが形成されている面を上向きにして（以下、「フェイスアップ」と記す）ＩＣチップ１１が固定され、前記各電極をパッケージ基板１２の各電極ランド（不図示）にワイヤー１３を用いて接続し、その状態のＩＣチップ１１及びパッケージ基板１２の電極ランドを含む表面を封止樹脂１４で封止された構造のものである。パッケージ基板１２の最下層の裏面には半田製ボール状の複数個の電極バンプ１５が所定のグリッド状配列で形成されている。
【００２６】
本ＩＣ１０には、図１Ａに示したように、そのパッケージ基板１２の裏面１２Ａに、ＩＣチップ１１の四隅の位置を示す表示１６を付した。この表示１６は裏面１２Ａから中に封止されているＩＣチップ１１の全面積が判り、切削などで除去する必要のあるパッケージ基板１２の面積がどの範囲かを明示する。図示の実施例では、表示１６は四隅に施したが、表示する範囲の全周を実線、破線などで囲うようにして表示してもよい。
【００２７】
そしてこの表示１６はシルク印刷等で付してもよいが、パッケージ基板１２の配線パターンを形成するエッチング工程で同時に直接エッチングして付すことにより工程を削減でき、コストを掛けず製作することができる。
【００２８】
本発明のＩＣ１０のパッケージ基板１２を設計する場合に、ＩＣチップ１１の実装部分とその周辺部分以外で基本のパターン配線を行い、ＩＣチップ１１の実装部直下には、放熱用のランド、電源強化用のパターン配線、及びＩＣテスト用の実動作に無関係の信号線の一部を配線するに止める。
【００２９】
ＩＣチップ１１位置は、パッケージ基板１２が、例えば、４層基板であれば、４層基板のパターン重ね合わせの精度で最上層に実装するＩＣの位置と最下層の表示１６の位置を印すことが可能である。
【００３０】
前記のような表示１６を付すことにより、作業者はパッケージ基板１２の四隅の表示１６を繋ぎ合わせた領域部分（四隅の表示１６で囲んだ斜線を施した面積部分１６Ａ）を除去し、その裏面１２Ａから内部のＩＣチップ１１の場所を全て露出させるための確認を容易にでき、基板パターンの削除過多による誤作動等の問題を生じさせることなく、その必要最低限の面積部分を除去することが可能となる。
次に、ＩＣ１０の不良部分を前記のフォトエミッション解析により検査する場合には、前記の要領でパッケージ基板１２に開口（図１Ａの斜線部分１６Ａ）を開け、開口が開けられたＩＣ１０をテスト基板（不図示）に装着し、通常のＩＣ１０の動作モードになるように電源を印加し、テストパターンを流し、特定し易いタイミングにホールドした状態にする。この電源の印加及びテストパターンの入力により、前記のように不良部分で遠赤外線が放射され、これを検出してフォトエミッション解析を行うことにより不良の種類を特定することができる。
【００３１】
【発明の効果】
以上説明したように、本発明によれば、
１．検査するＩＣのパッケージ基板の削除すべき領域を簡単に把握でき、加工が容易
２．パッケージ基板を削除しても、基本動作を行わすことが可能
３．以上の事柄からフォトエミッション解析が容易
４．パッケージ基板の除去半導体ウェーハ部分を示す表示を付す場合に、パターン配線のエッチングと同時に行えば、製作コストの追加は不要
５．ＩＣチップの最上層配線等を加工することなく実現可能
など、数々の優れた効果が得られる。
【図面の簡単な説明】
【図１】 本発明の一実施形態の半導体装置を概念的に示していて、同図Ａはその裏面から見た平面図であり、同図Ｂは同図ＡのＡ―Ａ線上における断面側面図である。
【図２】 サーマルエンハンスッドＢＧＡパッケージ型半導体装置の断面側面図である。
【図３】 プラスチックモールド成形のＢＧＡパッケージ型半導体装置の断面側面図である。
【符号の説明】
１０…本発明の一実施形態のＰ−ＢＧＡ型ＩＣ、１１…ＩＣチップ、１２…パッケージ基板、１２ａ…パッケージ基板１２の裏面、１３…ワイヤー、１４…封止樹脂、１５…電極バンプ、１６…表示、１６Ａ…除去部分

Claims (4)

  1. 表面には複数本の電極ランド、配線などの配線パターンが、裏面には前記配線パターンに対応して複数個の電極バンプが形成されているパッケージ基板の前記表面にフェイスアップで電子回路が集積されている半導体チップを搭載、固定し、該半導体チップを封止部材で封止した構造で構成されている半導体装置において、
    前記パッケージ基板の前記半導体チップの実装部分とその周辺部分以外の領域で基本のパターン配線を行い、前記半導体チップの実装部直下には、放熱用のランド、電源強化用のパターン配線、及びＩＣテスト用の実動作に無関係の信号線の一部の配線に止め、
    しかも前記パッケージ基板の前記裏面に、前記半導体チップの位置を示す表示が付されていることを特徴とする半導体装置。
  2. 前記表示は前記パッケージ基板の前記配線パターンを形成するエッチング工程でエッチングにより形成されることを特徴とする請求項１に記載の半導体装置。
  3. エッチングによって形成された前記表示は、その半導体装置をフォトエミッション解析方法により不良原因の解析を行う場合に、前記パッケージ基板の裏面を除去して開口を開ける場合の目印であることを特徴とする請求項２に記載の半導体装置。
  4. 表面には複数本の電極ランド、配線などの配線パターンが、裏面には前記配線パターンに対応して複数個の電極バンプが形成されているパッケージ基板であって、前記半導体チップの実装部分とその周辺部分以外の領域で基本のパターン配線を行い、前記半導体チップの実装部直下には、放熱用のランド、電源強化用のパターン配線、及びＩＣテスト用の実動作に無関係の信号線の一部の配線に止めた前記パッケージ基板の前記表面にフェイスアップで電子回路が集積されている前記半導体チップを搭載、固定し、該半導体チップを封止部材で封止し、前記パッケージ基板の前記裏面に、前記半導体チップの位置を示す表示が付されている半導体装置の前記表示で囲まれた面積部分のパッケージ基板を除去して、前記半導体チップの裏面を開口、露出させ、該半導体チップの裏面が露出された半導体装置を検査回路基板に装着して該半導体チップに通電し、該通電により前記半導体チップの不良部分で発光する遠赤外線を前記開口から放出させ、該放出された遠赤外線を遠赤外線検出装置で検出してフォトエミッション解析方法により前記不良部分を解析することを特徴とする半導体装置の検査方法。
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