JPS58125846A - Ｉｃメモリ - Google Patents
ＩｃメモリInfo
- Publication number
- JPS58125846A JPS58125846A JP57007629A JP762982A JPS58125846A JP S58125846 A JPS58125846 A JP S58125846A JP 57007629 A JP57007629 A JP 57007629A JP 762982 A JP762982 A JP 762982A JP S58125846 A JPS58125846 A JP S58125846A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- bit
- defective
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＩＯメモリに関し、特に１内部に欠陥ピッＩ
ｆ有する工０メモリを救済し、製品化できるようにし九
ものに関する。
ｆ有する工０メモリを救済し、製品化できるようにし九
ものに関する。
も欠陥かあると、メモリとして正常な機能か果せＲムＭ
（ランダ五拳アクセス拳メモリ）などの工０メそりにお
いてに、メモリＰ［Ｋ−ビットでなくなるので不良品と
なる。
（ランダ五拳アクセス拳メモリ）などの工０メそりにお
いてに、メモリＰ［Ｋ−ビットでなくなるので不良品と
なる。
ところが、１６にビットメモリのような大きな容量のメ
モリになる＃１どビット欠陥を有するａ率か高くなり、
歩留りか下がってしまう。
モリになる＃１どビット欠陥を有するａ率か高くなり、
歩留りか下がってしまう。
そして、たった一つのビット欠陥かあることにより不良
品として排棄されるのでは、採算かとれないことになる
。
品として排棄されるのでは、採算かとれないことになる
。
そこで、−ビット欠陥のような小さな欠陥に対しては、
その欠陥ビットのアドレスｉ指定しないようにする几め
の回路を付加してビット不良を有する工０メモリケ救済
し、製品化できるようにする方法か提案されている。こ
れによって、かなりの不良工０メモリか救済されるよう
になり、歩留りか同上する。
その欠陥ビットのアドレスｉ指定しないようにする几め
の回路を付加してビット不良を有する工０メモリケ救済
し、製品化できるようにする方法か提案されている。こ
れによって、かなりの不良工０メモリか救済されるよう
になり、歩留りか同上する。
しかし、このような救済用の回路を付加する方法では、
メモリ胸辺の回路かり雑になるとと４に、アクセス時間
か長くなってしまうという欠点かめる。
メモリ胸辺の回路かり雑になるとと４に、アクセス時間
か長くなってしまうという欠点かめる。
ところで、−ビット欠陥ｔＶする工Ｃメモリにおいては
、物足のアドレスビンｔハイレベルま次はロウレベルに
固定することによって、その欠陥ビットか存在するメモ
リエリアを指定できないようにすることかできる。この
場合使用可能なメモリエリアは良品の手分（１６にビッ
トならば８にビット）にされてしまうか、一応製品化す
ることかできる。
、物足のアドレスビンｔハイレベルま次はロウレベルに
固定することによって、その欠陥ビットか存在するメモ
リエリアを指定できないようにすることかできる。この
場合使用可能なメモリエリアは良品の手分（１６にビッ
トならば８にビット）にされてしまうか、一応製品化す
ることかできる。
しかしなから、この場合［は、メーカかブローとング＃
★の段階で発見し九欠陥ビットのアドレスｒ指示し、ユ
ーザにおいてそのアドレスか指定サレないように％適肖
なアドレスビンｔｗｍｔ圧かアースＫＷ続しなければな
らない。そのため、メモリを実装するプリント基板等の
般１１変史が必要となり、ニーずＫとっては使用しにく
く、がっｆｌ＠でるるという不都合がめる。
★の段階で発見し九欠陥ビットのアドレスｒ指示し、ユ
ーザにおいてそのアドレスか指定サレないように％適肖
なアドレスビンｔｗｍｔ圧かアースＫＷ続しなければな
らない。そのため、メモリを実装するプリント基板等の
般１１変史が必要となり、ニーずＫとっては使用しにく
く、がっｆｌ＠でるるという不都合がめる。
この発明は上記のよ５な点に着目してなされ次もので、
欠陥ビットｔＭする工０メモリであってもユーザにおい
て例ら配線や設計変更’ｔ６ｔＪｅとしないで使用する
ことかでき、しかも、（ロ）路構Ｗｉ、か簡単テ、カッ
アクセス時間も遅延されないようにする仁とｔ目的とす
る。
欠陥ビットｔＭする工０メモリであってもユーザにおい
て例ら配線や設計変更’ｔ６ｔＪｅとしないで使用する
ことかでき、しかも、（ロ）路構Ｗｉ、か簡単テ、カッ
アクセス時間も遅延されないようにする仁とｔ目的とす
る。
以下図面に基づいてこの発明ｒ収明する。
第１図は一ガとして２ ｋＸ ｋ３ピッ）ＦｔＡＭの概
略を示す。このＲＡＭは、入力端子Ａｏ−Ａ、・に入力
されるアドレス信号によって選択されるメモリ素子群に
配憶されていたデータが、出力端子。１〜Ｏ＄より８ビ
ット並列に出力されるように構成されている。
略を示す。このＲＡＭは、入力端子Ａｏ−Ａ、・に入力
されるアドレス信号によって選択されるメモリ素子群に
配憶されていたデータが、出力端子。１〜Ｏ＄より８ビ
ット並列に出力されるように構成されている。
上記入力端子Ａｏ〜Ａ１６のうち、９１えは最上位のア
ドレス端子ム１ｏν＝＠ａづれる入力段ｌの入力部分（
図中鎖脚Ｂで囲まれた部分）は、第２図に示すように構
成されている。
ドレス端子ム１ｏν＝＠ａづれる入力段ｌの入力部分（
図中鎖脚Ｂで囲まれた部分）は、第２図に示すように構
成されている。
＃１２図において、１はメモリの人力段、２は牛惇体ベ
レット上に形成されたポンディングパッドである。この
ホンディングパッド２と上記入力段１との間は−ヒユー
ズＦｓｒ介して接続されている。そして、上記ボンディ
ングバンド２と上記人力段１との間の配−の途中のノー
ドａには、ｉ％抵抗Ｒ，およびヒユーズ１Ｆｔ ｋ介し
て電源電圧Ｖ。。
レット上に形成されたポンディングパッドである。この
ホンディングパッド２と上記入力段１との間は−ヒユー
ズＦｓｒ介して接続されている。そして、上記ボンディ
ングバンド２と上記人力段１との間の配−の途中のノー
ドａには、ｉ％抵抗Ｒ，およびヒユーズ１Ｆｔ ｋ介し
て電源電圧Ｖ。。
か＊続されている。また、ノードａは、為抵抗Ｒ。
オヨヒヒューＸＦｍｋ介してグランドレベル（ＱＶ）に
接続されている。
接続されている。
そして、上記のように形成されたＩＣメモリがブロービ
ング検査されて、メモリアレイに何らビット欠陥か発見
されなかつ友場合には、上記ポンディングパッド２と入
力段１との関ｔその筒筐にして、他のパッド一端子間と
同様Ｋ、パッド２と外部端子ム畠・と會ワイヤボンディ
ングにより結縁させる。
ング検査されて、メモリアレイに何らビット欠陥か発見
されなかつ友場合には、上記ポンディングパッド２と入
力段１との関ｔその筒筐にして、他のパッド一端子間と
同様Ｋ、パッド２と外部端子ム畠・と會ワイヤボンディ
ングにより結縁させる。
この場合、入力部の７−ドａは高抵抗Ｒ，，Ｒ１ｔ弁し
て電源電圧ｖ０゜とグランドレベルＫＷ続されているの
で、ノードａのレベルは電源電圧ｖ０゜とグランドレベ
ルの影響を受けることはなく、アドレス信号の最上位の
レベルに応じて変動され、人力段１を介してアドレスデ
コーダに信号か送られる。
て電源電圧ｖ０゜とグランドレベルＫＷ続されているの
で、ノードａのレベルは電源電圧ｖ０゜とグランドレベ
ルの影響を受けることはなく、アドレス信号の最上位の
レベルに応じて変動され、人力段１を介してアドレスデ
コーダに信号か送られる。
一万、メモリのブロービング検査によって、メモリアレ
イ中のあるビット、ガ又はアドレス信号（１，、ｌ 、
０ 、・・・・・・ｘｌ・・・・・・、０．１）で特
定されるようなビットに欠陥か発見されたとする。この
場合には、第３図に示すように、ヒユーズＰ。
イ中のあるビット、ガ又はアドレス信号（１，、ｌ 、
０ 、・・・・・・ｘｌ・・・・・・、０．１）で特
定されるようなビットに欠陥か発見されたとする。この
場合には、第３図に示すように、ヒユーズＰ。
ｋｖＪ＃して、たとえはアドレス最上位の外Ｓ端子ム皇
。とその入力Ｆ１１．１との間？遮断させる。また、ヒ
ユーズＦ、も切断する。すると、入力部のノードａは抵
抗Ｒ自ヶ介してグランドレベル（Ｏｖ）Ｋ固定される。
。とその入力Ｆ１１．１との間？遮断させる。また、ヒ
ユーズＦ、も切断する。すると、入力部のノードａは抵
抗Ｒ自ヶ介してグランドレベル（Ｏｖ）Ｋ固定される。
これによって、アドレス最上位ｒ決定するノードａのレ
ベルは、上記欠陥ビットのアドレス（１，１，０，・・
・・・・Ｘよ・・・・・・、ｏ、Ｈの最上位Ｖ″１′と
は逆の％ ｇ ｌにされる。
ベルは、上記欠陥ビットのアドレス（１，１，０，・・
・・・・Ｘよ・・・・・・、ｏ、Ｈの最上位Ｖ″１′と
は逆の％ ｇ ｌにされる。
その結果、アドレス最上位が％ ｔ １であるようなメ
モリ中の手分のエリアは、アドレス信号ム０〜Ａ・によ
って指定できなくなり、メモリとして使用不能なエリア
となる。
モリ中の手分のエリアは、アドレス信号ム０〜Ａ・によ
って指定できなくなり、メモリとして使用不能なエリア
となる。
しかして、このエリア會除く残りの手分のエリア内には
欠陥か含まれていないことになる。従って、この工０メ
モリは、１ｋＸ８ビツトの良品の製品としてユーザに引
渡すことができる。この際、亀子ム１・′ｋＮＯ趨子と
して指′示してやれば、ユーザにおｈては何ら設計変更
したり、電源電圧Ｖ。０やグランドレベルＫｍ続させる
配ＩＮ虻行なうことなく使用することかでき、極めて便
利である。
欠陥か含まれていないことになる。従って、この工０メ
モリは、１ｋＸ８ビツトの良品の製品としてユーザに引
渡すことができる。この際、亀子ム１・′ｋＮＯ趨子と
して指′示してやれば、ユーザにおｈては何ら設計変更
したり、電源電圧Ｖ。０やグランドレベルＫｍ続させる
配ＩＮ虻行なうことなく使用することかでき、極めて便
利である。
−万、発見された欠陥ビットのアドレスか（０゜０．１
．・・・・・・ｘｌ・・・・・・、１．０）のように最
上位か ０であるような場合には、ヒユーズＰＩとＩＦ
。
．・・・・・・ｘｌ・・・・・・、１．０）のように最
上位か ０であるような場合には、ヒユーズＰＩとＩＦ
。
と【切断することによって、ノードａｒｅａ図とは逆Ｗ
ＣＶ０゜レベル％ｌｌにさせる。
ＣＶ０゜レベル％ｌｌにさせる。
このようにすれば、アドレス最上位ム偲・に除くム０〜
ム・によって指定されるメモリエリア内には欠陥ビット
が含まれないようになる。
ム・によって指定されるメモリエリア内には欠陥ビット
が含まれないようになる。
なお、上記ヒユーズ１〜Ｆｍの切１１Ｆｒは、ヒユーズ
に比較的大きな電Ｒ，ｋｔｌＬシて切断する方法や、レ
ーザを用いて切断する方法等公知の切断方法によって行
なわれる。
に比較的大きな電Ｒ，ｋｔｌＬシて切断する方法や、レ
ーザを用いて切断する方法等公知の切断方法によって行
なわれる。
上記パッド２と入力段１との間のとニーズＦ。
か切断されることにより、アドレス最上位のパッドと外
５Ｉ１１１子との間かワイヤボンデインク＊筐によって
結■されても、入力ｍｔは外ｍｙａ子ム−・の影ｔａｌ
ｋ受けなくなる。そのため、ワイヤボンディングエ榴は
全く変謝する必蚤かなり。
５Ｉ１１１子との間かワイヤボンデインク＊筐によって
結■されても、入力ｍｔは外ｍｙａ子ム−・の影ｔａｌ
ｋ受けなくなる。そのため、ワイヤボンディングエ榴は
全く変謝する必蚤かなり。
前記説明ｔ１纂４図に示す４Ｘ４ビツトのメモリアレイ
ｒ用いてよ１分が９易く説明する。
ｒ用いてよ１分が９易く説明する。
同図の４Ｘ４ビツトのメモリアレイでは、各メモリ素子
ｔアドレス信号Ａｏ〜ム１によって指定することができ
る。
ｔアドレス信号Ａｏ〜ム１によって指定することができ
る。
ここで、ガえば図中のＸ印で示されたメモリ素子に欠陥
かあることか発見され夷場合？考える。
かあることか発見され夷場合？考える。
この欠陥ビットはアドレス信号（０，１，０゜１）によ
って指定される。従って、アドレス最上位ムｓｋ、欠陥
ビットのアドレスとは逆ｏ’ｏ’九強制的に固定させる
と、上記メモリアレイは○印で示す部分のみか、Ａｏ〜
五ＩＫよって指定される使用可能なメモリエリアとなる
。
って指定される。従って、アドレス最上位ムｓｋ、欠陥
ビットのアドレスとは逆ｏ’ｏ’九強制的に固定させる
と、上記メモリアレイは○印で示す部分のみか、Ａｏ〜
五ＩＫよって指定される使用可能なメモリエリアとなる
。
１次、同＄１［して、アドレス最下位置・【欠陥ビット
のアドレスとは逆の′１′に固定してやると、図中ｍ−
で示す部分のみが使用可能なメモリエリアとなる。
のアドレスとは逆の′１′に固定してやると、図中ｍ−
で示す部分のみが使用可能なメモリエリアとなる。
このように、欠陥ビットか一つの場合には、＾ずれのア
ドレス入力端子においても、欠陥ビットのアドレスとは
逆のレベルに固定きせるこトニょことかできる。
ドレス入力端子においても、欠陥ビットのアドレスとは
逆のレベルに固定きせるこトニょことかできる。
従って、前記夾Ｍガ（第２図）のように、アドレス最上
位の端子ムｔａｌｃのみヒユーズシａ〜ｙｓ倉設けて、
電源電圧またはグランドレベルに選択接続できるような
構成を作っておけば、欠陥ビットのアドレスに応じて、
アドレス最上位【欠陥ヒツトとは逆のレベルにさせるよ
うにヒユーズＩＦ＝と？、、？、のどちらか一万のヒユ
ーズ【切断してやることにより、必ず欠陥ビットを排除
することかできる。
位の端子ムｔａｌｃのみヒユーズシａ〜ｙｓ倉設けて、
電源電圧またはグランドレベルに選択接続できるような
構成を作っておけば、欠陥ビットのアドレスに応じて、
アドレス最上位【欠陥ヒツトとは逆のレベルにさせるよ
うにヒユーズＩＦ＝と？、、？、のどちらか一万のヒユ
ーズ【切断してやることにより、必ず欠陥ビットを排除
することかできる。
なお、前記実施ガでは一ビツト欠陥のめる工０メそりに
ついて説明したか、欠陥ビットか２以上るるような場合
であっても、一つの欠陥ビットを排除するようにヒユー
ズＦｌ＋Ｆ曾のいずれか一万を切断した結果、他の欠陥
ビットもすべて＃除されたエリアに含まれるような場合
には、結果的に複数の欠陥ピッ）ｋＶする工０メそりも
製品化することかできるようになる。
ついて説明したか、欠陥ビットか２以上るるような場合
であっても、一つの欠陥ビットを排除するようにヒユー
ズＦｌ＋Ｆ曾のいずれか一万を切断した結果、他の欠陥
ビットもすべて＃除されたエリアに含まれるような場合
には、結果的に複数の欠陥ピッ）ｋＶする工０メそりも
製品化することかできるようになる。
また、アドレス最上位の趨子ム曇・のみでなく、他の端
子につｈても第２図と同様にヒユーズＦ１〜Ｐｓ ｋｆ
＆けて、ｖｏ。と（）ＮＤのいずれかに選択接続ｃＩＴ
能に構成してｐき、七の中から複数の欠陥ビットを全て
排除できるような端子Ｖａつけて、−万のヒユーズ【切
断するようにしてもよい。これによって、−ビット欠陥
のみならず、２ビット以上の久＠’ｔ’ｆｌするＩＯメ
モリ１ｓ極的に救済して、ｌ！に歩留りケ向上させるこ
とか可能である。
子につｈても第２図と同様にヒユーズＦ１〜Ｐｓ ｋｆ
＆けて、ｖｏ。と（）ＮＤのいずれかに選択接続ｃＩＴ
能に構成してｐき、七の中から複数の欠陥ビットを全て
排除できるような端子Ｖａつけて、−万のヒユーズ【切
断するようにしてもよい。これによって、−ビット欠陥
のみならず、２ビット以上の久＠’ｔ’ｆｌするＩＯメ
モリ１ｓ極的に救済して、ｌ！に歩留りケ向上させるこ
とか可能である。
なお、前記実施例では、ノードａか高抵抗Ｒ。
とＲｍ ｋ介して、ｖｏ。とＧＭＤＫ接続されているが
、欠陥ビット１有しない１０メモリでは、ヒユーズ？、
と１暑とｔｔｉｒｌｌｆｒさせるようにしたならば、高
抵抗Ｒ＋、Ｒ＊に設ける必豐はなく、直接ヒユーズＦ＋
、ｊａｋノーＦａＫ誉続させておくことかできる。
、欠陥ビット１有しない１０メモリでは、ヒユーズ？、
と１暑とｔｔｉｒｌｌｆｒさせるようにしたならば、高
抵抗Ｒ＋、Ｒ＊に設ける必豐はなく、直接ヒユーズＦ＋
、ｊａｋノーＦａＫ誉続させておくことかできる。
以上説明し九ように、本発明においては、欠陥ビットか
発見され７ｊＩＯメモリでは、予めこれｔ排除してしま
うようにいずれかのアドレス入力がハイレベルまたはロ
ウレベルに固定されるので、メモリ容量としては本末の
申分にされてしまうか。
発見され７ｊＩＯメモリでは、予めこれｔ排除してしま
うようにいずれかのアドレス入力がハイレベルまたはロ
ウレベルに固定されるので、メモリ容量としては本末の
申分にされてしまうか。
製品化することかできるようになるため歩留りか同上す
る。ま次、ユーザにおいては何ら配−や設計変更等【す
ることなく、そのｔ筒便用することかできるので極めて
扱い易く便利である。さらに、本発明はメモリ周辺の回
ｍか簡琳であり、かつアクセス時間か遷延されることも
ない。
る。ま次、ユーザにおいては何ら配−や設計変更等【す
ることなく、そのｔ筒便用することかできるので極めて
扱い易く便利である。さらに、本発明はメモリ周辺の回
ｍか簡琳であり、かつアクセス時間か遷延されることも
ない。
第１図は本発明か適用される工０メモリの一ガとしての
ＲＡＭ（ＤＩＩｉ略ｍ成図、第２図は本発明の一実廊ガ
を示すアドレス信号入力部（纂１図ＯＢの部分）の（２
）路構成図、第３図はその一使用状独を示す回ｗＩ説＠
図、馬１図は１６ビツトメモリアレイ【用い九作剛説＃
４図でるる。 ｌ・・・入力段、２・・・ポンディングパッド％Ｆｌｌ
νＩＩＦＩ ・・・ヒユーズ、ム・〜ムト・・アドレス
入力端子。 第 １ 図 第 ２ 図
ＲＡＭ（ＤＩＩｉ略ｍ成図、第２図は本発明の一実廊ガ
を示すアドレス信号入力部（纂１図ＯＢの部分）の（２
）路構成図、第３図はその一使用状独を示す回ｗＩ説＠
図、馬１図は１６ビツトメモリアレイ【用い九作剛説＃
４図でるる。 ｌ・・・入力段、２・・・ポンディングパッド％Ｆｌｌ
νＩＩＦＩ ・・・ヒユーズ、ム・〜ムト・・アドレス
入力端子。 第 １ 図 第 ２ 図
Claims (2)
- （１）少なくとも１つのアドレス入力手段の入力端と電
源の一万の端子との間に配置された第１のヒユーズと、
上記入力端と電源の他方の端子との関に配置され次第２
のヒユーズと【備えてなる仁と【特徴とするＸＯメモリ
。 - （２）上記入力端とそれに対応され次ボンデングパッド
との間に縛３のヒユーズか配置されてなることｔ−特徴
とする特許請求の範８５１１項に記載の工ＩＯメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57007629A JPS58125846A (ja) | 1982-01-22 | 1982-01-22 | Ｉｃメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57007629A JPS58125846A (ja) | 1982-01-22 | 1982-01-22 | Ｉｃメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58125846A true JPS58125846A (ja) | 1983-07-27 |
Family
ID=11671116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57007629A Pending JPS58125846A (ja) | 1982-01-22 | 1982-01-22 | Ｉｃメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58125846A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4731759A (en) * | 1985-03-18 | 1988-03-15 | Nec Corporation | Integrated circuit with built-in indicator of internal repair |
| US4829481A (en) * | 1985-08-20 | 1989-05-09 | Sgs-Thomson Microelectronics, Inc. | Defective element disabling circuit having a laser-blown fuse |
| JP2008198280A (ja) * | 2007-02-13 | 2008-08-28 | Elpida Memory Inc | 半導体記憶装置及びその動作方法 |
-
1982
- 1982-01-22 JP JP57007629A patent/JPS58125846A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4731759A (en) * | 1985-03-18 | 1988-03-15 | Nec Corporation | Integrated circuit with built-in indicator of internal repair |
| US4829481A (en) * | 1985-08-20 | 1989-05-09 | Sgs-Thomson Microelectronics, Inc. | Defective element disabling circuit having a laser-blown fuse |
| JP2008198280A (ja) * | 2007-02-13 | 2008-08-28 | Elpida Memory Inc | 半導体記憶装置及びその動作方法 |
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