JP2004087103A - 不良セル救済機能を有するｒｏｍメモリ装置及び不良セル救済方法 - Google Patents

Abstract

【課題】不良セル救済機能を有するＲＯＭ及びその救済方法を提供する。
【解決手段】本発明は、不良が発生したメモリセルに対してビットセル単位で不良を救済する。不良類型によって不良が発生したセルをＲＯＭメモリ装置内にある接地線または動作電圧線を使用して救済する。これによって、救済のための別途のセルを準備する必要がなく、また救済後に、これに対する検査が不要である。
【選択図】図２

Description

　本発明はＲＯＭメモリ装置に関するものであり、さらに詳細には、不良セル救済機能を有するＲＯＭメモリ装置及びその不良セル救済方法に関するものである。

　半導体メモリは電源供給が中断された時の、データの保有の有無によって、大きく揮発性メモリと不揮発性メモリに分けることができる。揮発性メモリには、ＤＲＡＭ素子及びＳＲＡＭ素子があり、不揮発性メモリにはＲＯＭ、フラッシュメモリなどがある。このようなメモリは、システム内で処理されるデータを記憶する。記憶単位であるメモリセルはシステム内で処理されるデータを安定に貯蔵しなければならない。したがって、各メモリセルに対するテスト過程が必須に要求される。

　通常の揮発性メモリは、リダンダンシー回路(ｒｅｄｕｎｄａｎｃｙ　ｃｉｒｃｕｉｔ)を具備している。リダンダンシー回路はテストの結果、欠陷あるセルを予備のメモリセルに代替する。このようなリダンダンシー回路は欠陷あるセルを指定する外部アドレスが入力される時に、欠陷あるセルと有機的に連結されたワードラインをディセーブルさせ、欠陷あるセルに対応する予備のメモリセルをアクセスする。すなわち、メインメモリセルアレイの特定ワードラインを予備セルアレイの特定予備ワードラインに代替する。

　一方、ＲＯＭはデータに対する読み取り動作だけが可能な不揮発性メモリとして、その製造工程で、使用者の要求に従ってメモリセルに貯蔵されるデータが固定される。したがって、既に製造された以後には、ＲＯＭメモリセルに貯蔵されたデータは変わらない。ＲＯＭの場合に、ＤＲＡＭまたはＳＲＡＭに比べて、データコーディング過程がさらに必要である。すなわち、通常のＲＯＭの不良セル救済方法は、不良が発生したセルと有機的に連結されたワードラインを欠陷あるセルに対応する予備のメモリセルに有機的に連結された予備ワードラインに代替し、また当初セルに貯蔵されたデータに当たるように代替した予備ワードラインに対するデータコーディングを実行しなければならない。

　したがって、通常のＲＯＭのセル救済方法は、予備メモリセルアレイが必要であり、また救済した後に、これらに対するデータコーディングが必要であるので、工程が複雑であり、その費用が増加する。

　また、不良セルに対して列単位(または行単位)セルの救済が行われるので、セル救済效率が低下し、多い予備メモリセルを要求するようになって、高集積化の障害になる。

　また、代替した予備セルに対するテストが必要である。

　本発明の目的は、高集積化に有利なセル救済機能を有するＲＯＭを提供することである。

　本発明の他の目的は、ＲＯＭに適する不良セル救済方法を提供することである。

　上述の目的を達成するための本発明のセル救済機能を有するＲＯＭ及び不良セル救済方法は、不良セル救済のためにＲＯＭ装置内に通常に存在する接地線または動作電圧線を使用することを一特徴とする。また本発明のセル救済機能を有するＲＯＭ及び不良セル救済方法は、ビットセル単位で不良セルを救済することを他の特徴とする。ここで、地線線とは、ＲＯＭ装置内に存在する接地された配線を示し、データ“０”に対応する。また、動作電圧線とは、ＲＯＭ装置内に存在する動作電圧が印加された配線を示し、データ“１”に対応する。したがって、別途の予備メモリセルが不必要であり、また代替したメモリセルに対するテストが不要である。

　具体的に、前記本発明の目的を達成するためのセル救済機能を有するＲＯＭは、複数個のメモリセルで構成されたＲＯＭセルアレイと、入力されるアドレスに応答して特定メモリセルを選択するセル選択部と、前記セル選択部により選択されたセルに貯蔵されたデータを感知する感知増幅部と、前記入力されるアドレスに応答して選択信号を生成するセル救済制御部と、前記選択信号に応答して前記感知増幅部の出力及び固定電圧を示す配線のうちからいずれか一つを選択して出力するマルチ化部を含む。

　前記セル救済制御部は、前記入力されるアドレスが不良セルに該当するか否かに従って、論理的に互いに相補的状態を有する選択信号を生成する。この時に、前記マルチ化部は前記選択信号が論理第１状態であれば、前記配線を選択し、論理第２状態であれば、前記感知増幅部出力を選択する。論理第１状態は論理ハイ状態であり、論理第２状態は論理ロー状態である。また、その反対になることができる。例えば、前記セル救済制御部は、前記入力されるアドレスが不良セルに該当すると、論理ハイ状態の選択信号を生成し、そうではなければ、論理ロー状態の選択信号を生成する。これによって、前記マルチ化部は前記選択信号が論理ハイ状態であれば、前記配線を選択し、論理ロー状態であれば、前記感知増幅部出力を選択する。

　前記配線は前記ＲＯＭ装置に存在する接地電圧Ｖｇｎｄを示す接地線及び動作電圧Ｖｃｃを示す動作電圧線のうちのいずれか一つである。例えば、前記不良セルがデータ“０”不良の場合に、前記配線は接地線であり、データ“１”不良の場合に、前記配線は動作電圧線である。

　このようなＲＯＭの場合に、製造工程に特異的なある不良類型に適する。すなわち、製造工程上、データ“０”不良のみ発生したら、接地線を前記マルチ化部の一入力とし、データ“１”不良のみ発生したら、動作電圧線を前記マルチ化部の一入力とする。

　前記セル選択部は、前記入力されるアドレスを解読して特定行を選択する行解読部と、前記行解読部によって選択された行を駆動する行駆動部と、前記入力されるアドレスを解読して特定列を選択する列解読部とを含む。

　一実施形態において、前記セル救済制御部は、各々二つのアドレスヒューズを含み、前記入力されるアドレスのビット数に対応する多数のヒューズボックスと、前記ヒューズボックスの出力を入力とするＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力段に連結されたＮＯＲゲートとを含む。前記入力されるアドレスが不良セルを指定する場合に、入力されるアドレスビットに対応する前記ヒューズボックス各々のヒューズがヒュージングされて、前記ヒューズボックス各々が第１状態の選択信号を出力し、前記入力されるアドレスが正常セルを指定する場合に、前記ヒューズボックス各々のヒューズはヒュージングされなくて、前記ヒューズボックス各々が前記第１状態に対して論理的に反対状態を有する第２状態の選択信号を出力する。例えば、入力されるアドレスが不良セルを指定する時に、そのアドレスビットが“０”であれば、前記ヒューズボックスの第１ヒューズをヒュージングし、アドレスビットが“１”であれば、前記ヒューズボックスの第２ヒューズをヒュージングする。

　前記本発明の目的を達成するためのセル救済機能を有するＲＯＭは、予め定義した固定されたデータ値を貯蔵する多数のメモリセルで構成されたセルアレイ部と、入力されるアドレスに応答して特定メモリセルを選択するセル選択部と、前記選択されたセルに貯蔵されたデータを感知する感知増幅部と、前記入力されるアドレスに応答して第１選択信号及び第２選択信号を生成するセル救済制御部と、前記第１選択信号及び第２選択信号に各々応答する第１マルチ化部及び第２マルチ化部とを含む。この時に、前記第１マルチ化部は前記第１選択信号に応答して前記第２マルチ化部及び前記感知増幅部の出力のうちからいずれか一つを選択して出力する。前記第２マルチ化部は前記第２選択信号に応答して接地電圧Ｖｇｎｄを示す接地線及び動作電圧Ｖｃｃを示す動作電圧のうちのいずれか一つを出力する。

　前記セル救済制御部は、前記入力されるアドレスが不良セルに対応すると、論理第１状態の第１選択信号を発生し、正常セルに対応すると、論理第２状態の第１選択信号を発生する。また、前記セル救済制御部は、前記第１選択信号が論理第１状態である時(例えば、論理ハイ状態である時)に、不良セルの不良類型に従って、論理的に互いに相補的な状態を有する第２選択信号を発生する。例えば、前記セル救済制御部は、入力されたアドレスがデータ“１”不良セルであれば、第１状態の第２選択信号を、データ“０”不良セルであれば、第２状態の第２選択信号を発生する。

　したがって、前記入力されるアドレスが不良が発生した不良セルに対応すると、前記第１選択信号は論理第１状態になって、前記第１マルチ化部は前記第２マルチ化部の出力を選択して出力する。この時に、発生した不良セルの不良類型がデータ“１”不良であれば、前記第２選択信号は論理第１状態になって、前記第２マルチ化部は動作電圧線を選択して出力する。したがって、データ“１”不良が救済される。また、発生した不良セルの不良類型がデータ“０”不良であれば、前記第２選択信号は論理第２状態になって、前記第２マルチ化部は接地線を選択して出力する。これによって、データ“０”不良が救済される。

　一実施形態において、前記セル救済制御部は、前記入力されるアドレスのビット数に対応する多数のヒューズボックスと、前記ヒューズボックスの出力を入力とするＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力段に連結されて前記第１選択信号を出力、これを前記第１マルチ化部に印加するＮＯＲゲートと、前記ＮＯＲゲート出力段にゲートが連結され、ソースは接地された第１ＮＭＯＳゲートと、前記第１ＮＭＯＳゲートのドレインに一端が連結された選択ヒューズと、前記選択ヒューズの他端に一端が連結されて、他端には動作電圧が供給される抵抗器とを含む。この時に、前記抵抗器及び選択ヒューズが連結されたノードに前記第２選択信号が発生する。

　一方、前記ヒューズボックスは、アドレスビットが入力される第１ＣＭＯＳ伝達ゲートと、前記第１ＣＭＯＳ伝達ゲートに連結された第１アドレスヒューズと、前記アドレスビットの位相が反転されたアドレスビットが入力される第２ＣＭＯＳ伝達ゲートと、前記第２ＣＭＯＳ伝達ゲートに連結された第２アドレスヒューズと、前記第１アドレスヒューズ及び第２アドレスヒューズが連結された出力ノードと接地の間に連結された第２ＮＭＯＳゲートとを含む。

　前記本発明の目的を達成するためのＲＯＭの不良セル救済方法は、入力されるアドレスが指定するメモリセルが不良セルであるか、正常セルであるかを判断して選択信号を発生し、前記選択信号に応答して前記ＲＯＭ装置内に存在する固定電圧を示す配線と前記入力されるアドレスが指定するメモリセルが貯蔵するデータ値のうちからいずれか一つを選択して出力する。

　前記入力されるアドレスが指定するメモリセルが正常セルであれば、前記選択信号が非活性化されて前記入力されるアドレスが指定するメモリセルが選択される。しかし、前記入力されるアドレスが不良セルであれば、前記選択信号が活性化される。これによって、前記配線が選択されて前記入力されるアドレスが指定する不良が発生したセルを代替する。

　ＲＯＭ製造工程上、データ“０”不良のみが発生したら、前記配線で接地電圧Ｖｇｎｄを示す接地線を採択する。一方、ＲＯＭ製造工程上、データ“１”不良のみが発生したら、前記配線で動作電圧Ｖｃｃを示す動作電圧線を採択する。

　一方、ＲＯＭ製造工程上、データ“０”不良及びデータ“１”不良が全部発生したら、論理的に反対状態を有する他の選択信号をさらに発生し、前記不良セルの不良類型によって接地電圧Ｖｇｎｄを示す接地線及び動作電圧Ｖｃｃを示す動作電圧線のうちからいずれか一つを選択するようにする。

　以上、説明したように、本発明によると、不良セルを救済するための別途の予備的なセルアレイが不要であるので、集積化に非常に有利である。

　また不良セルを接地線または動作電圧線に代替するので、代替するセルに対するコーディング及び代替したセルに対するテストが不要であり、これによって、費用を節減することができる。

　以下、添付した図面を参照して本発明の実施の形態について詳細に説明する。

　ここで、データ“０”不良は、正常にデータ“０”を貯蔵していなければならないが、製造工程またはその他の要因によってデータ“０”で認識されない不良を意味する。データ“１”不良は、その反対の場合のセルの不良を意味する。

　ＲＯＭを構成するメモリセルは一つのトランジスタからなっており、メモリセルとビットラインとの連結の有無に従って、データ“０”またはデータ“１”にコーディングされる。すなわち、製造工程で使用者の要求に従って、メモリセルに貯蔵されるデータが固定される。メモリセルとビットラインとの連結方法に従って、ＲＯＭは拡散ＲＯＭ(ＤＲＯＭ：Ｄｉｆｆｕｓｅ　ＲＯＭ)、メタルＲＯＭ(ＭＲＯＭ：Ｍｅｔａｌ　ＲＯＭ)、ビアＲＯＭ(ＶＲＯＭ：Ｖｉａ ＲＯＭ)などで分けることができる。例えば、メタルＲＯＭまたはビアＲＯＭの場合に、コンタクト工程を通じるコンタクトホールの有無に従って、メモリセルとビットラインとの電気的連結が決められる。図１及び及び図２はメタルＲＯＭまたは非ビアＲＯＭの単位セルに対する等価回路図である。すなわち、コンタクトホールによってビットラインとメモリセルが連結されれば、(図１参照)ビットラインが放電するので、データ“０”になる。一方、コンタクトホールが形成されなくて、ビットラインとメモリセルが連結されなければ（図２参照)ビットラインを通じる放電は発生しないので、データ“１”になる。

　本発明はＲＯＭの特性に符合するセル救済を提供する。例えば、ビアＲＯＭまたはメタルＲＯＭの場合に、その製造工程でコンタクトホールが掘られて、データ“０”にコーディングされなければならないセルがコンタクトホールが掘られないデータ“０”不良のみが発生する。したがって、ビアＲＯＭまたはメタルＲＯＭの場合に、データ“０”不良を救済するために、ＲＯＭメモリ装置内に通常に存在する接地線として不良セルを代替する。このために、ＲＯＭは、メモリセルアレイの出力及び接地線のうちからいずれか一つを選択して出力するマルチ化部及び前記マルチ化部に選択信号を印加する不良セル救済制御部を具備する。すなわち、入力されるアドレスが不良セルに対応すると、前記不良セル救済制御部は、例えば論理ハイ状態の選択信号を前記マルチ化部に印加する。これによって、前記マルチ化部はデータ“０”不良が発生したメモリセルに代えて接地線を選択して出力し、データ“０”不良を救済する。

　一方、ＲＯＭ製造工程の特性上、データ“１”不良のみが発生したら、接地線に代えて動作電圧線を使用してデータ“１”不良セルを代替する。

　単純に接地線または動作電圧線をマルチ化部の一入力にし、ＲＯＭメモリセルアレイ出力をマルチ化部の他の入力にする。

　またＲＯＭ製造特性上、データ“１”不良及びデータ“０”不良が全部発生したら、ＲＯＭは接地線及び動作電圧のうちからいずれか一つを選択して前記マルチ化部に伝達する他のマルチ化部をさらに具備する。この時に、不良セル救済制御部は前記追加的なマルチ化部を制御する他の選択信号をさらに生成する。

　図３はデータ “０”不良を救済することができるＲＯＭ装置を概略的に示したブロック図である。図３を参照して本発明によるセル救済機能を具備したＲＯＭ装置は、セルアレイ部１４０の特定セルに貯蔵されたデータ及び接地電圧Ｖｇｎｄを示す接地線２００が入力され、選択信号ＣＳ１の論理状態に従って、これらのうちからいずれか一つを選択して出力するマルチ化部１８０と、入力されるアドレスに従って前記マルチ化部１８０に印加される選択信号ＣＳ１を活性化または不活性化させるセル救済制御部１２０を含む。セルアレイ部１４０は使用者の要求に従って、予め決められたデータ値を貯蔵する多数のメモリセルで構成される。

　本発明によるセル救済機能を有するＲＯＭ装置は、また入力されるアドレスに対応して前記セルアレイ１４０から特定セルを選択するセル選択部１００と、前記セル選択部１００により選択された特定セルに貯蔵されたデータを感知増幅する感知増幅部１６０及び前記マルチ化部１８０の出力段に連結されたデータ出力部２２０をさらに含む。前記感知増幅部１６０の出力が前記マルチ化部１８０の一入力に提供される。前記マルチ化部１８０の他の入力は前記接地線２００である。

　接地線２００はＲＯＭ内部に通常存在する接地された配線、すなわち、接地電圧を示す配線である。ＲＯＭ動作の時に、接地される任意の配線である。単純に接地線２００をマルチ化部１８０の他の入力段に電気的に連結させればよい。このようなセル救済機能を有するＲＯＭはセル救済のための別途の予備セルアレイが不要である。また救済されたセルに対するテストが不要である。

　前記セル選択部１００はアドレスが入力される制御部１０２、前記制御部１０２の制御下に入力されたアドレスの行アドレスを解読する行解読部１０４、前記行解読部１０４によって選択された特定行を駆動する行駆動部１０６及び入力されたアドレスの列アドレスを解読して特定列を選択することによって、入力されたアドレスに対応するメモリセルを選択する列解読部１０８を含む。前記感知増幅部１６０は制御部１０２の制御下に入力されたアドレスに対応する特定メモリセルに貯蔵されたデータを感知増幅して前記マルチ化部１８０に伝達する。

　前記セル救済制御部１２０は入力されたアドレスによって選択信号ＣＳ１を活性化または不活性化させて、前記マルチ化部１８０に印加することによって、前記マルチ化部１８０の出力を制御する。

　すなわち、正常状態の場合(入力されたアドレスが正常セルに対応する時)に、前記セル救済制御部１２０は例えば、論理ロー状態の選択信号ＣＳ１を発生し、これによって、前記マルチ化部１８０はセルアレイ部１４０の出力をデータ出力部２２０に伝達する。

　しかし、入力されたアドレスに対応するセルが不良セル(データ“０”不良)であれば、前記セル救済制御部１２０は論理ハイ状態の選択信号ＣＳ１を発生して前記マルチ化部１８０に印加する。これによって、前記マルチ化部１８０は前記接地線２００を選択して前記データ出力部２２０に伝達する。結果的に、データ“０”不良が救済される。

　図４及び図５は一実施の形態によって前記セル救済制御部１２０を、ヒューズを使用して実現したことを示すための図面である。

　図４は本発明の一実施の形態によるセル救済制御部１２０を概略的に示したブロック図である。図５は図４に示したヒューズボックス各々に対する詳細回路図である。

　図４を参照して、セル救済制御部１２０は入力されるｎビットのアドレスＡＸ［（ｎ−１）−０］に対応するｎ個のヒューズボックス ＦＢ０〜ＦＢ（ｎ−１）３００、これらヒューズボックスの出力段に連結された多数のＮＡＮＤゲートＮＧ０〜ＮＧ（ｋ−１）３２０及び前記ＮＡＮＤゲートＮＧ０〜ＮＧ（ｋ−１）３２０に連結されたＮＯＲゲート３４０で構成される。ここで、ｋはｎより小さい。前記ＮＯＲゲート３４０の出力が選択信号ＣＳ１になって、前記マルチ化部１８０に制御信号として印加される。各々のヒューズボックスＦＢ０〜ＦＢ（ｎ−１）３００は入力されるアドレスビットに対応してヒュージングされる二つのアドレスヒューズを含む。

　入力されるアドレスが不良セルに対応する場合に、各ヒューズボックス３００の出力Ｆ００〜Ｆ０（ｎ−１）が全部論理ハイ状態になるように、各ヒューズボックスの特定ヒューズがヒュージングされる。これによって、前記ＮＡＮＤゲート３２０の出力が全部論理ロー状態になり、結局、前記ＮＯＲゲート３４０の出力は論理ハイ状態になって、論理ハイ状態の選択信号ＣＳ１が前記マルチ化部１８０に印加される。

　具体的に、図５を参照して、前記ヒューズボックスＦＢ〜ＦＢ（ｎ−１）３００各々は二つのＣＭＯＳ伝達ゲート３０２、３０４、各伝達ゲートに一端が連結された二つのアドレスヒューズＦ＿０　３０６、Ｆ＿１　３０８、及び前記二つのヒューズＦ＿０　３０６、Ｆ＿１３０８の他の一端が連結されて形成されたヒューズボックス出力段Ｆｏｕｔ_ｉ及び接地電極の間に連結されたＮＭＯＳトランジスタ３０９を含む。

　ヒューズボックスに入力されるアドレスＡＸｉは二つの伝達ゲート３０２、３０４に入力され、いずれか一つの伝達ゲート３０４は反転器３１０を通じて論理状態が反転されて入力される。すなわち、二つの伝達ゲート３０２、３０４は互いに反対される位相(または論理状態)の信号が入力される。クロック信号ＣＬＫ及びそれの位相が反転されたクロックバー信号ＣＬＫＢが伝達ゲート３０２、３０４のＮＭＯＳゲートＮ１、Ｎ２及びＰＭＯＳゲートＰ１、Ｐ２に各々制御信号として印加される。前記伝達ゲート３０２、３０４のＮＭＯＳゲートＮ１、Ｎ２が互いに連結されてクロック信号ＣＬＫが印加される。前記伝達ゲート３０２、３０４のＰＭＯＳゲートＰ１、Ｐ２が互いに連結されてクロックバー信号ＣＬＫＢが印加される。前記ＮＭＯＳトランジスタ３０９のゲートはクロックバー信号ＣＬＫＢが印加される。このようなヒューズボックスは入力されるアドレスのビット数だけ必要であり、互いに同一である。

　入力されるアドレスＡＸｉが不良セルを指定する場合に、入力されたアドレスビットが“０”であれば、各ヒューズボックスのヒューズＦ＿０　３０６が切断され、入力されたアドレスビットが“１”であれば、各ヒューズボックスのヒューズＦ＿１　３０８が切断(ヒュージング)される。一方、ＮＭＯＳトランジスタ３０９は論理ロー状態のクロックバー信号ＣＬＫＢが印加されるので、ターンオフされる。したがって、ヒューズボックス出力段Ｆｏｕｔ_ｉは論理ハイ状態の信号を出力する。

　図４及び図５を参照して、先に入力されるアドレス（ＡＸ［（ｎ−１）−０］が正常セルを指定する場合に、ヒューズボックスのアドレスヒューズはヒュージングされない。クロックバーＣＬＫＢが論理ロー状態であるので、ＮＭＯＳゲート３０９はターンオフされる。一方、二つのＣＭＯＳ伝達ゲート３０２、３０４は全部ターンオンされるので、各々入力される論理的に互いに反対状態のアドレスビット(すなわち、互いに論理的に反対状態の信号)がヒューズＦ＿０　３０６、Ｆ＿１　３０８を通じてヒューズボックス出力段Ｆｏｕｔ_ｉに出力される。すなわち、アドレスヒューズＦ＿０　３０６及びアドレスヒューズＦ＿１　３０８を通じてアドレスビット“０”(すなわち、論理ロー) 及びアドレスビット“１”(すなわち、論理ハイ)が出力される。入力されるアドレスＡＸ_ｉが“０”である時は、ＡＸ_ｉＢ“１”がアドレスＡＸ_ｉがヒューズボックスに入力される時に過ぎるドライバ出力段の方に接地され、入力されるアドレスＡＸ_ｉが“１”である時はＡＸ_ｉ“１”が反転器出力段の方に接地される。

　またマスタヒューズを置いて救済しない時は、ヒューズ出力が論理ローになるようにする方法があり得る。

　これは、アドレスビット“１”が接地されるように、前記ヒューズボックス出力段Ｆｏｕｔ_ｉに連結されたＮＯＲゲート３４０の出力を遅延させればいい。

　結局、ヒューズボックスの出力段Ｆ００〜Ｆ０（ｎ−１）には全部論理ロー状態の信号が出力され、前記ＮＡＮＤゲート３２０及びＮＯＲゲート３４０を通過して論理ロー状態の選択信号ＣＳ１が前記セル救済制御部１２０から出力される。したがって、前記マルチ化部１８０は感知増幅部１６０を通じて入力されたアドレスに対応するセルアレイ部１４０の特定セルに貯蔵された値を出力する。

　一方、入力されるアドレスが不良セル(データ“０”不良)を指定すれば、入力されるアドレスに対応する各ヒューズボックスのアドレスヒューズがヒュージングされて各ヒューズボックス出力段Ｆ０_０〜Ｆ０_ｎ−１では、全部論理ハイ状態の信号が出力される。例えば、アドレス“０”(論理ロー)が入力されれば、ヒューズＦ＿０　３０６がヒュージングされ、結局、伝達ゲート３０４及びヒューズＦ＿１　３０８を通じて位相が反転された論理“１”(論理ハイ)がヒューズボックス出力段Ｆｏｕｔ_ｉに出力される。同様に、アドレス“１”(論理ハイ)が入力されれば、ヒューズＦ＿１３０８がヒュージングされ、結局、伝達ゲート２０２及びヒューズＦ＿０２０６を通じて論理“１”(論理ハイ)がそのままヒューズボックス出力段Ｆｏｕｔ_ｉに出力される。したがって、すべてのヒューズボックスの出力段Ｆ００〜Ｆ０（ｎ−１）で論理ハイ状態の信号が発生し、結局、論理ハイ状態の選択信号ＣＳ１が前記マルチ化部１８０に印加される。これによって、前記マルチ化部１８０は前記接地線２００を選択して出力してデータ“０”不良を救済する。

　例えば、入力されるアドレスが８ビットであれば、図５に示したヒューズボックスは８個ＦＢ０〜ＦＢ７必要である。この時に、入力されるアドレス１０１０００１１が不良セルを指定するとすれば、この場合に、ヒューズボックスＦＢ０のヒューズＦ＿１、ヒューズボックスＦＢ１のヒューズＦ＿０、ヒューズボックスＦＢ２のヒューズ Ｆ＿１、ヒューズボックスＦＢ３のヒューズＦ＿０、ヒューズボックスＦＢ４のヒューズＦ＿０、ヒューズボックスＦＢ５のヒューズＦ＿０、ヒューズボックスＦＢ６のヒューズＦ＿１、ヒューズボックスＦＢ７のヒューズＦ＿１が各々ヒュージングされる。したがって、上述のように、すべてのヒューズボックスの出力は論理ハイになる。

　一方、ＲＯＭの製造工程上、データ“１”不良だけが存在したら、以上の説明のＲＯＭ装置で、接地線に代えて動作電圧線をマルチ化部の一入力段にすればよい。動作電圧線もＲＯＭ動作時、動作電圧が印加される配線として、ＲＯＭに通常に存在するので、この場合にも、別途の予備セルアレイが不要である。

　図６はデータ“０”不良及びデータ“１”不良を全部救済することができるＲＯＭ装置を概略的に示したブロック図である。ＲＯＭの場合に、セルに貯蔵されるデータが固定されているので、特定アドレスのメモリセルに貯蔵された値がデータ“１”であるか、データ“０”であるかが知られている。すなわち、メモリセルに接近するためのアドレスが入力されれば、入力されたアドレスから、そのアドレスに該当するセルが不良セルであるか、そして不良セルであれば、そのような類型の不良であるかが予め決められる。したがって、図３を参照して説明したＲＯＭ装置に接地線及び動作電圧線を二つの入力段にして、これらのいずれか一つを選択して出力するマルチ化部をもう一つ追加すれば、データ“０”不良及びデータ“１”不良を全部救済することができる。

　具体的に、図６を参照して説明する。図６で、説明の便宜及び本発明に対する明確な理解のために、図３のＲＯＭ装置に対応する構成要素に対しては同一の参照番号を使用した。図６を参照して、本実施の形態によるＲＯＭは、セル選択部１００、セル救済制御部１２０'、セルアレイ部１４０、感知増幅部１６０、マルチ化部１８０、追加のマルチ化部１８０'、データ出力部２２０を含む。前記追加のマルチ化部１８０'は接地線２００及び動作電圧線２００'のうちからいずれか一つの出力を選択して、前記マルチ化部（１８０、マルチ化部１）に伝達する。前記マルチ化部(１８０、マルチ化部１)は前記感知増幅部１６０の出力及び前記追加のマルチ化部（１８０'、 マルチ化部２)の出力のうちからいずれか一つを選択して、前記データ出力部２２０に伝達する。前記マルチ化部１８０、１８０'は前記セル救済制御部１２０'が発生する選択信号ＣＳ１、ＣＳ２に各々応答してその出力を選択する。

　例えば、入力されたアドレスがデータ“１”不良が発生したセルであれば、前記セル救済制御部１２０'は論理ハイ状態の選択信号ＣＳ１を発生して前記マルチ化部１(１８０)に印加する。また前記セル救済制御部１２０'は論理ハイ状態の選択信号ＣＳ１から不良セル類型によって論理ハイまたは論理ローの選択信号ＣＳ２を発生して前記マルチ化部２(１８０')に印加する。選択信号ＣＳ２が論理ロー状態であれば、前記マルチ化部２(１８０')は接地線２００を選択し、論理ハイ状態であれば、前記マルチ化部２(１８０')は動作電圧線２００'を選択する。

　図７は実施の形態によるセル救済制御部１２０'を概略的に示した回路図であり、図４及び図５を参照して説明したセル救済制御部１２０と同一の部分に対しては図示を省略した。

　本実施の形態によるセル救済制御部１２０'は図４のセル救済制御部１２０に追加的なヒューズボックス５００をさらに含む。図７を参照して、前記追加的なヒューズボックス５００は電源電圧Ｖｃｃ及び接地電極の間に順次に直列に連結された抵抗器５０６、選択ヒューズＦ＿０＿１、５０４、ＮＭＯＳトランジスタ５０２を含む。前記ＮＭＯＳトランジスタ５０２のゲートは図４のセル救済制御部１２０が出力する選択信号ＣＳ１が印加され、ソースは接地され、ドレインは前記選択ヒューズ５０４に連結される。前記選択ヒューズ５０４と前記抵抗器５０６が連結されて出力ノードＮ＿０、５０５を形成する。前記出力ノード５０５が前記マルチ化部２(１８０')に連結されて選択信号ＣＳ２をそこに印加する。

　電源電圧Ｖｃｃと接地電極との間に電流通路が形成されれば、前記出力ノード５０５には前記選択ヒューズ５０４と前記ＮＭＯＳトランジスタ５０２の抵抗及び前記抵抗器５０６の抵抗の割合によって分圧電圧が現れる。この時に、前記抵抗器５０６の抵抗を前記選択ヒューズ５０４及びＮＭＯＳトランジスタ５０２の抵抗の合計より非常に大きくする。これによって、前記選択ヒューズ５０４がヒュージングされなければ、前記電源電圧Ｖｃｃ及び接地電極の間に電流通路が形成され、抵抗比によって前記出力ノード５０５には電源電圧Ｖｃｃより非常に小さい電圧、すなわち論理ロー状態の選択信号ＣＳ２が発生する。一方、前記選択ヒューズ５０４がヒュージングされれば、前記出力ノード５０５には電源電圧すなわち、論理ハイ状態の選択信号ＣＳ２が発生する。

　例えば、データ“０”不良であれば、前記選択ヒューズ５０４をヒュージングせず、データ“１”不良であれば、前記選択ヒューズ５０４をヒュージングする。勿論、その反対にすることもできる。

　具体的に説明する。入力されたアドレスが不良セルに該当すると、上述のように、セル救済制御部１２０は論理ハイ状態の選択信号ＣＳ１を出力する。論理ハイ状態の選択信号ＣＳ１によって前記ＮＭＯＳトランジスタ５０２が導通される。一方、入力されたアドレスに対応するセルの貯蔵するデータが知られているので、入力されたアドレスからデータ“０”不良であるか、データ“１”不良であるかが分かる。

　したがって、入力されたアドレスがデータ“０”不良に該当すると、前記ヒューズ５０４がヒュージングされない。したがって、前記電源Ｖｃｃ及び接地電極の間に電流通路が形成され、これによって前記出力ノード５０５で論理ロー状態の選択信号ＣＳ２が出力されて前記マルチ化部2（１８０')に印加される。これによって、前記マルチ化部１８０'は接地線２００を選択する。一方、選択信号ＣＳ１が論理ハイ状態であるので、前記マルチ化部1（１８０）はデータ“０”不良が発生したセルに代えて前記マルチ化部１８０'の出力を、すなわち、接地線２００を選択して前記データ出力部２２０に伝達する。結果的に、データ“０”不良が救済される。

　一方、入力されたアドレスがデータ“１”不良に対応すると、前記選択ヒューズ５０４はヒュージングされるので、前記出力ノード５０５には論理ハイ状態の選択信号ＣＳ２が発生する。これによって、前記マルチ化部2（１８０')は動作電圧線２００'を選択し、結局、前記マルチ化部1（１８０）は動作電圧線２００'を選択して出力する。これによって、データ“１”不良が救済される。

　今まで、本発明に対してその望ましい実施の形態を中心に示した。本発明が属する技術分野で通常の知識を持つ者は、本発明が本発明の本質的な特性から逸脱しない範囲で変形された形態で実現することができることを理解することができるでしょう。したがって、本開示された実施の形態は限定的な観点ではなく、説明的な観点で考慮されなければならない。本発明の範囲は上述の説明ではなく、特許請求の範囲に示しており、それと同等な範囲内にあるすべての差は本発明に含まれたことで解釈されなければならない。

　不良セル救済機能を有するＲＯＭメモリ装置及びその不良セル救済方法を提供する。

データ“０”を貯蔵しているＲＯＭメモリセルに対する等価回路図である。 データ“１”を貯蔵しているＲＯＭメモリセルに対する等価回路図である。 本発明の一実施形態によるＲＯＭメモリ装置を概略的に示したブロック図である。 図２のセル救済制御部に対する詳細ブロック図である。 図４のヒューズボックスに対する詳細回路図である。 本発明の他の実施形態によるＲＯＭメモリ装置を概略的に示したブロック図である。 図６のセル救済制御部を概略的に示した回路図である。

符号の説明

　　１００　セル選択部
　　１２０，１２０'　セル救済制御部
　　１４０　セルアレイ部
　　１６０　感知増幅部
　　１８０，１８０'　マルチ化部
　　２００　接地線
　　２００'　動作電圧線
　　２２０　データ出力部

Claims (18)

1. 　複数個のメモリセルで構成されたＲＯＭセルアレイと、
   　入力されるアドレスに応答して特定メモリセルを選択するセル選択部と、
   　前記セル選択部により選択されたセルに貯蔵されたデータを感知する感知増幅部と、
   　前記入力されるアドレスに応答して選択信号を生成するセル救済制御部と、
   　前記選択信号に応答して前記感知増幅部の出力及び固定電圧を示す配線のうちからいずれか一つを選択して出力するマルチ化部を含むセル救済機能を有することを特徴とするＲＯＭ装置。
2. 　前記セル救済制御部は前記入力されるアドレスが不良セルに該当するか否かに従って論理的に互いに相補的状態を有する選択信号を生成し、
   　前記マルチ化部は前記選択信号が論理第1状態であれば、前記配線を選択し、論理第２状態であれば、前記感知増幅部出力を選択するセル救済機能を有することを特徴とする請求項１に記載のＲＯＭ装置。
3. 　前記配線は前記ＲＯＭ装置に存在する接地電圧を示す接地線及び動作電圧を示す動作電圧線のうちのいずれか一つであり、
   　前記不良セルがデータ‘０’不良の場合に、前記配線は接地線であり、データ‘１’不良の場合に、前記配線は動作電圧線であるセル救済機能を有することを特徴とする請求項１に記載のＲＯＭ装置。
4. 　前記セル選択部は、
   　前記入力されるアドレスを解読して特定行を選択する行解読部と、
   　前記行解読部により選択された行を駆動する行駆動部と、
   　前記入力されるアドレスを解読して特定列を選択する列解読部とを含むセル救済機能を有することを特徴とする請求項１に記載のＲＯＭ装置。
5. 　前記配線は前記ＲＯＭ装置に存在する接地電圧を示す接地線及び動作電圧を示す動作電圧線のうちのいずれか一つであり、
   　前記セル救済制御部は、前記接地線及び動作電圧線のうちからいずれか一つを選択して、前記マルチ化部に伝達する他のマルチ化部をさらに含み、
   　前記セル救済制御部は前記他のマルチ化部の出力を制御する他の選択信号をさらに生成することを特徴とする請求項１に記載のＲＯＭ装置。
6. 　前記セル救済制御部は前記入力されるアドレスが不良セルに該当するか否かに従って論理的に互いに相補的状態を有する選択信号を生成し、
   　前記マルチ化部は前記選択信号が論理第１状態であれば、前記配線を選択し、論理第２状態であれば、前記感知増幅部出力を選択し、
   　前記他のマルチ化部は前記選択信号が論理第１状態である時に、前記他の選択信号が論理第１状態であれば、前記動作電圧線を選択して出力し、論理第２状態であれば、前記接地線を選択するセル救済機能を有することを特徴とする請求項５に記載のＲＯＭ装置。
7. 　前記セル救済制御部は、
   　各々二つのアドレスヒューズを含み、前記入力されるアドレスのビット数に対応する多数のヒューズボックスと、
   　前記ヒューズボックスの出力を入力とするＮＡＮＤゲートと、
   　前記ＮＡＮＤゲートの出力段に連結されたＮＯＲゲートとを含み、
   　前記入力されるアドレスが不良セルを指定する場合に、入力されるアドレスビットに対応する前記ヒューズボックス各々のアドレスヒューズがヒュージングされ、前記ヒューズボックス各々が第１状態の選択信号を出力し、
   　前記入力されるアドレスが正常セルを指定する場合に、前記ヒューズボックス各々のアドレスヒューズはヒュージングされなくて、前記ヒューズボックス各々が第２状態の選択信号を出力するセル救済機能を有することを特徴とする請求項１に記載のＲＯＭ装置
8. 　前記セル救済制御部は、
   　各々二つのアドレスヒューズを含み、前記入力されるアドレスのビット数に対応する多数のヒューズボックスと、
   　前記ヒューズボックスの出力を入とするＮＡＮＤゲートと、
   　前記ＮＡＮＤゲートの出力段に連結されて前記選択信号を出力し、これを前記マルチ化部に印加するＮＯＲゲートと、
   　前記ＮＯＲゲート出力段にゲートが連結され、ソースは接地されたＮＭＯＳゲートと、
   　前記ＮＭＯＳゲートのドレーンに一端が連結された選択ヒューズと、
   　前記選択ヒューズの他端に一端が連結された抵抗器とを含み、前記抵抗器の他端には動作電圧が供給され、前記選択ヒューズと抵抗器の間のノードで前記他の選択信号が発生し、
   　前記入力されるアドレスが不良セルを指定する場合に、入力されるアドレスビットに対応する前記ヒューズボックス各々のアドレスヒューズがヒュージングされて、前記ヒューズボックス各々が第１状態の選択信号を出力し、
   　前記入力されるアドレスが正常セルを指定する場合に、前記ヒューズボックス各々のアドレスヒューズはヒュージングされなくて、前記ヒューズボックス各々が第２状態の選択信号を出力し、
   　発生した不良セルの不良類型がデータ“１”不良であれば、前記選択ヒューズはヒュージングされて、前記第２選択信号は論理第１状態になり、前記第２マルチ化部は動作電圧線を選択して出力し、
   　発生した不良セルの不良類型がデータ“０”不良であれば、前記選択ヒューズはヒュージングされなくて、前記第２選択信号は論理第２状態になり、前記第２マルチ化部は接地線を選択して出力することを特徴とする請求項５に記載のセル救済機能を有するＲＯＭ装置。
9. 　予め定義した固定されたデータ値を貯蔵する多数のメモリセルで構成されたセルアレイ部と、
   　入力されるアドレスに応答して特定メモリセルを選択するセル選択部と、
   　前記選択されたセルに貯蔵されたデータを感知する感知増幅部と、
   　前記入力されるアドレスに応答して第１選択信号及び第２選択信号を生成するセル救済制御部と、
   　前記第１選択信号及び前記第２選択信号に応答する第１マルチ化部及び第２マルチ化部とを含み、
   　前記第１マルチ化部は前記第１選択信号に応答して前記感知増幅部の出力及び前記第２マルチ化部の出力のうちからいずれか一つを選択して出力し、
   　前記第２マルチ化部は前記第２選択信号に応答して接地電圧を示す接地線及び動作電圧を示す動作電圧のうちのいずれか一つを出力することを特徴とするセル救済機能を有するＲＯＭ装置。
10. 　前記セル救済制御部は、
    　前記入力されるアドレスが不良セルに対応すると、論理第１状態の第１選択信号を発生し、正常セルに対応すると、論理第２状態の第１選択信号を発生し、
    　前記第１選択信号が論理第１状態である時に、不良セルの不良類型に従って論理的に互いに相補的な状態を有する第２選択信号を発生することを特徴とする請求項９に記載のセル救済機能を有するＲＯＭ装置。
11. 　前記入力されるアドレスが不良が発生した不良セルに対応すると、
    　前記第１選択信号は論理第１状態になって、前記第１マルチ化部は前記第２マルチ化部の出力を選択して出力し、
    　発生した不良セルの不良類型がデータ“１”不良であれば、
    　前記第２選択信号は論理第１状態になって、前記第２マルチ化部は動作電圧線を選択して出力し、
    　発生した不良セルの不良類型がデータ“０”不良であれば、
    　前記第２選択信号は論理第２状態になって、前記第２マルチ化部は接地線を選択して出力することを特徴とする請求項１０に記載のセル救済機能を有するＲＯＭ装置。
12. 　前記接地線または動作電圧線は各々前記ＲＯＭ装置内に形成されている任意の接地線または動作電圧線であることを特徴とする請求項９に記載のセル救済機能を有するＲＯＭ装置。
13. 　前記セル救済制御部は、
    　前記入力されるアドレスのビット数に対応する多数のヒューズボックスと、
    　前記ヒューズボックスの出力を入力とするＮＡＮＤゲートと、
    　前記ＮＡＮＤゲートの出力段に連結されて前記選択信号を出力し、これを前記マルチ化部に印加するＮＯＲゲートと、
    　前記ＮＯＲゲート出力段にゲートが連結され、ソースは接地された第１ＮＭＯＳゲートと、
    　前記第１ＮＭＯＳゲートのドレインに一端が連結された選択ヒューズと、
    　前記選択ヒューズの他端に一端が連結され、他端には動作電圧が供給される抵抗器とを含み、前記抵抗器及び選択ヒューズが連結されたノードに前記他の選択信号が発生し、
    　前記ヒューズボックスは、
    　アドレスビットが入力される第１ＣＭＯＳ伝達ゲートと、
    　前記第１ＣＭＯＳ伝達ゲートに連結された第１アドレスヒューズと、
    　前記アドレスビットの位相が反転されたアドレスビットが入力される第２ＣＭＯＳ伝達ゲートと、
    　前記第２ＣＭＯＳ伝達ゲートに連結された第２アドレスヒューズと、
    　前記第１アドレスヒューズ及び第２アドレスヒューズが連結された出力ノードと接地の間に連結された第２ＮＭＯＳゲートとを含むことを特徴とする請求項９に記載のセル救済機能を有するＲＯＭ装置。
14. 　前記入力されるアドレスが不良が発生した不良セルに対応すると、
    　前記第１選択信号は論理第１状態になって、前記第１マルチ化部は前記第２マルチ化部の出力を選択して出力し、
    　発生した不良セルの不良類型がデータ“１”不良であれば、
    　前記第２選択信号は論理第１状態になって、前記第２マルチ化部は動作電圧線を選択して出力し、
    　発生した不良セルの不良類型がデータ“０”不良であれば、
    　前記第２選択信号は論理第２状態になって、前記第２マルチ化部は接地線を選択して出力することを特徴とする請求項１３に記載のセル救済機能を有するＲＯＭ装置。
15. 　固定したデータ値を貯蔵するメモリセルを具備したＲＯＭの不良セル救済において、
    　入力されるアドレスが指定するメモリセルが不良セルであるか、正常セルであるかを判断して選択信号を発生し、
    　前記選択信号に応答して前記ＲＯＭ装置内に存在する固定電圧を示す配線と前記入力されるアドレスが指定するメモリセルが貯蔵するデータ値のうちからいずれか一つを選択して出力することを特徴とするＲＯＭの不良セル救済方法。
16. 　不良セルがデータ‘０’不良であれば、前記配線は接地電圧を示す接地線であり、データ‘１’不良であれば、前記配線は動作電圧を示す動作電圧線であることを特徴とする請求項１５に記載のＲＯＭの不良セル救済方法。
17. 　前記入力されるアドレスが指定するメモリセルが正常セルであれば、前記選択信号が非活性化されて、前記正常セルが選択され、不良セルであれば、前記選択信号が活性化されて、前記配線が選択されてセル単位不良を救済することを特徴とする請求項１５に記載のＲＯＭの不良セル救済方法。
18. 　前記不良セルの不良類型により接地電圧を示す接地線及び動作電圧を示す動作電圧線のうちからいずれか一つを選択するようにする論理的に反対状態を有する他の選択信号をさらに発生し、
    　前記配線は前記接地線または動作電圧線であることを特徴とする請求項１７に記載のＲＯＭの不良セル救済方法。
    
    

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