JPH0969299A - 欠陥救済判定回路 - Google Patents
欠陥救済判定回路Info
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- JPH0969299A JPH0969299A JP7222396A JP22239695A JPH0969299A JP H0969299 A JPH0969299 A JP H0969299A JP 7222396 A JP7222396 A JP 7222396A JP 22239695 A JP22239695 A JP 22239695A JP H0969299 A JPH0969299 A JP H0969299A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】欠陥救済判定回路において、回路素子数を削減
するとともに、回路電流を著しく減らし、さらに遅延時
間を小さくすることにより半導体メモリのアクセス速度
を改善する。 【解決手段】冗長メモリセルを使用するか正規のメモリ
セルを使用するかを決定するヒューズＦＶおよびＦＧ
と、ヒューズＦＶを切断することにより活性化するクロ
ックドインバータＣＩ１〜ＣＩｎと、アドレス信号Ａ１
〜ＡｎをクロックドインバータＣＩ１〜ＣＩｎの入力側
から取り出すか出力側から取り出すかを決定するヒュー
ズＦＴ１〜ＦＴｎおよびＦＮ１〜ＦＮｎと、判定信号を
生成するＮＡＮＤ３４およびインバータＩ８から構成さ
れる欠陥救済判定回路は、予めヒューズＦＴ１〜ＦＴｎ
またはＦＮ１〜ＦＮｎにプログラムされたアドレス信号
と同じアドレス信号が入力した場合にのみ、欠陥救済を
行うと判定する。
するとともに、回路電流を著しく減らし、さらに遅延時
間を小さくすることにより半導体メモリのアクセス速度
を改善する。 【解決手段】冗長メモリセルを使用するか正規のメモリ
セルを使用するかを決定するヒューズＦＶおよびＦＧ
と、ヒューズＦＶを切断することにより活性化するクロ
ックドインバータＣＩ１〜ＣＩｎと、アドレス信号Ａ１
〜ＡｎをクロックドインバータＣＩ１〜ＣＩｎの入力側
から取り出すか出力側から取り出すかを決定するヒュー
ズＦＴ１〜ＦＴｎおよびＦＮ１〜ＦＮｎと、判定信号を
生成するＮＡＮＤ３４およびインバータＩ８から構成さ
れる欠陥救済判定回路は、予めヒューズＦＴ１〜ＦＴｎ
またはＦＮ１〜ＦＮｎにプログラムされたアドレス信号
と同じアドレス信号が入力した場合にのみ、欠陥救済を
行うと判定する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに用
いられる欠陥救済回路を構成する欠陥救済判定回路に関
する。
いられる欠陥救済回路を構成する欠陥救済判定回路に関
する。
【０００２】
【従来の技術】最近、半導体メモリの大規模化にともな
って正規のメモリセルアレイの他に冗長メモリセルを用
意しておき、メモリセルに欠陥があった場合、用意して
おいた冗長メモリセルの範囲内で不良メモリセルを冗長
メモリセルに置き換えて、不良チップを救済する方法が
広く実用化されている。半導体メモリの大規模化ととも
に、予め用意しなければならない冗長メモリセルのメモ
リ容量も増大している。欠陥を有する正規のメモリセル
を冗長メモリセルに切り替えるために、欠陥があった場
合に、冗長メモリセルを使用するという信号を出力する
とともに任意のアドレス信号が入力したときに、このア
ドレス信号に対応したメモリセルに欠陥があるかどうか
を判定する欠陥救済判定回路が必要である。この欠陥救
済判定回路は回路構成が複雑なため、使用素子数が半導
体メモリの大規模化とともに大きくなり、コスト上昇を
きたしている。
って正規のメモリセルアレイの他に冗長メモリセルを用
意しておき、メモリセルに欠陥があった場合、用意して
おいた冗長メモリセルの範囲内で不良メモリセルを冗長
メモリセルに置き換えて、不良チップを救済する方法が
広く実用化されている。半導体メモリの大規模化ととも
に、予め用意しなければならない冗長メモリセルのメモ
リ容量も増大している。欠陥を有する正規のメモリセル
を冗長メモリセルに切り替えるために、欠陥があった場
合に、冗長メモリセルを使用するという信号を出力する
とともに任意のアドレス信号が入力したときに、このア
ドレス信号に対応したメモリセルに欠陥があるかどうか
を判定する欠陥救済判定回路が必要である。この欠陥救
済判定回路は回路構成が複雑なため、使用素子数が半導
体メモリの大規模化とともに大きくなり、コスト上昇を
きたしている。
【０００３】次に、従来の欠陥救済判定回路１０１の構
成を図２を参照して説明する。
成を図２を参照して説明する。
【０００４】図２に示すように、不良メモリセルのアド
レス信号をプログラムしたヒューズ回路１〜ｎの出力Ｆ
Ｏ１〜ＦＯｎは、アドレス信号Ａ１〜Ａｎとともにそれ
ぞれ比較回路１１〜１ｎに入力する。次に、比較回路１
１〜１ｎはアドレス信号Ａ１〜Ａｎとヒューズ回路の出
力ＦＯ１〜ＦＯｎとがそれぞれ一致しているかどうかを
判定し、比較回路１１〜１ｎの出力信号ＲＡ１〜ＲＡｎ
をＮＯＲ回路３１に入力する。また、ヒューズ回路１〜
ｎと別に冗長メモリセル（図示せず）を使用するかどう
かをプログラムするヒューズ回路２１を設けている。さ
らに、ＮＯＲ回路３１の出力とヒューズ回路２１の出力
をインバータＩ１で反転した信号とをＮＡＮＤ回路３２
に入力し、ＮＡＮＤ回路３２の出力をインバータＩ２で
反転して判定信号Ｒｅｄを得ている。
レス信号をプログラムしたヒューズ回路１〜ｎの出力Ｆ
Ｏ１〜ＦＯｎは、アドレス信号Ａ１〜Ａｎとともにそれ
ぞれ比較回路１１〜１ｎに入力する。次に、比較回路１
１〜１ｎはアドレス信号Ａ１〜Ａｎとヒューズ回路の出
力ＦＯ１〜ＦＯｎとがそれぞれ一致しているかどうかを
判定し、比較回路１１〜１ｎの出力信号ＲＡ１〜ＲＡｎ
をＮＯＲ回路３１に入力する。また、ヒューズ回路１〜
ｎと別に冗長メモリセル（図示せず）を使用するかどう
かをプログラムするヒューズ回路２１を設けている。さ
らに、ＮＯＲ回路３１の出力とヒューズ回路２１の出力
をインバータＩ１で反転した信号とをＮＡＮＤ回路３２
に入力し、ＮＡＮＤ回路３２の出力をインバータＩ２で
反転して判定信号Ｒｅｄを得ている。
【０００５】最初に、欠陥救済判定回路１０１を構成す
るヒューズ回路１〜ｎおよびヒューズ回路２１の回路動
作について図３を参照して説明する。いま、一例として
アドレスビットＡ１〜ＡｎのうちでアドレスビットＡ１
およびＡ２が１で、他のアドレスビットＡ３〜Ａｎは全
て０であるアドレス信号（Ａｎ，・・・，Ａ３，Ａ２，
Ａ１）＝（０，・・・，０，１，１）に欠陥がある場合
を考える。ヒューズ回路１〜ｎは、ヒューズ４１と抵抗
Ｒ１およびインバータＩ３，Ｉ４とから構成される。
るヒューズ回路１〜ｎおよびヒューズ回路２１の回路動
作について図３を参照して説明する。いま、一例として
アドレスビットＡ１〜ＡｎのうちでアドレスビットＡ１
およびＡ２が１で、他のアドレスビットＡ３〜Ａｎは全
て０であるアドレス信号（Ａｎ，・・・，Ａ３，Ａ２，
Ａ１）＝（０，・・・，０，１，１）に欠陥がある場合
を考える。ヒューズ回路１〜ｎは、ヒューズ４１と抵抗
Ｒ１およびインバータＩ３，Ｉ４とから構成される。
【０００６】半導体メモリをメモリテスタを用いてウェ
ハース状態でテストした後、ヒューズ回路１およびヒュ
ーズ回路２のヒューズ４１と、冗長メモリセルを使用す
るか否かを決めるヒューズ回路２１を構成するヒューズ
４１とをレーザビームで切断し、他のヒューズは切断し
ないで接続したままとする。
ハース状態でテストした後、ヒューズ回路１およびヒュ
ーズ回路２のヒューズ４１と、冗長メモリセルを使用す
るか否かを決めるヒューズ回路２１を構成するヒューズ
４１とをレーザビームで切断し、他のヒューズは切断し
ないで接続したままとする。
【０００７】図３に示すように、ヒューズ４１が切断さ
れるとインバータＩ３の入力は抵抗Ｒ１を介してＧＮＤ
（接地電位）にクランプされインバータＩ３は“１”を
出力し、その結果ヒューズ回路１およびヒューズ回路２
の出力ＦＯ１およびＦＯ２は“０”を出力する。また、
ヒューズ回路１およびヒューズ回路２以外のヒューズ４
１は切断されないので、インバータＩ３の入力はヒュー
ズ４１を介してＶｃｃに接続される。ヒューズ４１の抵
抗値は抵抗Ｒ１に較べて数百Ωと大幅に小さいのでイン
バータＩ３の入力は“１”となり、ヒューズ回路１およ
びヒューズ回路２以外のヒューズ回路の出力ＦＯ３〜Ｆ
Ｏｎは全て“１”となる。
れるとインバータＩ３の入力は抵抗Ｒ１を介してＧＮＤ
（接地電位）にクランプされインバータＩ３は“１”を
出力し、その結果ヒューズ回路１およびヒューズ回路２
の出力ＦＯ１およびＦＯ２は“０”を出力する。また、
ヒューズ回路１およびヒューズ回路２以外のヒューズ４
１は切断されないので、インバータＩ３の入力はヒュー
ズ４１を介してＶｃｃに接続される。ヒューズ４１の抵
抗値は抵抗Ｒ１に較べて数百Ωと大幅に小さいのでイン
バータＩ３の入力は“１”となり、ヒューズ回路１およ
びヒューズ回路２以外のヒューズ回路の出力ＦＯ３〜Ｆ
Ｏｎは全て“１”となる。
【０００８】次に、比較回路１１〜１ｎの動作について
図４を参照して説明する。図４において、アドレス信号
Ａｉおよびヒューズ回路の出力ＦＯｉがともに“０”と
すると、ＰチャネルトランジスタＰ１，Ｐ２がともにオ
ン、ＰチャネルトランジスタＰ３，Ｐ４がともにオフ、
ＮチャネルトランジスタＮ１，Ｎ４がともにオフ、Ｎチ
ャネルトランジスタＮ２，Ｎ３がともにオンするので出
力ＲＡｉは“１”となる。この比較回路１１〜１ｎの動
作をまとめると、比較回路１１〜１ｎの真理値表は図５
のようになる。すなわち、アドレス信号Ａｉとヒューズ
回路の出力ＦＯｉが一致すればヒューズ回路の出力ＲＡ
ｉは“１”となり、不一致であればＲＡｉは“０”とな
る。
図４を参照して説明する。図４において、アドレス信号
Ａｉおよびヒューズ回路の出力ＦＯｉがともに“０”と
すると、ＰチャネルトランジスタＰ１，Ｐ２がともにオ
ン、ＰチャネルトランジスタＰ３，Ｐ４がともにオフ、
ＮチャネルトランジスタＮ１，Ｎ４がともにオフ、Ｎチ
ャネルトランジスタＮ２，Ｎ３がともにオンするので出
力ＲＡｉは“１”となる。この比較回路１１〜１ｎの動
作をまとめると、比較回路１１〜１ｎの真理値表は図５
のようになる。すなわち、アドレス信号Ａｉとヒューズ
回路の出力ＦＯｉが一致すればヒューズ回路の出力ＲＡ
ｉは“１”となり、不一致であればＲＡｉは“０”とな
る。
【０００９】さらに、欠陥救済判定回路１０１の回路動
作の説明を続ける。
作の説明を続ける。
【００１０】最初に、冗長メモリセルを使用する場合に
ついて説明する。ウェハース状態でのテスト終了後、ア
ドレスビットＡ１およびＡ２がともに１で、他のアドレ
スビットＡ３〜Ａｎが全て０であるアドレス信号に対応
するメモリセルに欠陥があるとする。この場合、予めヒ
ューズ回路１およびヒューズ回路２を構成するヒューズ
４１をレーザビームで切断しておくので、ヒューズ回路
１およびヒューズ回路２の出力ＦＯ１およびＦＯ２はと
もに“０”で、他のヒューズ回路３〜ｎの出力ＦＯ３〜
ＦＯｎは全て“１”となる。
ついて説明する。ウェハース状態でのテスト終了後、ア
ドレスビットＡ１およびＡ２がともに１で、他のアドレ
スビットＡ３〜Ａｎが全て０であるアドレス信号に対応
するメモリセルに欠陥があるとする。この場合、予めヒ
ューズ回路１およびヒューズ回路２を構成するヒューズ
４１をレーザビームで切断しておくので、ヒューズ回路
１およびヒューズ回路２の出力ＦＯ１およびＦＯ２はと
もに“０”で、他のヒューズ回路３〜ｎの出力ＦＯ３〜
ＦＯｎは全て“１”となる。
【００１１】いま、アドレスビットＡ１およびＡ２がと
もに１で、他のアドレスビットＡ３〜Ａｎは全て０であ
るアドレス信号Ａ＝（０，・・・，０，１，１）が比較
回路１１〜１ｎに入力したとすると、比較回路１１〜１
ｎの２つの入力は全て一致しないので図５からわかるよ
うに、比較回路１１〜１ｎの出力ＲＡ１〜ＲＡｎは全て
“０”となる。従って、ＮＯＲ回路３１は“１”を出力
する。
もに１で、他のアドレスビットＡ３〜Ａｎは全て０であ
るアドレス信号Ａ＝（０，・・・，０，１，１）が比較
回路１１〜１ｎに入力したとすると、比較回路１１〜１
ｎの２つの入力は全て一致しないので図５からわかるよ
うに、比較回路１１〜１ｎの出力ＲＡ１〜ＲＡｎは全て
“０”となる。従って、ＮＯＲ回路３１は“１”を出力
する。
【００１２】また、ヒューズ回路２１を構成するヒュー
ズ４１は冗長メモリセルを使用するのでウェハース状態
でのテスト終了後に予め切断されており、ヒューズ回路
２１は“０”を出力するためインバータＩ１は“１”を
出力する。ＮＡＮＤ回路３２の２つの入力は、ともに
“１”となるのでＮＡＮＤ３２は“０”を出力し、欠陥
救済判定回路の判定信号Ｒｅｄは“１”となる。判定信
号Ｒｅｄが“１”となると、この判定信号Ｒｅｄは冗長
メモリセルのセレクタ回路（図示せず）を活性化させる
とともに正規のメモリセル（図示せず）のセレクタ回路
を非活性化させ、欠陥を有する正規のメモリセルを冗長
メモリセルに切り替える。
ズ４１は冗長メモリセルを使用するのでウェハース状態
でのテスト終了後に予め切断されており、ヒューズ回路
２１は“０”を出力するためインバータＩ１は“１”を
出力する。ＮＡＮＤ回路３２の２つの入力は、ともに
“１”となるのでＮＡＮＤ３２は“０”を出力し、欠陥
救済判定回路の判定信号Ｒｅｄは“１”となる。判定信
号Ｒｅｄが“１”となると、この判定信号Ｒｅｄは冗長
メモリセルのセレクタ回路（図示せず）を活性化させる
とともに正規のメモリセル（図示せず）のセレクタ回路
を非活性化させ、欠陥を有する正規のメモリセルを冗長
メモリセルに切り替える。
【００１３】次に、上記のアドレス信号Ａ＝（０，・・
・，０，１，１）と異なるアドレス信号、一例としてア
ドレス信号Ａ’＝（０，・・・，０，１，０）が比較回
路１１〜１ｎに入力した場合は、比較回路１１の２つの
入力はともに“０”であるから、比較回路１１は“１”
を出力する。また、比較回路１２〜１ｎについては、前
と同様２つの入力が不一致であり全て“０”を出力する
が、ＮＯＲ回路３１の出力は比較回路１１の出力ＲＡ１
が“１”となるため“０”となり、欠陥救済判定回路の
判定信号Ｒｅｄは“０”となる。この場合、欠陥救済判
定回路１０１はアドレス信号Ａ’＝（０，・・・，０，
１，０）に対して冗長メモリを使用しないと判断し、メ
モリセルへのアクセス要求に対しては正規のメモリセル
に対してアクセスするよう動作する。
・，０，１，１）と異なるアドレス信号、一例としてア
ドレス信号Ａ’＝（０，・・・，０，１，０）が比較回
路１１〜１ｎに入力した場合は、比較回路１１の２つの
入力はともに“０”であるから、比較回路１１は“１”
を出力する。また、比較回路１２〜１ｎについては、前
と同様２つの入力が不一致であり全て“０”を出力する
が、ＮＯＲ回路３１の出力は比較回路１１の出力ＲＡ１
が“１”となるため“０”となり、欠陥救済判定回路の
判定信号Ｒｅｄは“０”となる。この場合、欠陥救済判
定回路１０１はアドレス信号Ａ’＝（０，・・・，０，
１，０）に対して冗長メモリを使用しないと判断し、メ
モリセルへのアクセス要求に対しては正規のメモリセル
に対してアクセスするよう動作する。
【００１４】次に、メモリセルに欠陥が存在せず冗長メ
モリセルを使用しない場合は、ヒューズ回路２１を構成
するヒューズ４１を切断しないのでヒューズ回路２１の
出力は“１”、インバータＩ１の出力は“０”となるた
め、欠陥救済判定回路１０１の判定信号Ｒｅｄは“０”
となる。この判定信号Ｒｅｄは、冗長メモリセルのセレ
クタ回路を非活性化させると同時に正規のメモリセルの
セレクタ回路を活性化させ、正規のメモリセルに対して
アクセスが行われるよう動作する。
モリセルを使用しない場合は、ヒューズ回路２１を構成
するヒューズ４１を切断しないのでヒューズ回路２１の
出力は“１”、インバータＩ１の出力は“０”となるた
め、欠陥救済判定回路１０１の判定信号Ｒｅｄは“０”
となる。この判定信号Ｒｅｄは、冗長メモリセルのセレ
クタ回路を非活性化させると同時に正規のメモリセルの
セレクタ回路を活性化させ、正規のメモリセルに対して
アクセスが行われるよう動作する。
【００１５】
【発明が解決しようとする課題】この従来の欠陥救済判
定回路は、図２，図３および図４に示すように回路構成
が複雑で素子数が多いためチップ面積が増大してしまう
という問題点がある。今後、半導体メモリは急速に大容
量化が進行し、これに伴いアドレス信号のビット数も増
加すると素子数増加への影響はいっそう顕著となる。ま
た、ヒューズ回路１〜ｎにおいてはヒューズ４１が切断
されない場合、電源Ｖｃｃからヒューズ４１および抵抗
Ｒ１を介して直流電流が流れ続けるので回路電流が増大
するという問題がある。さらに、図２および図４からわ
かるようにアドレス信号Ａ１〜Ａｎが比較回路１１〜１
ｎに入力して欠陥救済判定回路の判定信号Ｒｅｄが出力
するまでに、５段のゲートを通過しており遅延時間が大
きく高速化に不利である。
定回路は、図２，図３および図４に示すように回路構成
が複雑で素子数が多いためチップ面積が増大してしまう
という問題点がある。今後、半導体メモリは急速に大容
量化が進行し、これに伴いアドレス信号のビット数も増
加すると素子数増加への影響はいっそう顕著となる。ま
た、ヒューズ回路１〜ｎにおいてはヒューズ４１が切断
されない場合、電源Ｖｃｃからヒューズ４１および抵抗
Ｒ１を介して直流電流が流れ続けるので回路電流が増大
するという問題がある。さらに、図２および図４からわ
かるようにアドレス信号Ａ１〜Ａｎが比較回路１１〜１
ｎに入力して欠陥救済判定回路の判定信号Ｒｅｄが出力
するまでに、５段のゲートを通過しており遅延時間が大
きく高速化に不利である。
【００１６】このため、本発明の目的は回路素子数を大
幅に減らすとともに、回路内部で定常的に流れる電流を
無くし、さらにアドレス信号が欠陥救済判定回路に入力
したときに伝達するゲートの段数を減らすことにより高
速な欠陥救済判定回路を提供することにある。
幅に減らすとともに、回路内部で定常的に流れる電流を
無くし、さらにアドレス信号が欠陥救済判定回路に入力
したときに伝達するゲートの段数を減らすことにより高
速な欠陥救済判定回路を提供することにある。
【００１７】
【課題を解決するための手段】そのため、本発明による
欠陥救済判定回路は、ヒューズを切断することにより正
規のメモリセルと冗長メモリセルのどちらを使用するか
を決定する選択回路と、この選択回路の出力により制御
されるとともに前記選択回路の出力とアドレス信号の任
意のアドレスビットとを入力とする第１のプログラム用
ヒューズ回路と、前記選択回路の出力により制御される
とともに前記アドレス信号の前記アドレスビットと異な
るアドレスビットをそれぞれ入力する複数の第２のプロ
グラム用ヒューズ回路と、前記第１および前記第２のプ
ログラム用ヒューズ回路の出力をそれぞれ入力とし、こ
れらが一致したとき欠陥救済を行うと判定する論理回路
とを備えた欠陥救済判定回路において、前記第１および
前記第２のプログラム用ヒューズ回路の各々は、前記冗
長メモリセルを使用するときに前記選択回路の出力によ
り活性化されるクロックドインバータと、第１の接点を
前記クロックドインバータの出力端に接続し第２の接点
を前記第１および前記第２のプログラム用ヒューズ回路
の出力端に接続した第１のヒューズと、第１の接点を前
記クロックドインバータの入力端に接続し第２の接点を
前記第１および前記第２のプログラム用ヒューズ回路の
前記出力端に接続した第２のヒューズとから構成され、
前記冗長メモリセルのアドレス信号のアドレスビットに
対応して前記第１，第２のヒューズのうちの一方が切断
されることを特徴としている。
欠陥救済判定回路は、ヒューズを切断することにより正
規のメモリセルと冗長メモリセルのどちらを使用するか
を決定する選択回路と、この選択回路の出力により制御
されるとともに前記選択回路の出力とアドレス信号の任
意のアドレスビットとを入力とする第１のプログラム用
ヒューズ回路と、前記選択回路の出力により制御される
とともに前記アドレス信号の前記アドレスビットと異な
るアドレスビットをそれぞれ入力する複数の第２のプロ
グラム用ヒューズ回路と、前記第１および前記第２のプ
ログラム用ヒューズ回路の出力をそれぞれ入力とし、こ
れらが一致したとき欠陥救済を行うと判定する論理回路
とを備えた欠陥救済判定回路において、前記第１および
前記第２のプログラム用ヒューズ回路の各々は、前記冗
長メモリセルを使用するときに前記選択回路の出力によ
り活性化されるクロックドインバータと、第１の接点を
前記クロックドインバータの出力端に接続し第２の接点
を前記第１および前記第２のプログラム用ヒューズ回路
の出力端に接続した第１のヒューズと、第１の接点を前
記クロックドインバータの入力端に接続し第２の接点を
前記第１および前記第２のプログラム用ヒューズ回路の
前記出力端に接続した第２のヒューズとから構成され、
前記冗長メモリセルのアドレス信号のアドレスビットに
対応して前記第１，第２のヒューズのうちの一方が切断
されることを特徴としている。
【００１８】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１９】図１は、本発明の一つの実施の形態を示す
回路図である。本実施形態の欠陥救済判定回路２０１
は、選択回路３０１とプログラム用ヒューズ回路５１〜
５ｎとＮＯＲ回路３３とＮＡＮＤ回路３４およびインバ
ータＩ８を含んでいる。また、プログラム用ヒューズ回
路５１〜５ｎは、アドレス信号Ａ１〜Ａｎを波形整形す
るＮＯＲ回路３３およびインバータＩ２１〜Ｉｎ１と、
クロックドインバータＣＩ１〜ＣＩｎと、ヒューズＦＴ
１〜ＦＴｎおよびヒューズＦＮ１〜ＦＮｎとを備えてい
る。
回路図である。本実施形態の欠陥救済判定回路２０１
は、選択回路３０１とプログラム用ヒューズ回路５１〜
５ｎとＮＯＲ回路３３とＮＡＮＤ回路３４およびインバ
ータＩ８を含んでいる。また、プログラム用ヒューズ回
路５１〜５ｎは、アドレス信号Ａ１〜Ａｎを波形整形す
るＮＯＲ回路３３およびインバータＩ２１〜Ｉｎ１と、
クロックドインバータＣＩ１〜ＣＩｎと、ヒューズＦＴ
１〜ＦＴｎおよびヒューズＦＮ１〜ＦＮｎとを備えてい
る。
【００２０】最初に、任意のアドレス信号に対応したメ
モリセルに欠陥が無く、冗長メモリセルを使用しない場
合について説明する。メモリテスタを用いたウェハース
状態でのテスト終了後、選択回路３０１を構成するヒュ
ーズＦＶ，ヒューズＦＧと、ヒューズＦＴ１〜ＦＴｎお
よびヒューズＦＮ１〜ＦＮｎのうちヒューズＦＧのみを
レーザビームで予め切断しておく。このとき、インバー
タＩ７の入力はヒューズＦＶを介してＶｃｃにクランプ
されるのでインバータＩ７の出力は“０”となる。従っ
て、クロックドインバータＣＩ１〜ＣＩｎは全てハイイ
ンピーダンスとなる。また、ＮＯＲ回路３３の一入力は
Ｖｃｃにクランプされるため、ＮＯＲ回路３３の出力は
“０”となる。この出力信号はヒューズＦＮ１を介して
ＮＡＮＤ３４に入力するため、ＮＡＮＤ３４の出力はア
ドレス信号によらず“１”となり、欠陥救済判定回路２
０１の判定信号Ｒｅｄは“０”となる。この判定信号Ｒ
ｅｄは、冗長メモリセル（図示せず）のセレクタ回路を
非活性化させると同時に正規のメモリセル（図示せず）
のセレクタ回路を活性化させ、正規のメモリセルに対し
てアクセスが行われるよう動作する。この欠陥救済判定
回路２０１では、冗長メモリを使用しない場合は、ヒュ
ーズＦＧのみを１回レーザビームで切断するだけで他の
ヒューズはそのまま接続した状態とするので切断の作業
効率が良い。
モリセルに欠陥が無く、冗長メモリセルを使用しない場
合について説明する。メモリテスタを用いたウェハース
状態でのテスト終了後、選択回路３０１を構成するヒュ
ーズＦＶ，ヒューズＦＧと、ヒューズＦＴ１〜ＦＴｎお
よびヒューズＦＮ１〜ＦＮｎのうちヒューズＦＧのみを
レーザビームで予め切断しておく。このとき、インバー
タＩ７の入力はヒューズＦＶを介してＶｃｃにクランプ
されるのでインバータＩ７の出力は“０”となる。従っ
て、クロックドインバータＣＩ１〜ＣＩｎは全てハイイ
ンピーダンスとなる。また、ＮＯＲ回路３３の一入力は
Ｖｃｃにクランプされるため、ＮＯＲ回路３３の出力は
“０”となる。この出力信号はヒューズＦＮ１を介して
ＮＡＮＤ３４に入力するため、ＮＡＮＤ３４の出力はア
ドレス信号によらず“１”となり、欠陥救済判定回路２
０１の判定信号Ｒｅｄは“０”となる。この判定信号Ｒ
ｅｄは、冗長メモリセル（図示せず）のセレクタ回路を
非活性化させると同時に正規のメモリセル（図示せず）
のセレクタ回路を活性化させ、正規のメモリセルに対し
てアクセスが行われるよう動作する。この欠陥救済判定
回路２０１では、冗長メモリを使用しない場合は、ヒュ
ーズＦＧのみを１回レーザビームで切断するだけで他の
ヒューズはそのまま接続した状態とするので切断の作業
効率が良い。
【００２１】次に、任意のアドレス信号に対応したメモ
リセルに欠陥があり冗長メモリセルを使用する場合につ
いて説明する。一例として、アドレス信号Ａのアドレス
ビットＡ１およびＡ２がともに１で他のアドレスビット
は全て０である場合、すなわちＡ＝（Ａｎ，・・・，Ａ
３，Ａ２，Ａ１）＝（０，・・・，０，１，１）に対応
するメモリに欠陥がある場合を説明する。
リセルに欠陥があり冗長メモリセルを使用する場合につ
いて説明する。一例として、アドレス信号Ａのアドレス
ビットＡ１およびＡ２がともに１で他のアドレスビット
は全て０である場合、すなわちＡ＝（Ａｎ，・・・，Ａ
３，Ａ２，Ａ１）＝（０，・・・，０，１，１）に対応
するメモリに欠陥がある場合を説明する。
【００２２】ウェハース状態でテストした後、選択回路
３０１を構成するヒューズＦＶと、ヒューズＦＮ１，Ｆ
Ｎ２およびヒューズＦＴ３〜ＦＴｎをレーザビームで予
め切断しておく。ＮチャネルトランジスタＮ５のゲート
は、電源電圧の約１／２の電圧であるＶｇでバイアスさ
れており、ＮチャネルトランジスタＮ５はオン状態にあ
る。ＮチャネルトランジスタＮ５が動作するため、ヒュ
ーズＦＶおよびヒューズＦＧを切断する前に電源Ｖｃｃ
からヒューズＦＶ，ＦＧを介してＧＮＤに過大な電流が
流れるのを防ぐことができる。
３０１を構成するヒューズＦＶと、ヒューズＦＮ１，Ｆ
Ｎ２およびヒューズＦＴ３〜ＦＴｎをレーザビームで予
め切断しておく。ＮチャネルトランジスタＮ５のゲート
は、電源電圧の約１／２の電圧であるＶｇでバイアスさ
れており、ＮチャネルトランジスタＮ５はオン状態にあ
る。ＮチャネルトランジスタＮ５が動作するため、ヒュ
ーズＦＶおよびヒューズＦＧを切断する前に電源Ｖｃｃ
からヒューズＦＶ，ＦＧを介してＧＮＤに過大な電流が
流れるのを防ぐことができる。
【００２３】インバータＩ７の入力は“０”となり、ク
ロックドインバータＣＩ１〜ＣＩｎは全て活性化する。
また、ＮＯＲ回路３３の一入力は“０”となるため、Ｎ
ＯＲ回路３３の出力はアドレスビットＡ１の反転信号を
出力し、インバータＩ２１〜Ｉｎ１と等価な動作を行
う。
ロックドインバータＣＩ１〜ＣＩｎは全て活性化する。
また、ＮＯＲ回路３３の一入力は“０”となるため、Ｎ
ＯＲ回路３３の出力はアドレスビットＡ１の反転信号を
出力し、インバータＩ２１〜Ｉｎ１と等価な動作を行
う。
【００２４】いま、アドレス信号Ａ＝（０，・・・，
０，１，１）がプログラム用ヒューズ回路５１〜５ｎに
入力すると、アドレスビットＡ１はＮＯＲ回路３３およ
びクロックドインバータＣＩ１でそれぞれ反転し、クロ
ックドインバータＣＩ１の出力ＲＡ１は“１”となる。
同様に、アドレスビットＡ２は、インバータＩ２１およ
びクロックドインバータＣＩ２でそれぞれ反転しクロッ
クドインバータＣＩ２の出力信号ＲＡ２は“１”とな
る。アドレスビットＡ３はインバータＩ３１で反転し、
ヒューズＦＴ３が切断されているのでヒューズＦＮ３を
介して信号ＲＡ３としてＮＡＮＤ回路３４に入力する。
アドレスビットＡ３は“０”であるから信号ＲＡ３は
“１”となり、以下同様にＮＡＮＤ回路３４の入力信号
ＲＡ１〜ＲＡｎは全て“１”となる。この結果、欠陥救
済判定回路２０１の判定信号Ｒｅｄは“１”となり、こ
の判定信号Ｒｅｄは冗長メモリセルのセレクタ回路を活
性化させるとともに正規のメモリセルのセレクタ回路を
非活性化させ、欠陥を有する正規のメモリセルを冗長メ
モリセルに切り替えて読み書きの動作を行う。
０，１，１）がプログラム用ヒューズ回路５１〜５ｎに
入力すると、アドレスビットＡ１はＮＯＲ回路３３およ
びクロックドインバータＣＩ１でそれぞれ反転し、クロ
ックドインバータＣＩ１の出力ＲＡ１は“１”となる。
同様に、アドレスビットＡ２は、インバータＩ２１およ
びクロックドインバータＣＩ２でそれぞれ反転しクロッ
クドインバータＣＩ２の出力信号ＲＡ２は“１”とな
る。アドレスビットＡ３はインバータＩ３１で反転し、
ヒューズＦＴ３が切断されているのでヒューズＦＮ３を
介して信号ＲＡ３としてＮＡＮＤ回路３４に入力する。
アドレスビットＡ３は“０”であるから信号ＲＡ３は
“１”となり、以下同様にＮＡＮＤ回路３４の入力信号
ＲＡ１〜ＲＡｎは全て“１”となる。この結果、欠陥救
済判定回路２０１の判定信号Ｒｅｄは“１”となり、こ
の判定信号Ｒｅｄは冗長メモリセルのセレクタ回路を活
性化させるとともに正規のメモリセルのセレクタ回路を
非活性化させ、欠陥を有する正規のメモリセルを冗長メ
モリセルに切り替えて読み書きの動作を行う。
【００２５】次に、上記のアドレス信号Ａ＝（０，・・
・，０，１，１）と異なるアドレス信号、一例としてア
ドレス信号Ａ’＝（０，・・・，０，１，０）がプログ
ラム用ヒューズ回路５１〜５ｎに入力した場合、アドレ
スビットＡ１は、ＮＯＲ回路３３およびクロックドイン
バータＣＩ１によってそれぞれ反転し、クロックドイン
バータＣＩ１の出力信号ＲＡ１は“０”となる。このた
め欠陥救済判定回路２０１の判定信号Ｒｅｄは“０”と
なる。この欠陥救済判定回路２０１は、欠陥が存在する
メモリセルのアドレス信号と異なったアドレス信号が入
力したとき、判定信号を“０”とし冗長メモリセルを使
用せず正規のメモリセルをアクセスするように動作す
る。
・，０，１，１）と異なるアドレス信号、一例としてア
ドレス信号Ａ’＝（０，・・・，０，１，０）がプログ
ラム用ヒューズ回路５１〜５ｎに入力した場合、アドレ
スビットＡ１は、ＮＯＲ回路３３およびクロックドイン
バータＣＩ１によってそれぞれ反転し、クロックドイン
バータＣＩ１の出力信号ＲＡ１は“０”となる。このた
め欠陥救済判定回路２０１の判定信号Ｒｅｄは“０”と
なる。この欠陥救済判定回路２０１は、欠陥が存在する
メモリセルのアドレス信号と異なったアドレス信号が入
力したとき、判定信号を“０”とし冗長メモリセルを使
用せず正規のメモリセルをアクセスするように動作す
る。
【００２６】本実施形態による欠陥救済判定回路２０１
は、クロックドインバータＣＩ１〜ＣＩｎとヒューズ回
路ＦＴ１〜ＦＴｎおよびＦＮ１〜ＦＮｎを用いて回路を
構成しているので、従来の欠陥救済判定回路１０１より
も大幅に回路素子数を低減できる。また、この欠陥救済
判定回路２０１は従来の欠陥救済判定回路１０１と異な
り直流電流が流れる電流経路がないので、回路電流を著
しく減少させることができる。
は、クロックドインバータＣＩ１〜ＣＩｎとヒューズ回
路ＦＴ１〜ＦＴｎおよびＦＮ１〜ＦＮｎを用いて回路を
構成しているので、従来の欠陥救済判定回路１０１より
も大幅に回路素子数を低減できる。また、この欠陥救済
判定回路２０１は従来の欠陥救済判定回路１０１と異な
り直流電流が流れる電流経路がないので、回路電流を著
しく減少させることができる。
【００２７】この欠陥救済判定回路２０１において、Ｎ
ＡＮＤ回路３４の入力信号ＲＡ１〜ＲＡｎをクロックド
インバータＣＩ１〜ＣＩｎの入力側からとるか出力側か
らとるかの選択はヒューズＦＴ１〜ＦＴｎとヒューズＦ
Ｎ１〜ＦＮｎのどちらかを切断することにより決定して
いるが、クロックドインバータＣＩ１〜ＣＩｎを用いる
代わりに全てインバータを使用した場合の問題点につい
て次に説明する。
ＡＮＤ回路３４の入力信号ＲＡ１〜ＲＡｎをクロックド
インバータＣＩ１〜ＣＩｎの入力側からとるか出力側か
らとるかの選択はヒューズＦＴ１〜ＦＴｎとヒューズＦ
Ｎ１〜ＦＮｎのどちらかを切断することにより決定して
いるが、クロックドインバータＣＩ１〜ＣＩｎを用いる
代わりに全てインバータを使用した場合の問題点につい
て次に説明する。
【００２８】クロックドインバータＣＩ１〜ＣＩｎの代
わりに全てインバータ（図示せず）を用いた場合、欠陥
が無い場合にはヒューズＦＴ１〜ＦＴｎおよびヒューズ
ＦＮ１〜ＦＮｎは全て接続状態にあるので、クロックド
インバータＣＩ１〜ＣＩｎに相当するインバータは全て
入力と出力は接続することになる。従って、インバータ
の入力電圧はインバータの入力スレッショルド電圧に等
しくなりインバータ自体で電流が流れてしまう。これを
防ぐには、インバータの出力から入力に帰還がかからな
いように、ヒューズＦＴ１〜ＦＴｎの全てかヒューズＦ
Ｎ１〜ＦＮｎの全てを予め切断しておかなければなら
ず、ヒューズの切断作業効率が著しく悪くなる。この欠
陥救済判定回路２０１は、この点を改善し回路電流を著
しく少なくしかつ冗長メモリセルを使用しない場合、レ
ーザビームで切断する箇所は１カ所で済むという特徴が
ある。
わりに全てインバータ（図示せず）を用いた場合、欠陥
が無い場合にはヒューズＦＴ１〜ＦＴｎおよびヒューズ
ＦＮ１〜ＦＮｎは全て接続状態にあるので、クロックド
インバータＣＩ１〜ＣＩｎに相当するインバータは全て
入力と出力は接続することになる。従って、インバータ
の入力電圧はインバータの入力スレッショルド電圧に等
しくなりインバータ自体で電流が流れてしまう。これを
防ぐには、インバータの出力から入力に帰還がかからな
いように、ヒューズＦＴ１〜ＦＴｎの全てかヒューズＦ
Ｎ１〜ＦＮｎの全てを予め切断しておかなければなら
ず、ヒューズの切断作業効率が著しく悪くなる。この欠
陥救済判定回路２０１は、この点を改善し回路電流を著
しく少なくしかつ冗長メモリセルを使用しない場合、レ
ーザビームで切断する箇所は１カ所で済むという特徴が
ある。
【００２９】さらに、本実施形態による欠陥救済判定回
路２０１は入力から４段のゲートを通過して出力するの
で、従来の欠陥救済判定回路１０１の入力から出力まで
のゲートの段数よりも少なく、より高速動作が可能であ
る。
路２０１は入力から４段のゲートを通過して出力するの
で、従来の欠陥救済判定回路１０１の入力から出力まで
のゲートの段数よりも少なく、より高速動作が可能であ
る。
【００３０】
【発明の効果】以上説明したように、本発明による欠陥
救済判定回路は、回路素子数を大幅に減らすことができ
るのでチップ面積を減らすことができる。また、従来の
欠陥救済判定回路で問題であった回路電流を著しく減ら
すことができるとともに、入力から出力までの遅延時間
を小さくすることができ半導体メモリの高速アクセスが
可能である。
救済判定回路は、回路素子数を大幅に減らすことができ
るのでチップ面積を減らすことができる。また、従来の
欠陥救済判定回路で問題であった回路電流を著しく減ら
すことができるとともに、入力から出力までの遅延時間
を小さくすることができ半導体メモリの高速アクセスが
可能である。
【図１】本発明の一つの実施の形態を示す回路図であ
る。
る。
【図２】従来例を示すブロック図である。
【図３】従来例のヒューズ回路の構成を示す回路図であ
る。
る。
【図４】従来例の比較回路の構成を示す回路図である。
【図５】従来例の比較回路の真理値を示す図である。
Ｉ１〜Ｉ８，Ｉ２１〜Ｉｎ１ インバータ ＣＩ１〜ＣＩｎ クロックドインバータ ＦＶ，ＦＧ，ＦＴ１〜ＦＴｎ，ＦＮ１〜ＦＮｎ，４１
ヒューズ １〜ｎ，２１ ヒューズ回路 １１〜１ｎ 比較回路 ３１，３３ ＮＯＲ回路 ３２，３４ ＮＡＮＤ回路 ５１〜５ｎ プログラム用ヒューズ回路 １０１，２０１ 欠陥救済判定回路 ３０１ 選択回路 Ｒ１ 抵抗 Ｐ１〜Ｐ４ Ｐチャネルトランジスタ Ｎ１〜Ｎ５ Ｎチャネルトランジスタ
ヒューズ １〜ｎ，２１ ヒューズ回路 １１〜１ｎ 比較回路 ３１，３３ ＮＯＲ回路 ３２，３４ ＮＡＮＤ回路 ５１〜５ｎ プログラム用ヒューズ回路 １０１，２０１ 欠陥救済判定回路 ３０１ 選択回路 Ｒ１ 抵抗 Ｐ１〜Ｐ４ Ｐチャネルトランジスタ Ｎ１〜Ｎ５ Ｎチャネルトランジスタ
Claims (4)
- 【請求項１】 ヒューズを切断することにより正規のメ
モリセルと冗長メモリセルのどちらを使用するかを決定
する選択回路と、 この選択回路の出力により制御されるとともに前記選択
回路の出力とアドレス信号の任意のアドレスビットとを
入力とする第１のプログラム用ヒューズ回路と、 前記選択回路の出力により制御されるとともに前記アド
レス信号の前記アドレスビットと異なるアドレスビット
をそれぞれ入力する複数の第２のプログラム用ヒューズ
回路と、 前記第１および前記第２のプログラム用ヒューズ回路の
出力をそれぞれ入力とし、これらが一致したとき欠陥救
済を行うと判定する論理回路とを備えた欠陥救済判定回
路において、 前記第１および前記第２のプログラム用ヒューズ回路の
各々は、前記冗長メモリセルを使用するときに前記選択
回路の出力により活性化されるクロックドインバータ
と、 第１の接点を前記クロックドインバータの出力端に接続
し第２の接点を前記第１および前記第２のプログラム用
ヒューズ回路の出力端に接続した第１のヒューズと、 第１の接点を前記クロックドインバータの入力端に接続
し第２の接点を前記第１および前記第２のプログラム用
ヒューズ回路の前記出力端に接続した第２のヒューズと
から構成され、前記冗長メモリセルのアドレス信号のア
ドレスビットに対応して前記第１，第２のヒューズのう
ちの一方が切断されることを特徴とする欠陥救済判定回
路。 - 【請求項２】 前記論理回路がＡＮＤ回路またはインバ
ータを出力端に接続したＮＡＮＤ回路からなることを特
徴とする請求項１記載の欠陥救済判定回路。 - 【請求項３】 前記冗長メモリセルの前記アドレスビッ
トが“１”または“０”に対応して前記第１のヒューズ
または前記第２のヒューズが切断されることを特徴とす
る請求項１記載の欠陥救済判定回路。 - 【請求項４】 前記選択回路が、第１の接点が電源に接
続された前記冗長メモリセル用ヒューズと第１の接点が
前記冗長メモリセル用ヒューズの第２の接点に接続され
た正規メモリセル用ヒューズとドレインが前記正規メモ
リセル用ヒューズの第２の接点に接続されソースが接地
電位に接続されゲートがバイアス電圧源に接続されたＭ
ＯＳトランジスタとを備え、前記冗長メモリセルを使用
しないときは前記正規メモリ用ヒューズを切断し、前記
冗長メモリセルを使用するときは前記冗長メモリセル用
ヒューズを切断して前記クロックドインバータを活性化
することを特徴とする請求項１記載の欠陥救済判定回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7222396A JP2710235B2 (ja) | 1995-08-30 | 1995-08-30 | 欠陥救済判定回路 |
| KR1019960036270A KR100203606B1 (ko) | 1995-08-30 | 1996-08-29 | 불량 구제 판정 회로 |
| US08/705,418 US5696723A (en) | 1995-08-30 | 1996-08-29 | Defect relief decision circuit with dual-fused clocked inverter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7222396A JP2710235B2 (ja) | 1995-08-30 | 1995-08-30 | 欠陥救済判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0969299A true JPH0969299A (ja) | 1997-03-11 |
| JP2710235B2 JP2710235B2 (ja) | 1998-02-10 |
Family
ID=16781723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7222396A Expired - Fee Related JP2710235B2 (ja) | 1995-08-30 | 1995-08-30 | 欠陥救済判定回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5696723A (ja) |
| JP (1) | JP2710235B2 (ja) |
| KR (1) | KR100203606B1 (ja) |
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| US6084815A (en) * | 1998-02-27 | 2000-07-04 | Oki Electric Industry Co., Ltd. | Semiconductor device |
| KR100301042B1 (ko) * | 1998-07-15 | 2001-09-06 | 윤종용 | 레이아웃면적을최소화하는리던던시회로 |
| US7550788B2 (en) | 2006-01-31 | 2009-06-23 | Elpida Memory, Inc. | Semiconductor device having fuse element arranged between electrodes formed in different wiring layers |
| US7656220B2 (en) | 2004-12-15 | 2010-02-02 | Elpida Memory, Inc. | Semiconductor device employing fuse circuit and method for selecting fuse circuit system |
| US7868417B2 (en) | 2007-01-26 | 2011-01-11 | Elpida Memory, Inc. | Semiconductor device including a plurality of fuse elements and attenuation members between or around the plurality of fuse elements |
| CN117037884A (zh) * | 2023-10-10 | 2023-11-10 | 浙江力积存储科技有限公司 | 在存储阵列中使用的熔断器单元及其处理方法、存储阵列 |
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| US5933376A (en) * | 1997-02-28 | 1999-08-03 | Lucent Technologies Inc. | Semiconductor memory device with electrically programmable redundancy |
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| US5886940A (en) * | 1997-08-21 | 1999-03-23 | Micron Technology, Inc. | Self-protected circuit for non-selected programmable elements during programming |
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| US6285619B1 (en) * | 1999-11-18 | 2001-09-04 | Infineon Technologies North America Corp. | Memory cell |
| KR100652412B1 (ko) * | 2005-06-01 | 2006-12-01 | 삼성전자주식회사 | 정보 보호가 필요한 장치에 접근을 완전히 차단하는 회로및 방법 |
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| KR100761395B1 (ko) * | 2006-06-29 | 2007-09-27 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP2008111921A (ja) * | 2006-10-30 | 2008-05-15 | Renesas Technology Corp | 表示制御用半導体集積回路 |
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| JPH04132089A (ja) * | 1990-09-20 | 1992-05-06 | Nec Ic Microcomput Syst Ltd | 識別コード内蔵ｅｐｒｏｍ |
| JPH06203595A (ja) * | 1991-08-30 | 1994-07-22 | Texas Instr Inc <Ti> | ユニバーサル・モジューラ・メモリ |
| JPH05189996A (ja) * | 1991-09-05 | 1993-07-30 | Hitachi Ltd | 半導体記憶装置 |
| JPH07105697A (ja) * | 1993-10-07 | 1995-04-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
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-
1995
- 1995-08-30 JP JP7222396A patent/JP2710235B2/ja not_active Expired - Fee Related
-
1996
- 1996-08-29 US US08/705,418 patent/US5696723A/en not_active Expired - Fee Related
- 1996-08-29 KR KR1019960036270A patent/KR100203606B1/ko not_active IP Right Cessation
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| CN117037884B (zh) * | 2023-10-10 | 2024-02-23 | 浙江力积存储科技有限公司 | 在存储阵列中使用的熔断器单元及其处理方法、存储阵列 |
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|---|---|
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| US5696723A (en) | 1997-12-09 |
| KR100203606B1 (ko) | 1999-06-15 |
| JP2710235B2 (ja) | 1998-02-10 |
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