TW400524B - Memory circuit with hierarchical bit line structure - Google Patents

Memory circuit with hierarchical bit line structure Download PDF

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TW400524B
TW400524B TW084113382A TW84113382A TW400524B TW 400524 B TW400524 B TW 400524B TW 084113382 A TW084113382 A TW 084113382A TW 84113382 A TW84113382 A TW 84113382A TW 400524 B TW400524 B TW 400524B
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Mirmajid Seyyedy
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Micron Technology Inc
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經濟部中央橾準局貝工消费合作社印製 A7 B7_五、發明説明(丨) 〔發明領域〕 本發明概略地係闞於半等》積體電路記憶«结構及, 更詳细地,係闢於一種具有通用陣列位元線(global bit lines)的記憧體陣列,其中每一條通用陣列位元埭都被屋 次地連接於複數條可被電氣地隔絕之次陣列位元線之上, 每一條次陣列位元線都被層次地連接於複數個記憶雔存格 (emery cell)之上,每一個記憶儲存格都被連接至一相 鲟應的字元線(word line)上*在該記憶體蹿列中賁料可被 浮置(left floting)且可在具有足夠的霣容以維持容易獲 取的黄料於暫存中之該通用陣列位元線與該可被霣氣地隔 絕的次陣列位元線兩者上的暫存 (temporary storage)中 被更新。 〔發明背景〕 在動態随機存取記憧體晶片中,位元線電容是一個很 重要的考量。在位元線«容上的降低可降低記憶儲存格所 需要之電源量。在對於蝥體的記憶儲存格電容與位元線電 容的比率的最佳化或維持方面已有許多的嘗試被完成。在 過去,在對於整體的記憧儲存格霣容與位元線電容的比率 的維持的努力K藉由將位元線陣列加K分剌(segmenting) 及藉由增加更多的N型感應放大器,P型感應放大器,及 /或更多的列解碼(column decodes)而被達成。雖然此等 增加的结構在對於整體的記憶儲存格霄容與位元線電容的 比率的維持上獲有進展,但這些增益是在堆加了昂貴的時 ----------ί裝丨-----訂------k - - (請先聞讀背面之注$項再填寫本頁) 本紙張尺度逍用中國國家橾準(匚奶)八4洗格(210乂297公嫠) 經濟部中央標準局貝工消費合作社印裝 A7 40G524 A7 B7五、發明説明(2 ) 耗(overhead)於該記憶《晶片上,及降低該記憧體晶片的 效率的代價後才被獲得的。 雖然此等增加的结構在對於整體的記憧儲存格電容與 位元線電容的比率的維持上獲有進展*但這些增益是在坩 加了昂貴的時耗(overhead)於該記憶體晶片上,及降低該 記憧體晶片的效率的代價後才被獲得的。在前技中除了上 述的問趙之外,對於薄由提供冗餘的(redundant)記憶«陣 列结構組件K替換有瑕疵的記憶《陣列结構組件來改菩良 率(yield) —直存在著此箱求。瑕疵可在許多方面發生, 譬如像是一外部的粒子掉落到晶粒(die)上》在此技蕕中轚 氣地將該有瑕疵的記憶«陣列结構組件加K隔絕並以一瑭 當地一樣的冗餘組件加K替換,而非將整個記憶熥结構加 K抛棄,將會是一項優點。 在前技中除了上述的問題之外,改菩對於高密度記憧 體陣列之暫時的資料辟存能力用Μ增加資料儲存的效率而 又不會增加該暫時的霣料儲存之電路時耗(circuitry overhead)—直存在之需求。 〔發明概要〕 本發明的一個目的為降低一記憤體结構的整體電能消 耗。藉由降低該記憶鱷结構之位元線霣容,對於一給定的 記慊儲存格而言該記憶體結構會消耗較少的霣能。來自於 一位元線之訊號的強度與其電容成比例的。在—位元線電 容較小之處,其訊號較強。一較強序號的益處在於一較佳 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) A 7 B7 經濟部中央標率局貝工消费合作杜印装 五、發明説明(>) 的訊號對雜訊的比率。在一較佳的訊號對雑訊的比率中有 一在溫度與電壓的極限中仍可搡作的範圍K確保該記憶體 结構之高操作擁準。 本發明的另一個目的為,對於一給定的位元線霣容而 言,當與傅統的記憶體结構相較時,降低該記憶體结構之 晶粒(die)的大小。降低該記憧體结構之晶粒的大小促進了 該記植體结構小型化的目的。 本發明的一進一步的目的為在達成上述的目的的同時 改菩高密度記憶體陣列之暫時的資料髄存能力用Μ增加資 料儲存的效率而又不會增加該可很迅速地被獲取的暫時的 資料儲存之霣路時耗 (circuitry overhead)。本發明的另 一進一步的目的為在達成上述的目的的同時藉由提供冗餘 的(redundant)記憶體陣列结構組件以替換有瑕疵的記憶鱧 陣列结構組件來改菩良率(yield)。 在本發明的記憶體结構中,複數個記憧儲存格被層次 地連接於一次陣列位元線之下。至少一次陣列位元嬢被層 次地連接於一通用位元線(global bit line)之下。每一條 通用位元線都被連接至感應放大器及列解碼霣路兩者上。 較佳地,本發明之設計將次陣列位元線彼此電氣地隔 絕開來且與通用位元線電氣地隔離開來。當一被選取的次 陣列位元镍被連接至通用位元線上時,該通用位元線只被 連接至該沒有被隔絕的次陣列位元镍上。這換言之降低了 該位元媒之整體的電容,因為只有該沒有被電氣地隔絕的 --------K裝! (請先閲讀背面之注$項再填寫本頁) 訂 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X297公釐) 經濟部中央標準局員工消费合作社印裝 A7 _B7_五、發明説明(丄) 次陣列位元線的電容被加到該相對應的層次地位於其上的 通用位元線的整《電容中。進一步的效率藉由感應放大器 及列解碼裝置(column decode device)與複數條通用位元 線及次陣列位元線的共享而被達成的。在一較佳的實施例 中,一單一的列解碼及雙感應放大裝置被兩個通用位元線 所共享,其總共有4,096條通用位元線來組成一 4百萬位元 (Begabit)的記憧體晶片。 本發明的記憧體结構,對於一給定的記憶儲存格《容 與位元媒電容的比率在與傅統的記憶體结構有相間的位元 線霣容而言,是藉由降低晶粒的大小,或替代性地,對於 一具有較离的記憶儲存格電容輿位元線轚容的比率而言是 拜由霣能消耗來達成在高密度的記憧«中增加記憧體陣力 效率。本發明的記憧體结構可被應用於許多種類的記憧體 中,其包括了 DRAM,SRAM,快閃記憶體,EPR 0M,霣氣的記憶«结構,及其它種類的記憧歷中。 為了要使得該記憶儲存格轚容與位元線霣容的比率最 佳化,次陣列位元媒的一較佳的組合可被層次地層叠於通 用位元線之下。籍由如此之最佳化*時耗(overhead)#因 為感應放大器及列解碼裝置被該等通用位元線所共享而被 降低Μ產生一較小的晶粒大小的需求。 本發明之記憶«结構之次陣列位元線及通用位元線的 架構亦容許列解碼裝置的共享Κ降低晶粒大小。當與在傳 统的記憶體结構中之相同的位元線電容相較時與減小的晶
In Bui · (請先閱讀背面之注意事項再填寫本頁) 訂-I----.feN-----1-- 本紙張又度適用中國國家搮率(CNS ) Α4規格(210X297公釐) A7 _!L_ 1、發明説明($) 粒大小要求有闞之微粒(grains)可藉由感應放大器及列解 碼裝置被該等通用位元線的共享而被達成。 本發明之記憶體结構亦提供了可更新的資料被浮置 (left floating)於該等感懕放大器装置,通用陣列位元 線*可電氣地被隔絕的次陣列位元線*及記憶髄存格的暫 時餘存中,它們都具有足夠的電容來將資料維持於暫時的 髂存(temporary storage)之中。該等被暫時地儲存的資料 可很快速地被獲取。 本發明之記億體结構亦提供了冗餘的通用位元線Μ替 換有瑕疵的通用位元線,冗餘的次陣列位元媒以替換有瑕 疵的陣列位元線,及提供了冗餘的字元線Μ替換有瑕班的 字元線,其中該等冗餘的次陣列位元線具有與被其所替換 之記憶齡存格及與該記憶餘存格相Μ的之字元線組件相同 的記憶髄存格及字元媒姐件。 在一有瑕班的記憧《陣列结構Μ傳铳的方式被偵测到 之後,一冗餘纒輯控制器(redundancy logic controller) :---------ί^ί-----tT------4 -_ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消费合作社印装 用餘輯是冗餘 作冗邏像該冗 有該所如。列 其。路譬成的 使之電,達中 不代耗蕕被構 或 Μ 時技而结 效件被的,立 失組一統接陣 件構為傳熔醴 組结定由射憶 構列指經雷記 结陣新可的之 列體重其線明 陣憶之,専發 通記件作件本 憶的組操姐著 記餘構的構制 的冗结復结控 。 班 一列修列器者 瑕定陣 一 陣制兩 有指體的體控餘 該新憧施憶輯冗 使重記實記邏行 會而的地至餘及 本紙張尺度適用中國國家標準(CNS ) A4規格(21 OX2们公釐) 經濟部中央標準局舅工消費合作社印製 A7 B7 五、發明説明u ) 本發明之逭些及其它的目的及特徽由下列的說明及_ 附之申請専利範園中將會變得更加的明顯*或藉由如下所 述之本發明的實施而被瞭解。 〔式籣要說明〕 為了要得到本發明之上述的及其它的優點與目的,在 上文中被簡略地被描述之本發明的一更為特定的敘述將會 藉由參照本發明的一特定的實《Ε例而被說明•該實施例是 被展示於隨附的式中。應被瞭解的是這些只是展示本 發明之典型的實施例且因而不應被認為是本發明之範麵的 限制,本發明將舍經由随附·式之使用而被詳细地描述及 說明,其中: 黼式1展示出本發明之記憧體陣列结構的一較佳實施 例,其為一具有2 ,048列之4百萬位元(megabit)記憧晶片 ,的示意圖•每一列具有通用位元線於雙感懕放大器及列 解碼電路的相對側上,及此圔亦展示出多個冗餘列,其是 作為層次地層叠於其上之2, D48列中之記憶鳢陣列结構組件 的替換組件之用。 _式2為沿著圃式1中之剖面線1一1被取出之本發 明的記憶《结構的一放大的部分示意圖,且其特別地展示 出兩條通用位元線的連接用的裝置的细節,每一條通用位 元線JSi(八個接觸(contact)與1 6條次陣列位元線相翡連, 且每一條次陣列位元線與6 4條字元線相闞連。 圈式3為沿著圈式2中之剖面線3—3被取出之本發 本紙張尺度適用中國國家揉準(CNS ) A4規格(210X297公釐) ---------裝一·--^---訂------、線 - (請先閱讀背面之注意事項再填寫本筲) 經濟部中央揉準局員工消费合作杜印製 A7 B7五、發明説明(7 ) 明的記憧艚结構的一放大的部分示意圃,且其特別地展示 出具有兩條字元線之記憧體结構及與它們相翡的次陣列位 元線的區域。 圈式4為沿著圔式2中之剖面線4 一 4,該剖面媒是 從剖面線3 - 3移位而得的,被取出之本發明的記憶體结 構的一較佳實施例的一槪觀臞(overview),且其展示出一 與N +作用區(active region)接觸的次陣列位元媒,每一 個N +作用區都與一字元媒相«連,該次陣列位元線在其 上及其下都有一通用位元線與其相平行。 圖式5展示出一前技的記僮髏结構,其中5條位元線 與五條字元線相接觸。 鼷式6為本發明之一較佳實施例的一部分的一截面側 視,其展示出一次陣列位元線在四條字元嬢的相對側上 與一 N +作用區成一垂直方向接觸,每一對字元線具有— 轚容器區域於其間,及某些字元線具有一 N +作用區於其 每一側上,其中那些字元線及在其相對側上的N +作用區 形成一霣晶體。 顧式7為本發明之記憶體结構的一較佳實施例的—概 観圈,其展示出次陣列位元線及亦展示出通用位元線,每 一條通用位元線在一次陣列位元線的起端與另一次陣列位 元線的终端之間與兩個N +作用匾相接觸。 圈式8為本發明之記憶體结構的另一較佳實施例,其 為一具有2,04 8列之1 6百萬位元(megabit)記憶晶片,的 -10- 本紙張尺度適用中國固家標準(CNS ) A4规格(210X 297公釐) '~~~' *---------ί裝丨:-----訂------纹 - ; (請先Μ讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消资合作社印裂 A7 B7 五、發明説明(f) 示意圔•每一列具有超通用位元媒(super-globl bit line)於雙感懕放大器及列解碣霣路的相對側上,及此圈亦 展示出多個冗餘列,其是作為曆次地曆叠於其上之2,048 列中之記憶體陣列结檐组件的替換組件之用。 〔最佳實施例詳细說明〕 画式展示出本發明之記慵«结構的一較佳實施例的一示意 _。雖然在2,048列的每一列上兩條通用位元媒共用一列解 碼裝置*但每一通用位元線有一個別的感應放大器元件。 感應放大器装置連接至通用位元線上的目的為將被連接至 該等通用位元線上之次陣列位元線上的訊號加以放大。在 該雙感應放大器及列解碼霣路的左側,或次要側,上的结 構為在其右側,或主要側上,的结構的一鏡面影像。在第 一列上的頂通用位元線由瑳至右為GBL 1 000及GB L0000。最後的通用位元線由左至右為GBL 1 24 7及GBL02047。此參考轉換顯示出在圔式1中之 記憶體结構有一總數為4,D9 6條的通用位元線。 在圓式1的較佳實施例中,每一條通用位元線有八個 接觸接至其相對應次陣列位元線上,該等次陣列位元線被 雇次地置於該等通用位元線之下。介於每一條通用位元線 與其相對應的次陣列位元線之間的接觸從K 0 0被檷記至 K07。每一個接至該等通用位元媒上的接觭連接兩條次 陣列位元線。 圈式1中展示出携數個埸效電晶體(F E Ts)·每一個 -11- 本紙張尺度適用中國國家揉準(CNS ) A4規格(210 X297公釐) ---------裝一.-----訂------、線 一 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印装 A7 B7五、發明説明(巧) 埸效地晶體都具有一W極及地一與第二電極,這些霄極如 源極區與汲檯區般作用。每一條次陣列位元線在每一個6 4次陣列F E Ts的第一霣極處連接至該64次陣列F E T s上。每一個64次陣列F E Ts的一第二霣極連接至—— 位元電容上。每一個次陣列F E T的閛極接著被連接至一 字元線上。經由該次陣列F E T,每一條次陣列位元媒被 層次地達接於64條字元镍之上。因此,每一條通用位元 線被雇次地連接於16條次陣列位元線之上及每一條次陣 列位元線都被層次地連接於6 4條字元線之上,使得圃式 1中展示出4,194, 304位元的四百萬位元的記憶體。逭些四 百萬位元是由2,048列所姐成的,每一列具有兩條通用位元 線,每一條通用位元線具有1 6條可被電氣地妨礙的 (electrically violatable)次陣列位元線具有次pj列F E Ts被連接至64條字元線。画式2為圖式1之主要側的 上半部的一放大的視圃其是從圈式1中之剖面線2 _ 2處 被見到的情形。圈式2展示出通用位元線GBL0000 連接至接觸K00至K07。通用位元線GBL0000 被曆叠於次陣列位元線SABL00至SABL07之上 。藉由此次陣列结構的舉例*次陣列位元線SABL 00 經由接觸K00而被連接至通用位元線GBLOOOO。 接觸K00經由FET控制器BLK00而被連接至次陣 列位元線SABL00。次陣列位元媒SABL00具有 一平衡控制器F ET其被顬示為EQBP00。見於圓式 -12- -----------裝丨,------訂------鉍 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家梂準(CNS ) Α4規格(21〇Χ297公釐) 經濟部中央標準局員工消費合作社印製 A7 _B7_ 五、發明説明(β ) 1及围式2中之平衡裝置有EQBPOO,EQBP0 1 等,其是以FETs的形式被示出。然而,平衡装置可 被在感應放大器装置中的霣路所取代。 依據匾式1 ,對於主要側及次要側而言,每一個感應 放大器装置當其被電氣地與其相對應之通用位元線相隔離 時其具有能夠髄存在該等通用位元線上的訊號的能力。每 一個感應放大器裝置,作為舉例及說明的目的,代表著用 來感應及放大在相對應的通用位元線上的訊號,及用來輸 出一被放大的通用位元線訊號至一相對應的列解碼裝置之 機構。該用來感應及放大在相對應的通用位元線上的訊號 之櫬構可被一機構電氣地隔離,該隔雛機構是用來霣氣地 切換處於該用來感應及放大在相對應的通用位元線上的訊 號之機構的處境的。在此處,該列解碼装置,作為舉例及 說明的目的,代表著將該被放大的通用位元線訊號加Μ解 碼的機檐。 毎一修通用位元線具有一電容用κ,當其被m氣地與 其相對應的感應放大器裝置及與其相對應的次陣列位元線 相隔離開來時,儲存通用位元線訊號。每一條次陣列位元 線具有一霣容用Μ,當其被電氣地與其相對應的通用位元 線及與其相對應的記憶儲存格或與其相搭配的罨容器相隔 離開來時,儲存次陣列位元媒訊賊。最後*每一個記憧髏 髂存格有一霣容用以當其被電氣地與相對應的次陣列位元 線相隔離開來時儲存一儲存訊號。 -13- 本紙張尺度速用中國國家樣準(CNS ) Α4規格(210X297公釐) ---------^:、裝-----:---訂------纽--. *- (請先閲讀背面之注$項再填寫本頁) 經濟部中央標準局員工消費合作社印裝 A7 B7 五、發明説明() 為了要實施上述的電氣隔離,本發明之被示於圏式1 中之集積的記憧臞陣列霣路薄由將一作為電氣地切換之櫬 構结合於該記憧《陣列霣路中而將該感應放大器装置限離 ,該切換機構在圃式1中是被該感懕放大器裝置所代表及 示出。該通用位元線是被該電氣的切換《構及被F E Ts兩 者或相對應於該通用位元線之獲取(access)装置將其霍氣 地隔雕。每一條次陣列位元镍是被相對應於被靥次地叠於 其上之獲取(access)装置之一者,及被其被層次地叠於其 下之相對應的次陣列獲取裝置將其霄器地隔離。最後,每 一個記憶儲存格或電容器是被一相對應的次陣列獲取裝置 或F E T將其霣氣地隔離。當前述之圈式1中的記憶體陣 列结構組件被電氣地隔雕之後被暫時地儲存於其中的資料 可被方便及迅速地取得。 圓式2為_式1之主要側的上半部的一放大的視圈其 是從圈式1中之剖面線2 — 2處被見到的情形。圆式2展 示出通用位元線G B L 0 0 0 0連接至接觸K 0 0至K 0 7。通用位元線GBLOOOO被層叠於次陣列位元媒S ABLOO至SABL07之上。藉由此次陣列结構的舉 例,次陣列位元線SABLOO經由接觸K00而被連接 至通用位元線GBLOOOO。接觸K00經由FET控 制器BLKOO而被連接至次陣列位元線SABLOO。 次陣列位元線SAB L 0 0具有一平衡控制器F E T其被 顯示為EQBPOO。見於圈式1及圖式2中之平衡装置 -14- 本紙張尺度適用中國國家樣準(CNS ) A4規格(210X297公釐) :---------- 裝—^] (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央橾準局員工消费合作杜印製 A7 B7 五、發明説明(U ) 有EQBPOO,EQBP01等,其是MFETs的形式 被示出。然而,此一平衡装置可被在感應放大器装置中的 電路所取代。 經由一次陣列F E Ts的一第一霣極次陣列位元線S A BLOO連接至字元線WLOO至WL63,埴些宇元線 被僩別地連接至該等次陣列F E Ts的閛極。至字元線WL 00至WL63經由次陣列FETsQOO至Q63的W極 而被個別地連接至F E TsQO 0至Q6 3的一第一電極, 而它們則全部被連接至次陣列位元媒SABL00。每一 條字元線WL 0 0至WL 6 3經由次陣列F E TsQO 0至 Q63的閛極被個別地連接至電容器C00至C63。每 一個«容器C00至C63,作為舉例及說明的目的•是 作為儲存及溝通一儲存的訊號之用的櫬構。與該次陣列位 元線SABL 0 0相反側的電容器顬示出至一被標記為C P 0 0 0 0 0的儲存格板子的連接。該儲存格板子有許多 個孔被形成於其上,接觸是經由這些孔經由次陣列位元線 而與N +作用區相接觸。 在圈式1中,每一個感應放大器裝置,作為舉例及說 明的目的*代表著用來感應及放大在相對應的通用位元線 上的訊號,及用來輪出一被放大的通用位元線訊號至一相 對應的列解碼裝置之機構。在此處,該列解碼裝置,作為 舉例及說明的目的,代表著將該被放大的通用位元媒訊號 加以解碼的機構。 -15- 本紙張尺在適用中國國家標準(CNS ) A4規格(210X297公釐) ---------,、裝----^---訂------故 一 一 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消费合作杜印製 A7 B7 五、發明説明(θ) 圔式1展示出複數個冗餘列的代表其如下地被概略地 標記有冗餘組件:一主要的感應放大器裝置SA0204 7 c ,一次要的感應放大器装置SA1 2047c,該主要 的及次要的感應放大器裝置共用一冗餘列解碼裝置C D 2 0 4 7 c * —主要的通用位元媒GBL02047C及一次 要的通用位元媒GBL 1 2047c。在與該等冗餘記憧暖 陣列结構組件相闞埋的的每一個參考號碼的情形中* 〃 d 代表至少一個冗餘記憶《陣列结構組件。亦即,被打算的 是,具有相闞的冗餘組件之複數個冗餘列被圖式1所表示 〇 圖式1亦展示出一冗餘«輯控制器RCL,其經由傳 統的機構,接收輪入Μ作為一有瑕疵的記愤體陣列结構组 件的偵拥,及然後使該有瑕疵的記憧體陣列结構組件失效 或不使其有作用而重新指定一冗餘的記憶體陣列结構組件 Μ代之。為了舉例的目的而非作為限制的目的,當一主要 的通用位元媒被偵測到有瑕疵時,在一冗餘列上之一未被 重新指定的主要的冗餘通用位元線被遲輯地重新指定Κ取 代該有瑕疵的通用位元線的位置。當一次要的次陣列位元 線被偵測到有瑕疵時,一具有至少一未被重新指定的次要 的冗餘次陣列位元線於其下之次要的冗餘通用位元線,一 未被重新指定之次要的冗餘次陣列位元線,及一被層次地 叠於其上之次要的冗餘列會被該蓮輯控制器R C L«輯地 重新赭定K取代該有瑕疵的主要的次陣列位元線。最後, -1 6- 本紙張尺度適用中國國家揉準(CNS) A4^格(210X297公釐) ---------'-裝--------訂-----广線 (請先閱讀背面之注意Ϋ項再填寫本頁) Α7 Β7 五、發明説明(彳) 當在一記憶儲存格中,或在一將一記憧儲存格與一相對應 的字元線連结在一起的獲取装置中一瑕疵被偵測到時,與 該瑕疵相闞連之次陣列位元線及與該次陣列位元媒相翡連 之組件都被解除作用或失去作用,且一具有至少一未被指 定的冗餘的次陣列位元線之冗餘的通用位元線,一為被指 定的冗餘的次陣列位元線及與其相闞的記憧館存格及獲取 装置,及被層次地叠於其上之冗餘列都將被該遲輯控制器 R C L邏輯地重新指定K取代與該瑕疵有鼸之次陣列位元 線的位置。最好是•層次地叠於任何一冗餘列下之每一條 冗餘的次陣列位元線在下一個冗餘列被用做層次地叠於其 下之冗餘結構之前先被重新指定。Μ此方式,在冗餘列中 之冗餘組件的使用會是有效率的。 邐輯控制器RCL,作為舉例及說明的目的,代表著 使在一相對應於在非冗餘列中的次陣列位元線之一者的冗 餘列中的次陣列位元線之一者發生作用的機構。理輯控制 器RCL,作為舉例及說明的目的,亦代表著儲存該被發 生作用之冗餘的次陣列位元線的位址的機構。 經濟部中央樣準局貞工消费合作社印製 W---------' 裝 11 (請先Μ讀背面之注意事項再填寫本頁) ί Λ. 本發明之記憶體陣列結構之該冗餘特徴被瞭解到的好 處在於一記憧雔存格,獲取裝置,次陣列位元線,或感懕 放大器裝置失效時不箱要將整列都抛棄成為不可用的。譬 如,當在一列中的一主要側上之一主要的通用位元線為有 瑕疵時,假設在其次要的通用位元線上沒有瑕疵,該列解 碼裝置及該列的次要俩仍然是可使用的。藉由盡量保存在 -17- 本紙張尺度適用中國國家標準(CNS ) Μ規格(210Χ297公釐) A7 B7 經濟部中央標率局負工消费合作社印製 五、發明説明 ( <5 ) 1 1 該 结 構 中 之 沒 有 瑕 疵 的 每 — 列 在 製 造 中 的 良 率即獲得改 巷 1 1 Μ 由 低 的 不 良 率 來 達 到 成 本 的 節 省 0 1 1 儲 存 格 板 子 及 每 — 條 通 用 位 元 線 都 被 連 接至個別的 感 請 it 1 應 放 大 器 裝 置 〇 如 在 ten 画 式 2 中 所 示 的 i 通 用 位元線G B L 閲 讀 1 背 1 0 0 0 0 0 及 G B L 0 0 0 0 1 被 個 別 地 連 接至感應放 大 面 之 1 注 1 器 裝 置 S A 0 0 0 0 0 及 S A 0 0 0 0 1 〇 列解碼装置 C 1 1 項 1 D 0 0 0 0 及 C D 0 0 0 0 1 個 別 地 與 通 用 位元線G B L 填 I 0 0 0 0 0 及 G B L 0 0 0 0 1 相 連 结 起 來 。每一個列 解 寫 本 頁 裝 1 碼 装 置 將 雙 感 應 放 大 器 裝 置 接 在 — 起 〇 因 此 ,該等通用 位 1 I 元 線 之 有 效 的 使 用 經 由 該 感 應 放 大 器 及 列 解 碼電路的共 用 1 1 I 以 與 複 數 條 次 陣 列 位 元 線 之 字 元 媒 相 連 结 而 存在。在圃 式 1 1 訂 1 1 中 可 見 到 的 是 每 一 條 字 元 線 與 在 每 — 條 2 , 0 4 8列中的- -相 對 應 的 字 元 線 成 電 氣 的 溝 通 〇 因 此 有 2, 0 4 7條其它的字元 1 | 線 與 每 — 條 字 元 線 成 電 氣 的 溝 通 0 介 於 字 元 線間之電氣 的 1 I 溝 通 其 未 見 於 圖 式 1 及 醒 式 2 中 是 藉 由 將與字元線 相 1 ! 對 應 的 每 一 個 次 陣 列 F E T 的 閘 極 連 接 起 來 而被達成的 〇 線 1 如 在 圖 式 2 中 可 被 見 到 的 » 與 字 元 線 相 闞 m 之次陣列F E 1 Τ S 對於每- -次陣列位元镍而言 為QOO至Q63 >作 1 I 為 字 元 線 相 互 連 接 之 對 應 性 的 說 明 的 巨 的 而 言,通用位 元 1 1 線 G Β L 0 0 0 0 0 至 G B L 0 2 0 4 7 之 每一條次陣 列 1 1 位 元 镍 S A B L 0 0 的 每 __* 個 次 陣 F E T Q 0 0的每一 個 1 1 閛 極 都 被 電 氣 地 相 連 接 在 一 起 〇 可 在 圓 式 1 中見到的為 相 1 I 同 的 連 接 方 式 同 樣 應 用 於 每 一 個 2 , 0 4 8列中之次陣列F E T 1 1 I - 18 - 1 1 1 本紙張尺度逋用中國國家橾準(CNS ) A4規格(21 OX297公釐) 經濟部中央標準局貝工消费合作社印装 A7 B7 五、發明説明(4) S的閛極。 顯式1及2不只展示出介於想應放大器装置間之一共 用的列解磚裝置,其亦意欲的為列解碼裝置不必被感應放 大器裝置所共用。被包括於本發明的範圍中的意圓為一列 解碼装置可從該等感應放大器装置及該等通用位元線兩者 中分離出來。 圖式3為匾式2之示意圓的一放大的剖面圈其顯示的 為沿著圖式2中的剖面線3 — 3者。在圖式3中,字元線 WL 1 3及WL 1 4是藉由個別地連接至次陣列F E TsCl 1 3及Q1 4之閘極而被示出,其個別地與霣容器C 1 3 及C14相聯结。次陣列位元線SABLOO經由埋接至 次陣列F E TsQ 1 3及Q 1 4的一第一霣棰而被磨次的叠 於該次陣列FETsQl 3及Q14之上。次陣列位元線S ABLOO被!1置於該通用位元線GBLOOOOO之下 。圖式3示意地展示出與次陣列位元線SABL 0 0相聯 结之64條字元線其中之兩條。 圖式4為在圖式2中沿著剖面镍4一4所見到之本發 明之記憶體结構之一較佳實施例的一局部的及放大的布局 ,其有畫出兩條通用位元線,一條次陣列位元線,及八條 字元線。該通用位元線及該次陣列位元線是在導電材料的 一單一層上被見到。為了簡化的目的*圖式4所示的是已 有數JS被去除了。次陣列位元線SABL 0 0是被叠置於 通用位元線GBLOOOO及GBLOOOO 1之間。與 -19- 本紙張尺度適用中國國家揉準(CNS ) A4規格(210X297公釐) n HI HI —I— 1^1 ma^ In *^ϋ ml In 11 HI 1^1 l {請先閲讀背面之注意事項再填本頁} 經濟部中央標準局貝工消費合作社印«. A7 B7 五、發明説明(Ο ) 次陣列位元線SABL 0 0互成垂直走向的為字元線WL 1 2至WL 1 9 °次陣列位元線SABLOO如匾式4中 所示的連接至與一字元線相聯结之N +作用區於每一個" X”記號處。在圈式4中之兩條通用位元媒沒有一條被達 接至N +作用區。每一條通用位元線及次陣列位元線都是 由一轚氣的導電材料,譬如像是一金羼,所製成的是較佳 的。 因為圈式4中之布局_之交錯的闢係,所以次陣列位 元線SABL 0 0看起來只有兩條字元媒是為在接觸之間 。然而,若沒有式4中所示之交錯的話,次陣列位元線 SABLOO會有四條字元線被見於每涸接觸之間,就如 下文中的圖式6中所示的。 在本發明之未見於圖式4中之另一實施例中,通用位 元線及次陣列位元線是位在分開來的導電層上,譬如像是 分開來的金羼層上,且一氣化物層將該通用位元線的導電 層與該次陣列位元鎳的導電層分隔開來。 圓式5展示出一前技的記憶體陣力结構其沒有次陣列 位元線的特徵。而是,位元線BLOO至BL04的每一 條位元線與字元線WL12至WL16的每一條字元線相 接觸。在圖式5中接觸的位置是被檷記為一"X” ,在該 處位元線B L 0 0至BL 04的每一條位元線與和宇元媒 WL 1 2至WL 1 6中之一條字元線相聯结的N +作用區 相接觸。可在圔式5中見到的為•每一條位元線有四條字 -20- 本紙張尺度適用中國國家標準(CNS ) A4规格(210X2.97公釐) ---------裝 I,------tr.------4 - * (請先閲讀背面之注$項再填寫本頁) B7_ 五、發明説明(β ) 元線介於每一個接觸點之間。 圔式6展示出本發明之記憶髏结構的一較佳實施例的 —截面的側視·,其中有四條字元線位在一次陣列位元線 的兩個接觸之間,逭些接觸亦被電氣地連接至一 N +作用 區。因為圈式6只示出本發明之記憧體结構的一較佳實施 例的一部分,所以此記憶體结構之層叠的本質為金羼的位 元線是被置於一BP SG層之上。該BP SG層是被置於 覆蓋在一儲存格介電質曆上之頂儲存格板的裡晶矽層之上 。在該儲存格介電質磨之下為一糸列的複晶矽儲存節點 (storage node)。每一個健存節點都與一埋人接觸(buried contact)相連接,該埋入接觸與一形成該記憧體结構之片 斷化的(fragmented)底層之N +作用區相連接。複晶矽字 元媒是被置於埋入接觸與N +作用區之間。接觸填充片斷 (contact fill seg*ents)延伸經該B P S G層,該頂儲存 格板子曆,該髄存格介霣質層*該等儲存節點附近,該等 埋入接觸附近,及該等字元線附近用以從該等字元線至N +作用區形成一接觸。 經濟部中央標準局員工消费合作社印装 (請先閱讀背面之注意事項再填寫本頁) 本發明之記憶體陣列结構的一部份被槪略地秩於圖式 6的1 0中。一次陣列位元線1 2是被置於與被K虛線示 出之通用位元線1 1同一専電層上。在未被示出的另一實 施例中,一通用位元線1 3可被層叠於一位在次陣列位元 嬝12之上的一分開來的導電層上。字元線14,16 , 18 ’ 20是被置於一對接觸填充22及24之間。 -2 1- 本紙張尺度適用中國國家標準(CNS ) A<f規格(210 X 297公釐) 經濟部中央標準局工消費合作社印製 A7 B7 五、發明説明(d) N +作用區被教記為參考號碼3 0。一«容器被圈示 為一被一頂儲存格板3 8及儲存節點34所包圜之一儲存 格介霣質3 6。一場氧化物(field oxide)被禰為4 0,及 氧化物被標記為42,44及46。一 BPSG層是位在 接觸填充物(contact fill) 2 2及2 4之間。一陣蔽層5 0是緊接於該次陣列位元線12之下。一氮化物保護層 (nitride passivation)5 2是為在氧化物層4 6之上。 一霣晶«是由在字元線1 4,1 6,1 8及20的兩 側上之兩個N +作用區所構成的,瑄些字元線最好是複晶 矽字元媒。一由儲存節點34所組成之電容器•該儲存節 點具有被頂儲存格板3 8所覆蓋之儲存格介電質36,是 為在每一條字元線的右側且在每一個N +作用區之上。 圈式7為介於一通用位元線及與其相對應之次陣列位 元線之間之接觸區的一表示。接觸區K — 0,K 一 1及K _2接觸(contact),其個別地從通用位元線GBL-0 · GBL — 1及GBL — 2至與次陣列位元線相聯结之N + 作用區,該等次陣列位元線是個別地相對應於F E T s B LK0-01,BLK0-00,BLK1-01,BL K1-00,BLK2 — 01 ,及 BLK2-00。接觸 K 一 0 ,K— 1及K 一 2之每一者具有兩個相對應的FE Ts 。通用位元線GBL — 0具有相對應的FETS B L K0 — 01及BLK0 — 00。與通用位元線GBL — 1 相麻结之接觸K—1具有相對應的FETS BLK1—〇 -22- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -----------裝---- (請先閲讀背面之注意事項再填寫本頁) 訂 i 經濟部中央標準局負工消費合作社印裝 A7 B7 五、發明説明(/) 1及BLK 1 - 〇〇。與通用位元線GBL - 1相聪结之 接觸K 一 2具有相對應的FETS BLK2 - 01及BL K 2 - 0 0 〇 六個 FETS BLK0-00 » BLK0-01 * B LK-00,BLK1-01,BLK2-00 及 BLK 2 — 0 1的每一個都有一個閘極。作為說明的目的,FE T BLK0—00有一閛極GAT—0與其相連,FE T BLK1 — 00有一W極GAT— 1與其相連,及F ET BLK2—00有一閛極GAT—2與其相連。接 觸K 一 0,K 一 1 ·及K — 2K及與它們相閫連之FETs 在該等通用位元線及被層次地叠於該等通用位元線之下之 次陣列位元線之間建立連接。在圖式7中,該等次陣列位 元線及通用位元線都是在同一導電層上。在本發明之記憧 體陣列结構之其它的較佳實施例中該等次陣列位元線及通 用位元線可在不同等電層上。 本發明所獲得的一個優點,該儍點可由圈式4及7中 所舉例出的電路中被瞭解,為該等次陣列位元線在一定值 的霄壓會被霣氣地隔離而在該等次陣列位元線之間之該通 用位元線則為可操作的。賴由如此作,該通用位元線之霉 壓沒有被與該通用位元線相鄰的兩條次陣列位元線所影響 ,且連接相輪的位元線之間的組件之位元線沒有被干擾到 。薄由將次陣列位元線霣壓維持恆定,位元線連接電容的 影響,在與傳統的位元線结構相較時,躭會被降低•在傳 -23- 本紙張尺度逍用中國國家標準(CNS ) Μ规格(210X297公釐) ---------、&J--K---tr------k (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消费合作社印裝 A7 _B7_ 五、發明説明(Μ ) 統的位元線结構中相鄰的兩條位元媒之間的霄壓沒有被維 持恆定。因而,與一通用位元線相鄰之次陣列位元線的電 氣的隔離防止了對在通用位元線上之電壓的干擾。 本發明之記愤《结構將次陣列加K鼋氣地隔雛以防止 其對在一相對應的通用位元線上之電壓造成一移動的影響 (oving effect)。此電氣地隔離是藉由在一俚時間中只將 —被選取的次陣列位元線及與其相連结的記惬儲存格連接 至一通用位元線上。與在間一時間將所有的記憧髂存格連 接至該等通用位元線上之傅統的記憶體结構不同的,本發 明之記憶體陣列结構容許在一個時間中只有某些記憶髂存 格經由與一被選取的次陣列位元線相聪结之獲取裝置而被 連接至一通用位元線上。 與一通用位元線相輪之次陣列位元線的電氣的隔離胆 段對該通用位元線之電容干擾並降低連接組件之位元線的 雜訊影響,該雜訊影響對於缺乏此相鄰的位元線之隔離設 計之傳铳的記懼體结構而言是廣為所知的問題。如可從圖 式4及7中見到的,Μ通用位元線插入電氣地隔離之次陣 列位元線位之間,其中該等通用位元線除了在遇期的接觸 電之外沒有與Ν +作用區相接觸,使其因為該次陣列位元 線之霣氣的隔雛與該通用位元線相鄰的闢係而有霄氣的隔 離作用。 該位元線連接分量(c〇BP〇nent)是介於相鄰的位元線之 間所有位元線電容的1 5%,或是具有兩條相鄰的位元線 -24- ^紙張尺度適用中國國家揉準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注項再填寫本頁)
i— I - I J. n n n I n 1.... = -.. , I n n I I I l I i I I I I I I A? Β7 &、發明説明(yi ) 之位元媒之電容的3 0%。本發明之記憧體陣列結構,藉 由«氣地隔離該等次陣列位元線,有效地降低了位元線電 容大約有7 0%。在傳統的記憶體结構中之相輪的位元線 間之一電氣的陣蔽的不存在是有害的,因為傅統的記億體 结構同時將所有的記憶齡存格連接至位元線上,而這造成 大約高7 0 %的位元線連接分量(bit line coupling co*p〇nent)。在本發明的記憧體陣列结溝中經由相鄰之次 陣列位元埭的電氣地隔«而將位元線連接分置降低大約7 0%,其對於在該通用位元線上之訊號的強度具有顧著的 改巷。如可在圖式4及7中見到的,结合了與一通用位元 線相鄰之次陣列位元線的電氣的隔離之該記憶體结構的設 計(patterning)進一步獲致了較高的訊號對雜訊比值。 次陣列位元線與該通用位元媒的隔離在降低該記憶體 结構的霣容上為一中要的因子*因為在每一個鱭取或寫入 操作的循環中這些電容器必需被充電及放霄。《由降低該 通用位元線的罨容,在電能的消耗上會嫌著被降低。雖然 傳統的記憧體结構將所有的電容器同時連接至其中,但本 發明只有被選取的電容器被連接至本發明的記憶體结構中 。介於位元線之間之該電容連接分量因為其間之埋接的片 段較小的闞係所Μ會小很多。對於字元媒之每一個小片段 而言使F E Ts發生作用Μ將被選取的記憶儲存格連接至與 它們相對應之被層次地叠於它們之下的通用位元線之總電 容要比具有所有的記憶儲存格同時地被連接至位元線上之 -2 5- 本纸張尺度逋用中國國家標準(CNS ) Α4规格(210Χ297公釐) (請先閲讀背面之注意事項再填寫本頁) emeanmt m n^i mj m i «m. · 經濟部中央標準局員工消費合作杜印製 -------^ 、裝 I----i---订------.4--.--K------------ A7 B7 經濟部中央標準局員工消费合作杜印製 五、發明説明 (T2) ) 1 1 總 電 容 來 的 小 〇 該 通 用 位 元 線 一 但 被 連 接 至一 被 m 取 的 次 1 1 f 陣 列 位 元 線 上 $ 其 只 會 感 應 到 介 兩 相 鄰 之 次陣 列 位 元 線 間 1 1 的 電 容 〇 因 為 此 次 陣 列 位 元 線 的 隔 離 的 闞 係, 該 通 用 位 元 /«—V 請 先 ί 1 線 不 會 感 應 到 被 BS πυ 雕 的 及 未 被 連 接 的 次 陣 列位 元 線 使 得 該 閲 η 背 1 1 通 用 位 元 線 的 總 霣 容 被 降 低 0 面 之 1 注 1 對 於 —— 給 定 的 位 元 镍 電 容 而 玄 本 發 明之 記 憧 體 结 構 意 事 1 項 1 之 晶 粒 (die)的大小要比傅統的記憧體结構來的小 因為在 再 本 發 明 的 記 憧 體 结 構 中 m 應 放 大 器 及 列 解 碼裝 置 是 被 更 多 寫 本 頁 1 的 記 憶 雔 存 格 所 共 享 或 是 在 更 多 的 記 役 體 儲存 格 之 中 因 i I 而 使 用 了 較 少 的 時 耗 霄 路 (〇 v e r h e a d c i Γ C u i t r y) 0 I 本 發 明 之 另 較 佳 的 實 施 例 被 展 示 於 围式 8 中 其 中 1 1 為 明 的 訂 了 說 百 的 超 通 用 位 元 線 S G B L 0 0 0 0 0 經 1 由 四 個 F E T S S B L Κ 0 0 S B L K 0 ] L S B L K 1 1 0 2 S B L K 0 3 而 被 層 次 地 » 於 四 條 通用 位 元 線 G B 1 I L 0 G B L 1 G Β L 2 G B L 3 之 上0 每 一 條 通 用 1 J 1 位 元 線 可 被 電 氣 地 與 其 相 對 應 之 超 通 用 位 元線 相 隔 離 開 來 就 如 在 上 文 中 參 照 圖 式 1 一 4 6 及 7 被 描述 的 次 陣 列 位 1 I 元 線 與 相 鄰 的 通 用 位 元 線 被 電 氣 地 隔 離 一 樣。 一 條 通 用 位 1 l 元 線 經 由 一 被 聪 结 於 該 未 被 隔 離 的 通 用 位 元線 及 與 其 相 對 I 1 應 的 超 通 用 位 元 線 之 間 的 F E T 而 被 連 接 〇 1 1 在 圖 8 中 » 有 2, 0 4 8列 每- -列有兩條超通用位元線 1 1 連 接 至 雙 感 懕 放 大 器 裝 置 該 等 感 應 放 大 器装 置 共 享 —- 列 1 1 m 碼 裝 置 0 每 — 條 超 通 用 位 元 線 具 有 四 個 接觸 其 與 四 條 通 1 1 | - 26 - 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(21 OX297公釐) 鯉濟部中央橾準局貝工消費合作社印裝 A7 B7_____ 五、發明説明(w) 用位元線相接觸,這些接觸與上文中參照麵式4被描述的 接觸相似。如在_式1及2中及在上文中與該等相《的敘 述中所顬示的,在另一較佳的實施例中每一條通用位元線 有8個接點及1 6條次陣列位元線。相當地,每一條次陣 列位元媒具有經由64個次陣列F E Ts中的每一俚的一第 —電極而至6 4條字元線的接觸。此外每一條字元媒經由 —次陣列F E T s的閛極作用(actives)以將6 4個次陣列 F E Ts中的每一個的~第二®槿連接至一用來餘存一位元 電荷(charge)的機構,譬如像是一電容器,上。在本發明 的此一實施例中,一1 6百萬位元記憶體陣列被完成。 雖然超通用位元線及通用位元線是要透E T装置 而被埋接的,但是透過F E T装置被連接至一超通用位元 線上之通用位元線的數目在本發明的範園内是可變化的。 此外,該超通用位元線是要位在與其相連结的該等通用位 元線所在的専電層不同的導電層上,而該等次陣列位元線 及通用位元線可在相同的導電層或不同的導電曆上。因此 ,结合了超通用位元線之本發明的記憶體陣列结構的實施 例可具有兩個或三個導電曆給該等超通用位元線,通用位 元镍,及次陴列位元媒。 參照圈式8,對於主要側及次要側而言,每一個感應 放大器裝置具有髂存在該超通用位元線上的訊號的能力, 當其被電氣地與其相對懕之超通用位元線隔離開來時。相 似地,每一條超通用位元媒都具有一電容·當其和與其相 ' -27- 本紙張尺度適用中國國家揉準(CNS ) A4規格(210X297公釐) -----------、裝----;---訂------k i- (請先《讀背面之注$項再填寫本頁) 經濟部中央樣準局貝工消费合作社印装 A7 B7 五、發明説明(4) 對應的感應放大器裝置及與其相對應的通用位元線被電氣 地隔離開來時*用Μ儲存在該超通用位元線上之訊號。相 似地,每一條通用位元線都具有一電容,當其和與其相對 應的超通用位元線及與其相對應的複數條次陣列位元線被 電氣地隔雛開來時,用Κ齡存在該超通用位元線上之訊號 。與每一條通用位元線的電氣地隔離相同的,每一條次陣 列位元線都具有一電容,當其和與其相對應的通用位元镍 及與其相對應的複數個記憧髄存格或與其相聯结的電容器 被電氣地隔離開來時,用Μ餘存在該次陣列位元嬢上之訊 號。最後,每一個記憶儲存格或罨容器都具有一電容,當 其和與其相對應的次陣列位元線被霣氣地隔離開來時•用 Κ儲存訊號。 為了要實施上述之電氣的隔離的設計,在圈式8中之 本發明之集積的記憶«陴列電路藉由结合一霣氣的切換櫬 構於其中而將該感應放大器装置加Μ隔離,該電氣的切換 櫬構在圖式8中被見到的是被該感應放大器裝置所代表及 所舉例。該超通用位元線被與其相對應之感應放大器装置 之該《氣的切換機構,及被該通用的獲取機構或該通用F E Ts加以霄氣地隔離。相似地,每一條通用位元線是被與 其相對應之被該通用的獲取機構或該通用F E Ts之一者, 及被與其相對應的獲取機構加Μ電氣地隔離的。每一條次 陣列位元線是被層次地叠於其下之與其相對應之獲取装置 之一者*及是被層次地叠於其上之與其相對廉之獲取装置 -2 8 _ 本紙張尺度適用中國國家標準(CNS ) Α4規格(21〇X297公釐) (請先H讀背面之注意事項再填寫本頁) ----------------\裝----„---訂— i 、線--.--------------- 經濟部中央橾率局負工消费合作杜印製 A7 _E_ 五、發明説明(彳) 之一者加Μ電氣地隔離的。最後,每一個記憶儲存格或霣 容器是被一與其相對應的次陣列獲取装置或F Ε Τ加以霣 氣地隔離的。當疆式8中之上述的記憶體陣列结構組件被 霣氣地隔離之後,被暫時地儲存於其中之資料即可被方便 與立即地被取得。 圏式8亦展示出一具有與圄式1中之冗餘設計 (redundancy scheme)具有相同功能之設計的冗餘賂圖。在 騮式8中,其展示出複數個冗餘列的代表其如下地被概略 地禰記有冗餘组件:一主要的感應放大器装置SA020 47c,一次要的感懕放大器裝置SA 1 2047c,該主 要的及次要的感應放大器裝置共用一冗餘列解碼装置CD 2047c,一主要的超通用位元線SGBL02047C 及一次要的超通用位元線SGBL 1 2047c。在與該等 冗餘記憶體陣列结構組件相闞連的每一個參考號碼的情形 中· " c 〃代表至少一個冗餘記憶饈陣列结構組件。亦即 ,被打算的目的是•具有相闢的冗餘組件之複數個冗餘列 被_式8所表示。 圔式8亦展示出一冗餘邏輯控制器RCL,其經由傳 統的機構,接收輸入K作為一有瑕疵的記憧體陣列结構姐 件的偵測,及然後使該有瑕班的記憶體陣列结構組件失效 或不使其有作用而重新指定一冗餘的記憧體陣列结構组件 Μ代之。為了舉例的目的而非作為限制的目的*當一次要 的超通用位元媒SGBL0000 1被偵測到有瑕疵時, -29- 本紙張尺度逍用中國國家樣準(CNS ) Α4規格(2丨0Χ297公釐) ! - I I— I /、裝— I II 訂— I ----- ^ . J (請先《讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印装 A7 B7 五、發明説明(d) 在一冗餘列2 04 9上之一冗餘的次要的超通用位元線S G B L 0 2 0 4 8被理輯地重新指定Μ取代該有瑕疵的超 通用位元線SGBL0000 1的位置。相似地,當一主 要的通用位元線被偵測到有瑕疵時*具有至少一未被重新 指定的主要的冗餘的通用位元線之主要的冗餘的超通用位 元線,及一在一磨次地叠於其上之冗餘列上之未被重新指 定的主要通用位元線會被理輯地重新指定Μ取代該有瑕疵 的通用位元線。當一次陣列位元線被偵測到有瑕疵時* — 未被重新指定之冗餘的次陣列位元線,一被層次地叠於其 上之冗餘的通用位元線,及一在冗餘列上之一冗餘的超通 用位元線會被該蓮輯控制器RC L理輯地重新指定Κ取代 該有瑕疵的次陣列位元線。最後,當在一記憶體儲存格中 ,或在一將一記憶儲存格與一栢對應的字元線連结在一起 的獲取装置中一瑕疵被偵測到時,與該瑕疵相關連之次陣 列位元線及與該次陣列位元線相閫連之記憶儲存格及獾取 裝置都被解除作用或失去作用,且一未被指定的冗餘的次 陣列位元線及與其相醆的記憶儲存格及獲取裝置*及被層 次地叠於其上之冗餘的通用位元線,及ζ在一冗餘列上之 被層次地叠於其上之冗餘的超通用位元線都將被該理輯控 制器R C L邐輯地重新指定Μ取代與該瑕疵有關之次陣列 位元線的位置。最好是,層次地叠於任何一冗餘列下之每 —條冗餘的次陣列位元線在下一個冗餘列被用做曆次地* 於其下之冗餘结構之前先被重新指定。Κ此方式,在冗餘 -30- 本紙張尺度適用中國國家標準(CNS ) Α4规格(2丨ΟΧ297公釐) -----------、裝----Γ.--订------ (請先W讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消費合作社印製 A7 B7 五、發明説明(β) 列中之冗餘组件的使用會是有效率的。 本發明之記憧體陣列结構是要被使用於多種記憶體種 類中的,每一種記憶«種類结合複數個獲取裝置於該記憶 «種類的該記憧髏陣列结構中。該等獲取裝置在D R A Μ 實施例中為F E Ts,而其一個例子為一次陣列F Ε Τ由一 來至一字元線之字元線訊號使其發生作用用以將一電容器 經由該次陣列F Ε Τ連接至該次陣列位元媒,及其它的次 陣列F E Ts選擇性地將該等次陣列位元線與該等通用位元 線加Μ隔離或將該等次陣列位元線連接至該等通用位元線 上。在SRAM的例子中,該等獲取裝置可Κ是兩俚FE Ts。在快閃記憶Μ的例子中,每一個獲取裝置可具有一備 有一浮置閘極(floating gate)而記憧儲存格則形成該獲取 裝置本身的一部分。 對於每一種記憧髏種類而言,該獲取裝置的功能是作 為一電氣的開鬮。作為一霣氣的開«,每一個獲取裝置都 可Μ將被連接至該獲取装置上的線或装置加Μ電氣隔離。 或者,該獲取裝置可Κ電氣地溝通一訊號於被連接至該獾 取装置上的線或裝置之間。因此,該等獲取裝置能夠將該 等次陣列位元線與一其相對應的通用位元線電氣地隔離開 來,及能夠«氣地隔離兩條字元線及相對應的館存與溝通 機構。 在本發明的一進一步的實施例中,該實施例亦可被見 於圈式1及8中,每一條次陣列位元線被分配有一些將被 -31- 本纸張尺度適用中國國家揉準(CNS ) Α4规格(2丨0Χ 297公釐) ----1--II -\I I —1- I I 訂—--- I I . J (祷先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明(4) 用作為冗餘的電容器及次陣列F E Ts及被分配有將被用作 為非冗餘的且如果是有瑕疵的話可被那些冗餘的«容器及 次陣列FETs 更換之«容器及次陣列FETs 。作為舉 例的目的,在每一條次陣列位元線上之64個組件套,3 2個《容器,次陣列F E Ts·及字元線為記憧體陣列结構 組件,而其它的32個電容器,次陣列F E Ts,及字元線 為定位(Placement)記憧體陣列结構組件。因此,如果在主 要的3 2條字元镍中的一條字元媒變成有瑕疵時,一更換 的字元線,次陣列F E T,及相聯结的電容器被指定以取 代此一位在同一列的同一次陣列位元線内的瑕疵用Μ修復 在該列中的該字元線。在本發明的此一實施例中,每一條 字元線都與一行(row)解碼驅動器裝置(decode driver device),其是被冗餘理輯控制器RCL所代表,成轚氣的 溝通。該冗餘邏輯控制器R C L藉由重新指定一字元線及 與其相聯结的在同一次陣列位元線與同一列上之冗餘電容 器而亦代表了修復該有瑕疵的字元線之理輯的與硬體的電 路兩者。經由傳統的機構,該冗餘邐輯控制器RCL接收 輸入Μ作為一有瑕疵的字元線的偵測,及然後使該有瑕班 的字元線失效或不使其有作用而重新指定一冗餘的字元線 及與其相聯结的冗餘電容器以代之。因此,該冗餘理輯控 制器RCL藉由控制列冗餘性(column redundancy),行冗 餘性,或列及行冗餘性兩者而提供實施修復本發明之記憶 體陣列结構組件的功能。 _ 3 2 - 本紙張尺度適用中國國家揉準(CNS ) A4規格(210X297公釐) ---------- -丨裝----.---訂-----、線 (請先聞讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(外) 在仍為本發明的一進一步的實施例中,次陣列位元線 的替代物及與其相聯结的獲取裝置的替代物及記憶儲存格 的替代物是在該列的同一側上被提供用Μ更換在同一列中 之有瑕班的次陣列位元線及與其相聪结的組件。在同一列 中的造些组件的替換物可與在上文中被描述的列及行冗餘 结構結合在一起。在本發明這些實施例中的每一者中,該 冗餘邏輯控制器控制了有瑕疵的組件的更換及控制了襄輯 地實施此一更換所箱要之記憧體位址的儲存。 總结而言,對於一固定的位元線電容而言,本發明的 記憶«结構藉由在雙感應放大器之間提供備有共享的列解 碼裝置而具有較傳统的記憧體结構晶粒尺寸(die size)要 來的小之晶粒尺寸。或者•藉由提供複數條字元線給每一 條次陣列位元線,且經由獲取裝置提供可被霣氣地隔離的 次陣列位元媒給每一條通用位元線•在位元線電容上的一 被降低的影響可被達成,因為該位元線霉容分量藉由在任 何一個時間中只連接被選取的記憶儲存格而被降低。當該 位元線電容分最被降低時,該記憶體结構的電能消耗亦將 會被降低*因為被需要來對該記憶體陣列结構之未被隔雛 的部分充霣的電能減少了。 在沒有偏離本發明的精神或主要的特徴之下本發明可 Μ其它特定的形式被實施。被描述的實施例在各方面都應 被認為只是作為舉例的目的而非是作為限制的目的。因此 ,本發明的範園是被随附之申誚専利範圍所界定而非由上 -33- 本紙張尺度適用中國囷家標準(CNS ) Α4規格(210 X297公釐) ---------裝 -----_----訂------;.、線 I „ (請先閲讀背面之注意事項再填寫本頁} 經濟部中央標準局員工消費合作杜印裝 A7 B7 五、發明説明(μ ) 文的說明所界定。在申請專利範圍的意義與等同性的範圍 内的所有變化是被包括於申請專利範圍的範圔内。 -34- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)

Claims (1)

  1. 六、申請專利範圍 1 * 一種集積的(integrated)記憶體裝置包括了: 一通用位元線; 複數條次陣列位元線; 複數條被連接至該通用位元線及該等次陣列位元線之 可位址的 (addressable)次陣列位元線獲取裝置(access device)用K選揮性地將該等次陣列位元線之一條連接至該 通用位元線; 複數個記憶儲存格; 複數條被連接至該等記憶儲存格之可位址的 (addressable)記憶儲存格獲取裝置(access device)用 以選擇性地將該等記憶儲存格之一者連接至該等複數條 次陣列位元線之一條上;及 一被達接至該通用位元線之感應放大器用電路Μ感應 及放大在該通用位元線上之一電壓。 2 ·如申請專利範園第1項所述之集積的記憶體裝置 其進一步包括: 一介於該通用位元線與該感應放大器電路之間之隔離 I 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 裝置用Κ將該通用位元線與該感應放大器電路電氣地隔離 開來。 3,如申請專利範圍第1項所述之集積的記憶體装置 ,其中該通用位元線具有一能構儲存一電荷(charge)的電 容。 4·如申請專利範圍第1項所述之集積的記憶體装置 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ABCD 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 *其中該通用位元線及該等複數條次陣列位元線是被製造 於一單一的金屬層上。 5·—種集稹的記憧體装置包括了: 一超通用位元線(super-global bit line); 禊數條通用位元線; 複數條次陣列位元線; 複數條被埋接至該超通用位元線及該通用位元線之可 位址的 (addressable)通用元線獲取裝置(access device) 用K選擇性地將該等通用位元線之一條連接至該超通用位 元線; 複數條被連接至該等複數條通用位元線及該等次陣列 位元線之可位址的 (addressable)次陣列位元線獲取裝置 (access device)用以選擇性地將該等次陣列位元線之一條 連接至該等複數條通用位元線之一條上; 禊數個記慊館存格; 複數條被連接至該等記憶儲存格之可位址的 (addressable)記憶儲存格獲取裝置(access device)用 Μ選擇性地將該等記憶儲存格之一者連接至該等複數條 次陣列位元線之一條上;及 一被連接至該超通用位元線之感應放大器用電路Κ感 應及放大在該超通用位元線上之一電壓。 6 ·如申請専利範圍第1項或第5項中所逑之集積的 記憶體装置,其中該等複數條可位址的次陣列位元線獲取 本紙張尺度適用中國國家標準(CNS)A4規格(210Χ 297公釐) ...................…-裝L……^.......-訂.......-........線 (請先閲讀背面之注意事項再埃寫本頁) 申請專利範圍 A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 列 的電之 的有 的 冗上 s as 被 at as 都 0 條 可 ^ ^ 次 集為元 集條 集 β ^ ^ ; 之 條 之置位 之一 之 複餘Ilfs線 格置»£11之 0 ^00 ^ S 述 等 MWTC^ ^ ^ ^ 複 所取 S 所 S m 該)Λϊ«ί位 儲㈣ i 一兀 等 中*一次 *· 0 Ψ 及leffs用 憶U㈣位 0 項格條 項 I兀 項Isablil通seM?5Ϊ列 與 5存S 5位 5 帛 一兀SSUS ^ ^ ^ β 0 第儲複 第列 0 ^ 位res>餘 ^ ^ ^ ^ I兀 或11等 或S 或 用add)ffit几 冗 位 項記該 項次 項it線通ice該.,個E1I4«餘 用 1個與 1條 l:iff元的的几 通 第數格 第數。第括)i位餘址de接存複 條 該 圍複存 团複容圍包nt列冗位 S 連儲等㈣ U 數 於。範等儲 範等電範步da陣該可es條憶該)5ΐΐ>複 接體利該憶 利該的利一uη次至之CCI 記至le用等 連晶專中記 專中荷専進ed的接線(a之的接abe)該 地電請其等 請其電請其(Γ餘連元置線餘連SS1C至 氣之申,該。申, 一申,的冗被位裝元冗被reev接 霣間如置於«如置存如置餘條個列取位個個ddd 埋 被之.裝接晶.裝儲.装冗數數陣獲列數數 US 者 為線 7M 連電 8 體夠 9« 1 複複次線陣複複的esl 置元 憧地之 憶能 憶 的元次 址CC之 裝位 記氣間 記一 記 餘位的 位 U 格·, ...................裝L.............,訂..............:線 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部中央標準局員工消費合作杜印製 A8 B8 C8 D8 六、申請專利範圍 被連接至該等複數個冗餘的次陣列位元線獲取裝置及 該等複數個冗餘的記憶儲存格獲取裝置上之作用電路 (activation circuitry);及 一被速接至該冗餘的通用位元線之感應放大器。 10·如申請專利範圍第5項所述之集積的記憧體裝 置,其中該等複數條通用位元線及該等複數條次陣列位元 線是被製造於一單一的金屬層上。 11·一種從一具有層次位元線結構的記億體裝置上 讓取資料的方法,該方法包括的步驟有: 選擇性地使被連接於複數個記憶儲存格之一者與複數 條次陣列位元線之一者之間之複數個記憶儲存格之一者起 作用(activating)的步嫌; 將一被雔存於該複數個記憶儲存格獲取裝置之被選取 之一者上的電荷(charge)連接至該複數條次陣列位元線之 該被選取之一者上的步驟; 選擇性地使一被連接於該複數條次陣列位元線之該被 選取之一者與一通用位元線之間的次陣列獲取裝置起作用 的步驟; 將一被儲存於該複數次陣列位元線之被選取之一者上 的電荷(charge)連接至該通用位元線上之步驟,藉以產生 一通用位元線電壓的步驟;及 感應及放大該通用位元線電壓的步嫌。 1 2 ♦如申請專利範圍第1 1項所述之方法其進一步 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) ....................…裝.....:......-訂..............-線 (請先閲讀背面之注意事項再填寫本頁) 六、申請專利範圍 包括了輪出該被放大的通用位元線電壓的步驟。 13.—種修復具有一層次位元媒结構之記憶體结構 的方法,該方法包括的步驟為: 確認一有瑕疵的通用位元線的步驟; 指定一冗餘的通用位元媒Μ回應該有瑕疵的通用位元 線的一位址的步驟; 確認一有瑕疵的次陣列位元線的步驟;及 指定一冗餘的次陣列位元線以回懕該有瑕疵的次陣列 位元線的一位址的步驟。 1 4 ·如申請專利範臞第1 3項所述之方法,其中指 定一冗餘的次陣列位元線的步驟包括了: 指定一具有一未被指定的冗餘的次陣列位元線之冗餘 的通用位元線以回應該有瑕疵的次陣列位元線的一位址的 步驟。 ....................…裝L……,-.......訂.................線..... (請先閲讀背面之注意事項再蜞寫本頁) 經濟部中央標準局員工消费合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
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