JPH10512085A

JPH10512085A - 階層ビット線構造を用いたメモリ回路

Info

Publication number: JPH10512085A
Application number: JP8530268A
Authority: JP
Inventors: セイエディー、ミル・マジッド
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1995-04-05
Filing date: 1995-12-12
Publication date: 1998-11-17
Also published as: TW400524B; WO1996031882A1; KR19980703587A; KR100292640B1

Abstract

(57)【要約】ＤＲＡＭなどの統合メモリ・アレイ回路は、グローバル・アレイ・ビット線を有し、その各々が、電気的に絶縁できる複数のサブアレイ・ビット線の階層的に上で接続されている。各サブアレイ・ビット線は、複数のメモリ・セルの階層的に上で接続されている。メモリ・セルは、ワード線を使用して選択的にサブアレイ・ビット線に結合される。メモリ・セルに記憶されているデータは、容易にアクセスできるデータを一時記憶域内に維持するのに十分なキャパシタンスを有するグローバル・ビット線と電気的に絶縁できるサブアレイ・ビット線との双方における一時記憶域内で浮動状態にしておくことも、或いはリフレッシュすることもできる。

Description

【発明の詳細な説明】階層ビット線構造を用いたメモリ回路発明の技術分野本発明は、全般的には半導体集積回路メモリ構造に関し、詳細には、それぞれ、電気的に分離できる複数のサブアレイ・ビット線に対して階層的には上で接続されたグローバル・アレイ・ビット線を有し、各サブアレイ・ビット線が、複数のメモリ・セルに対して階層的に上で接続され、各メモリ・セルが、対応するワード線と通信し、容易にアクセスできるデータを一時記憶域に維持するのに十分なキャパシタンスを有する一時記憶域内のグローバル・アレイ・ビット線及び電気的に分離できるサブアレイ・ビット線の両方上で、データを浮動状態にしておきリフレッシュすることができる、メモリ・アレイに関する。発明の背景ダイナミック・ランダム・アクセス・メモリ・チップでは、ビット線キャパシタンスが重要な要件である。ビット線キャパシタンスを低減すると、メモリ・セル構造が必要とする電力の量が削減される。全体的なセル・キャパシタンスとビット線キャパシタンスの比を最適化または維持する試みがなされている。従来、ビット線アレイをセグメント化し、より多くのＮセンス増幅器、またはより多くのＰセンス増幅器、またはより多くの列デコード、或いはそれらの組合せを追加することによって、セル・キャパシタンス・ビット線キャパシタンス比を維持する努力がなされている。そのような追加構造によってセル・キャパシタンス・ビット線キャパシタンス比が維持されるが、このような利得は、メモリ・チップに費用のかかるオーバヘッド又は一般管理費を付加すると共に、メモリ・チップの効率を低下させるという犠牲を払って得られる。そのような追加構造によってセル・キャパシタンス・ビット線キャパシタンス比が維持されるが、このような利得は、メモリ・チップに費用のかかるオーバヘッド又は一般管理費を付加すると共に、メモリ・チップの効率を低下させるという犠牲を払って得られる。従来技術の前述の問題に加えて、余分な又は冗長メモリ・アレイ構造構成要素を欠陥のあるメモリ・アレイ構造構成要素と置き換えることによって歩留まりを向上させる必要もある。ダイ又はチップ上に異物が落ちるなど、様々な原因で欠陥が発生する。そのような欠陥のあるメモリ・アレイ構造構成要素を電気的に分離する一方、メモリ構造全体を廃棄するのではなく、欠陥のある構成要素を然るべく冗長な同じ構成要素と置き換えることができれば当技術分野の進歩である。従来技術の前述の問題に加えて、高密度メモリ・アレイ構造の一時データ記憶能力を改善して、そうした一時データ記憶の回路的オーバヘッドを増加させずにデータ記憶の効率を高める要望が依然としてある。発明の要約本発明の目的は、メモリ構造の全体的な電力消費量を削減することである。メモリ構造の全体的なビット線キャパシタンスを削減することによって、所与のセル・キャパシタンスのためにメモリ構造によって消費される電力が低減する。ビット線からの信号の強度はビット線のキャパシタンスに比例する。ビット線キャパシタンスが小さいほど、信号の強度が高くなる。より強度の高い信号がもたらす利益は、より良好な信号雑音（Ｓ／Ｎ）比である。好ましい信号雑音比の場合、極端な温度及び電圧で動作する余裕があり、メモリ構造の高動作標準が確保される。本発明の他の目的は、所与のビット線キャパシタンスのために、従来型のメモリ構造と比べてメモリ構造のダイ寸法を低減することである。メモリ構造のダイ寸法を低減させると、メモリ構造を小型化する目的が推進される。本発明の更なる他の目的は、前述の目的を達成し、同時に、迅速にアクセスできる高密度メモリ・アレイ構造の一時データ記憶域の回路オーバヘッドを増大させずにデータ記憶域の効率を増大させるように一時データ記憶機能を向上させることである。本発明の他の目的は、前述の目的を達成し、同時に、冗長メモリ・アレイ構造構成要素を欠陥のあるメモリ・アレイ構造構成要素と置き換えるべく提供して、歩留まりを向上させることである。本発明のメモリ構造では、複数のメモリ・セルがサブアレイ・ビット線に対して階層的には下で接続される。少なくとも１本のサブアレイ・ビット線はグローバル・ビット線に対して階層的には下で接続される。各グローバル・ビット線はセンス増幅器回路と列デコード回路の両方に接続される。好ましくは本発明の設計では、サブアレイ・ビット線を互いに電気的に絶縁し、且つ該サブアレイ・ビット線をグローバル・ビット線から電気的に絶縁する。選択されたサブアレイ・ビット線がグローバル・ビット線に接続されたならば、該グローバル・ビット線はその非絶縁サブアレイ・ビット線にのみ接続される。このため、上の階層にある対応するグローバル・アレイ・ビット線の全体的なキャパシタンスに、非絶縁サブ・アレイ・ビット線のキャパシタンスしか付加されないので、ビット線の全体的なキャパシタンスは低減される。センス増幅器装置及び列デコード装置を複数のグローバル・ビット線及びサブアレイ・ビット線に共用させることによって、更なる効率化が達成される。好ましい一実施例では、単一の列デコード装置及び二重のセンス増幅器装置が２本のグローバル・ビット線によって共用され、４メガビット・メモリ・チップを構成するグローバル・ビット線は合計で４，０９６本になる。本発明のメモリ構造は、同じビット線キャパシタンスのための従来型のメモリ構造と比べてダイ寸法を低減させ所与のセル・キャパシタンス・ビット線キャパシタンス比を得て、或いは電力消費量を削減してより高いセル・ビット線キャパシタンス比を得ることによって、高密度メモリのメモリ・アレイ効率を高める。本発明のメモリ構造は、ＤＲＡＭ、ＳＲＡＭ、フラッシュ・メモリ、ＥＰＲＯＭ、電気メモリ構造、その他のタイプのメモリを含め、様々なメモリ・タイプ上で使用することができる。ビット線キャパシタンスに対するセル・キャパシタンスの比を最適化するには、サブアレイ・ビット線の最適な組合せをグローバル・ビット線の下の階層として層化することができる。そのように最適化することによって、センス増幅器及び列デコード装置がグローバル・ビット線によって共用され、必要なダイ寸法が小さくなるので、オーバヘッドが低減される。サブアレイ・ビット線とグローバル・ビット線からなる本発明のメモリ構造方式では、列デコード装置を共用してダイ寸法を低減させることもできる。センス増幅器装置及び列デコード装置を共用することによって、従来型のメモリ構造内の同じビット線キャパシタンスと比べて、ダイ寸法の要件の低減に関係する利得が得られる。本発明のメモリ構造では、データを一時記憶域に維持するのに十分なキャパシタンスを有する一時記憶域内のセンス増幅器装置、グローバル・アレイ・ビット線、電気的に分離できるサブアレイ・ビット線、メモリ・セル上でリフレッシュ可能なデータを浮動状態にさせておくこともできる。一時的に記憶されているデータには迅速にアクセスすることができる。本発明のメモリ構造では、欠陥のあるグローバル・ビット線を冗長なグローバル・ビット線と交換し、欠陥のあるサブアレイ・ビット線を冗長なサブアレイ・ビット線と交換し、欠陥のあるワード線を冗長なワード線と交換することもできる。この場合、冗長なサブアレイ・ビット線には、同じメモリ・セル構成要素及びワード線構成要素が、そのサブアレイ・ビット線と交換される欠陥のあるサブアレイ・ビット線として関連付けられる。従来型の手段を使用して欠陥のあるメモリ・アレイ構造構成要素が検出された後、冗長論理コントローラは欠陥のあるメモリ・アレイ構造構成要素を非活動化し、或いはその活動化を省略し、同時に冗長なメモリ・アレイ構造構成要素を再割り当てする。冗長なメモリ・アレイ構造構成要素の再割り当ては、メモリ・アレイ構造構成要素への鉛のレーザ溶融など従来型の技法によって得ることのできるオーバヘッド回路が論理的に行う修理動作である。冗長論理コントローラは、本発明のメモリ・アレイ構造において列冗長性と行冗長性の両方を制御する。本発明のこれら及びその他の目的及び特徴は、下記の説明及び添付の請求の範囲からより完全に明らかになり、或いは下記で述べる本発明を実施することによって知ることができる。図面の簡単な説明本発明の前述及びその他の利点及び目的を得るために、添付の図面に図示された本発明の特定の実施例を参照することにより、上記で簡単に説明した本発明について、以下、より詳しく説明される。これらの図面が本発明の典型的な実施例しか示さず、したがって本発明の範囲を制限するものとみなされないことを理解していただいたうえで、添付の図面を使用して本発明について詳しく説明する。第１図は、本発明のメモリ・アレイ構造の好ましい実施例を、それぞれ、二重センス増幅器・列デコード回路のそれぞれの対向側にグローバル・ビット線を有する、２，０４８個の列を有する４メガビット・メモリ・チップとして示し、上の階層の２，０４８個の列内のメモリ・アレイ構造構成要素の交換構成要素として働く複数の冗長列も示す概略図である。第２図は、第１図の切断線１−１に沿って切り取った場合の本発明のメモリ構造の拡大部分概略図であり、特に、それぞれ、６４本のワード線に関連付けられた、１６本のサブアレイ・ビット線に８つの接点によって関連付けられた、２本のグローバル・ビット線の接続に関する装置の概略図である。第３図は、第２図の切断線３−３に沿って切り取った場合のメモリ構造の拡大部分概略図であり、特に、２本のワード線とそれに関連付けられたサブアレイ・ビット線とを有するメモリ構造の領域を示す図である。第４図は、第２図の切断線３−３から移動された切断線４−４に沿って切り取った場合の本発明のメモリ構造の好ましい実施例の概略図であり、それぞれ、ワード線に関連付けられた、Ｎ⁺個の活性領域に接触し、グローバル・ビット線の上下に平行に配置されたサブアレイ・ビット線を示す図である。第５図は、５本のビット線が５本のワード線に接触する従来技術のメモリ構造を示す図である。第６図は、各ワード線対が、その間にキャパシタ領域を有し、何本かのワード線が、各面上にＮ⁺活性領域を有し、それらのワード線及びそのそれぞれの対向側のＮ⁺活性領域がトランジスタを形成する、４本のワード線のそれぞれの対向側のＮ⁺活性領域に垂直に接触するサブアレイ・ビット線を示す、本発明のメモリ構造の好ましい実施例の一部の断面側面立面図である。第７図は、サブアレイ・ビット線を示し、かつそれぞれ、１本のサブアレイ・ビット線の始めと他のサブアレイ・ビット線の終わりとの間の２つのＮ⁺活性領域に接触する、グローバル・ビット線も示す、本発明のメモリ構造の好ましい実施例の概略図である。第８図は、本発明のメモリ・アレイ構造の他の好ましい実施例を、それぞれ、二重センス増幅器・列デコード回路のそれぞれの対向側にスーパーグローバル・ビット線を有する、２，０４８個の列を有する１６メガビット・メモリ・チップとして示し、上の階層の２，０４８個の列内のメモリ・アレイ構造構成要素の交換構成要素として働く複数の冗長列も示す概略図である。発明の詳細な説明第１図は、本発明に係るメモリ構造の好ましい実施例の概略図である。２０４８個の列のそれぞれ上で２本のグローバル・ビット線(GLB)が列デコード(CD)装置を共用し、それに対して各グローバル・ビット線ごとに別々のセンス増幅器(S A)装置がある。グローバル・ビット線にセンス増幅器装置を接続する目的は、グローバル・ビット線に接続されたサブアレイ・ビット線上の信号を増幅することである。概略図における二重センス増幅器及び列デコードの回路の左側又は二次側は、右側又は一次側の鏡像である。第１の列の１番上のグローバル・ビット線は、左から右へＧＢＬ１０００及びＧＢＬ００００である。最後のグローバル・ビット線は、左から右へＧＢＬ１２０４７及びＧＢＬ０２０４７である。この参照規約は、第１図に示したメモリ構造に合計で４，０９６本のグローバル・ビット線があることを示している。第１図に示した好ましい実施例では、各グローバル・ビット線は、下の階層に位置する対応するサブアレイ・ビット線との８つの接点を有する。各グローバル・ビット線とそれに対応するサブアレイ・ビット線との間の接点をＫ００乃至Ｋ０７と呼ぶ。グローバル・ビット線との各接点は２本のサブアレイ・ビット線に接続される。第１図は複数のＦＥＴを示し、その各々が、ゲートと、第１及び第２電極とを有し、それら電極がドレイン領域及びソース領域として機能する。各サブアレイ・ビット線は、６４個のサブアレイＦＥＴに対して、それら６４個のサブアレイＦＥＴの各第１電極で接続されている。６４個のサブアレイＦＥＴのそれぞれの第２の電極は１ビット・キャパシタに接続されている。各サブアレイＦＥＴのゲートはワード線に接続されている。各サブアレイ・ビット線はサブアレイＦＥＴを通じて、６４本のワード線に対して階層的には上で接続される。したがって、各グローバル・ビット線は１６本のサブアレイ・ビット線の上の階層にあり、各サブアレイ・ビット線は６４本のワード線の上の階層にあり、したがって第１図の概略図は４，１９４，３０４ビットのメモリのうちの４メガビットを示す。この４メガビットは、各々が２本のグローバル・ビット線を有する２，０４８個の列で構成され、各グローバル・ビット線は、６４本のワード線に接続されたサブアレイＦＥＴを有する電気的に絶縁できる１６本のサブアレイ・ビット線を有する。第２図は、第１図の概略図上の切断線２−２から見た第１図の一次側の上部象限の拡大図である。第２図は、接点Ｋ００乃至Ｋ０７に接続されたグローバル・ビット線ＧＢＬ０００００を示す。グローバル・ビット線ＧＢＬ０００００は、サブアレイ・ビット線ＳＡＢＬ００乃至ＳＡＢＬ０７の上方にスタックされている。サブアレイ構造の一例として、サブアレイ・ビット線ＳＡＢＬ００は接点Ｋ００を通じてグローバル・ビット線ＧＢＬ０００００に接続されている。接点Ｋ００は、ＦＥＴコントローラＢＬＫ００を通じてサブアレイ・ビット線ＳＡＢＬ００に接続されている。サブアレイ・ビット線ＳＡＢＬ００は、ＥＱＢＰ００として示した平衡コントローラＦＥＴを有する。第１図及び第２図でＥＱＢＰ００やＥＱＢＰ０１などを有する平衡化装置はＦＥＴとして示されている。しかし、そのような平衡化装置でセンス増幅器装置内の回路を置き換えることができる。第１図では、一次側と二次側の両方で、各センス増幅器装置は、対応するグローバル・ビット線から電気的に絶縁されたときにグローバル・ビット線の信号を記憶する能力を有する。各センス増幅器装置は例えば、対応するグローバル・ビット線上の信号を検知し増幅し、増幅したグローバル・ビット線信号を対応する列デコード装置に出力する手段を表す。グローバル・ビット線信号を検知し増幅する手段は、そのグローバル・ビット信号を検知し増幅する手段内に位置する電気切換手段によって電気的に絶縁される。この場合、列デコード装置は例えば、増幅されたグローバル・ビット信号を復号する手段を表す。各グローバル・ビット線は、対応するセンス増幅器装置及び対応するサブアレイ・ビット線から電気的に絶縁されたときにグローバル・ビット線信号を記憶するキャパシタンスを有する。グローバル・ビット線の電気絶縁と同様に、各サブアレイ・ビット線は、対応するグローバル・ビット線及びそれに関連付けられた対応する複数のメモリ・セルまたはキャパシタから電気的に絶縁されたときにサブアレイ・ビット線信号を記憶するキャパシタンスを有する。最後に、各メモリ・セルまたはキャパシタは、それに対応するサブアレイ・ビット線から電気的に絶縁されたときに記憶信号を記憶するキャパシタンスを有する。第１図の本発明の集積メモリ・アレイ回路は、前述の電気絶縁方式を実施するために、第１図に示したセンス増幅器装置によって代表され例示される電気切換手段を組み込むことによってセンス増幅器装置を絶縁する。グローバル・ビット線は、電気切換手段と、グローバル・ビット線に対応するＦＥＴまたはアクセス装置の両方によって電気的に絶縁される。各サブアレイ・ビット線は、上の階層の対応するアクセス装置と、下の階層の対応するサブアレイ・アクセス装置によって電気的に絶縁される。最後に、各メモリ・セルまたはキャパシタは、対応するサブアレイ・アクセス装置またはＦＥＴによって電気的に絶縁される。第１図の前述のメモリ・アレイ構造構成要素が電気的に絶縁されると、それに一時的に記憶されているデータに容易にかつ迅速にアクセスすることができる。第２図は、第１図の概略図上の切断線２−２から見た第１図の一次側の上部象限の拡大図である。第２図は、接点Ｋ００乃至Ｋ０７に接続されたグローバル・ビット線ＧＢＬ０００００を示す。グローバル・ビット線ＧＢＬ０００００は、サブアレイ・ビット線ＳＡＢＬ００乃至ＳＡＢＬ０７の上方にスタックされる。サブアレイ構造の一例として、サブアレイ・ビット線ＳＡＢＬ００は接点Ｋ００を通じてグローバル・ビット線ＧＢＬ０００００に接続される。接点Ｋ００は、ＦＥＴコントローラＢＬＫ００を通じてサブアレイ・ビット線ＳＡＢＬ００に接続される。サブアレイ・ビット線ＳＡＢＬ００は、ＥＱＢＰ００として示した平衡コントローラＦＥＴを有する。第１図及び第２図でＥＱＢＰ００やＥＱＢＰ０１などを有する平衡化装置はＦＥＴとして示されている。しかし、そのような平衡化装置でセンス増幅器装置内の回路を置き換えることができる。サブアレイ・ビット線ＳＡＢＬ００は、それぞれ、サブアレイＦＥＴのゲートに接続された、ワード線ＷＬ００乃至ＷＬ６３に、サブアレイＦＥＴの第１の電極を通じて接続される。ワード線ＷＬ００乃至ＷＬ６３は、各々、サブアレイＦＥＴＱ００乃至６３のゲートを通じてＦＥＴＱ００乃至Ｑ６３の第１電極に接続されており、それら全てはサブアレイ・ビット線ＳＡＢＬ００に接続されている。各ワード線ＷＬ００乃至ＷＬ６３は、サブアレイＦＥＴＱ００乃至Ｑ６３のゲートを介してキャパシタＣ００乃至Ｃ６３に関連付けられている。各キャパシタＣ００乃至Ｃ６３は、記憶信号を記憶し伝達する手段の例として働く。サブアレイ・ビット線ＳＡＢＬ００に対向するキャパシタは、ＣＰ０００００で示したセル・プレートとの接続部を示す。このセル・プレートは、メモリ構造の大部分を覆うブランケット状構造である。サブアレイ・ビット線によってＮ⁺活性領域に接触するための穴がセル・プレート上に位置決めされている。第１図で、各センス増幅器装置は例えば、対応するグローバル・ビット線上の信号を検知し増幅し、増幅したグローバル・ビット線信号を対応する列デコード装置に出力する手段を表す。この場合、列デコード装置は例えば、増幅されたグローバル・ビット線信号を復号する手段を表す。第１図は、一般に、冗長又は余剰列デコード装置ＣＤ２０４７ｃを共用する一次増幅器装置ＳＡ０２０４７ｃ及び二次センス増幅器装置ＳＡ１２０４７ｃと、一次グローバル・ビット線ＧＢＬ０２０４７ｃと、二次グローバル・ビット線ＧＢＬ１２０４７ｃの各冗長又は余剰構成要素の名前で呼ばれる複数の冗長又は余剰列を表した図である。冗長メモリ・アレイ構造構成要素に関連付けられた各参照符号の場合、「ｃ」は少なくとも１つの冗長メモリ・アレイ構造構成要素を表す。したがって、関連する冗長構成要素を有する複数の冗長列が第１図によって表されることが企図されている。第１図は、欠陥のあるメモリ・アレイ構造構成要素の検出に関する入力を従来型の手段を通じて受信し、次いでその欠陥のあるメモリ・アレイ構造構成要素を非活動化し、或いはその活動化を省略し、その間に冗長メモリ・アレイ構造構成要素を再割り当てする冗長論理コントローラＲＣＬも示す。制限ではなく一例を挙げれば、一次グローバル・ビット線に欠陥があることが検出されると、冗長列上の末割り当て一次冗長グローバル・ビット線が、欠陥のあるグローバル・ビット線に置き換わるように論理的に再割り当てされる。二次サブアレイ・ビット線に欠陥があることが検出されると、下方に少なくとも１本の未割り当て二次冗長サブアレイ・ビット線を有する二次冗長グローバル・ビット線と、未割り当て二次冗長サブアレイ・ビット線と、上の階層の二次冗長列が、欠陥のある一次サブアレイ・ビット線に置き換わるように論理コントローラＲＣＬによって論理的に再割り当てされる。最後に、メモリ・セル、またはメモリ・セルを対応するワード線に関連付けるアクセス装置で欠陥が検出されると、その欠陥に関連するサブアレイ・ビット線が、それに関連付けられた構成要素と共に非活動化され或いは活動化を省略され、少なくとも１本の末割り当て冗長サブアレイ・ビット線と、関連付けられた構成要素メモリ・セル及びアクセス装置を含む未割り当て冗長サブアレイ・ビット線と、上の階層の冗長列がすべて、その欠陥に関連するサブアレイ・ビット線に置き換わるように論理コントローラＲＣＬによって論理的に再割り当てされる。ある冗長列の下の階層の各冗長サブアレイ・ビット線は、次の冗長列が下の階層の冗長構造に使用される前に再割り当てされることが好ましい。このように、冗長列内の冗長構成要素を使用すると効率的である。論理コントローラＲＣＬは例えば、非冗長列内の１本のサブアレイ・ビット線に対応する冗長列内の１本のサブアレイ・ビット線を活動化する手段を代表するものである。論理コントローラＲＣＬは例えば、活動化された１本の冗長サブアレイ・ビット線のアドレスを記憶する手段も代表するものである。本発明のメモリ・アレイ構造の冗長態様によって実現される利益は、メモリ・セル、アクセス装置、サブアレイ・ビット線、或いは、センス増幅器装置が故障しても、列全体を使用不能として廃棄すること要求しないことである。例えば、ある列の一次側の一次グローバル・ビット線に欠陥がある場合、列デコード装置及びその列の二次側は、その列の二次グローバル・ビット線には欠陥がないものと仮定すれば、依然として使用可能である。各列のうちの多くをその列の欠陥のない階層に保存することによって、製造上の歩留まりが向上し、不合格率が低下することによってコストが節約される。セル・プレート及び各グローバル・ビット線は１つの独立したセンス増幅器装置に接続される。第２図に示したように、グローバル・ビット線ＧＢＬ０００００及びＧＢＬ００００１は、それぞれ、センス増幅器装置ＳＡ０００００及びＳＡ００００１に接続される。列デコード装置ＣＤ００００及びＣＤ００００１は、それぞれ、グローバル・ビット線ＧＢＬ０００００及びＧＢＬ００００１に関連付けられる。各列デコード装置は二重的なセンス増幅器装置と相互接続される。センス増幅器・列デコードの回路を共用し複数のサブアレイ・ビット線のワード線とのインタフェースをとることによってグローバル・ビット線が効率的に使用される。各ワード線は、第１図に示した２，０４８個の列の各々における対応するワード線と電気的に通信する。したがって、各ワード線と電気的に通信する２，０４７本の他のワード線がある。ワード線間の電気通信は、第１図及び第２図には示されていないが、対応するワード線に関連付けられた各サブアレイＦＥＴの各ゲート間の相互接続によって行われる。第２図に示したように、ワード線に関連付けられたサブアレイＦＥＴは、各サブアレイ・ビット線ごとのＱ００乃至Ｑ６３である。ワード線相互接続のそのような対応の一例として、グローバル・ビット線ＧＢＬ０００００乃至ＧＢＬ０２０４７の各サブアレイ・ビット線ＳＡＢＬ００の各サブアレイＦＥＴＱ００の各ゲートは互いに電気的に接続される。同様な相互接続規約が、第１図に示した２，０４８個の列の各々におけるサブアレイＦＥＴＱ０１乃至Ｑ６３のゲートにも適用される。第１図及び第２図にはセンス増幅器装置の間で共用される列デコード装置が示されているが、列デコード装置をセンス増幅器装置で共用する必要をなくすることも企図される。本発明の範囲内では、列デコード装置をセンス増幅器装置とグローバル・ビット線の両方から分離できることが企図される。第３図は、第２図の切断線３−３に沿って示した第２図の概略図の拡大断面図である。第３図には、ワード線ＷＬ１３及びＷＬ１４が、キャパシタＣ１３及びＣ１４にそれぞれ関連付けられた、サブアレイＦＥＴＱ１３及びＱ１４のゲートの接続部によってそれぞれ示されている。サブアレイ・ビット線ＳＡＢＬ００は、サブアレイＦＥＴＱ１３及びＱ１４の第１の電極との接続部を介してサブアレイＦＥＴＱ１３及びＱ１４の上の階層に存在する。ＳＡＢＬ００は、グローバル・ビット線ＧＢＬ０００００の下方にスタックされる。第３図は、サブアレイ・ビット線ＳＡＢＬ００に関連付けられた６４本のワード線のうちの２本を概略的に示す。第４図は、第２図の切断線４−４に沿って示した本発明のメモリ構造の好ましい実施例の部分拡大レイアウトであり、２本のグローバル・ビット線と、１本のサブアレイ・ビット線と、８本のワード線とが示されている。グローバル・ビット線及びサブアレイ・ビット線は、単一の導電材層上に示されている。第４図は、図を簡単にするためにいくつかの層を除去した状態で示されている。サブアレイ・ビット線ＳＡＢＬ００はグローバル・ビット線ＧＢＬ０００００とグローバル・ビット線ＧＢＬ００００１との間にスタックされる。サブアレイ・ビット線ＳＡＢＬ００に垂直にワード線ＷＬ１２乃至ＷＬ１９が延びる。サブアレイ・ビット線ＳＡＢＬ００は、第４図に示した各「Ｘ」でワード線に関連付けられたＮ⁺ 活性領域に接続される。第４図に示した２本のグローバル・ビット線は共にＮ⁺ 活性領域には接続されていない。ワード線ＷＬ１２乃至ＷＬ１９は、ポリシリコンで構成することが好ましい。各グローバル・ビット線及びサブアレイ・ビット線は、金属など電導材料で構成することが好ましい。第４図に示したレイアウト図の千鳥配列のために、サブアレイ・ビット線ＳＡＢＬ００との接点間には２本のワード線しか配置されてないように見える。しかし、第４図に示した千鳥配列表示を用いない場合、下記で第６図に関して説明するようにサブアレイ・ビット線ＳＡＢＬ００との各接点間に４本のワード線が見える。第４図に示していない本発明のメモリ構造の代替実施例では、グローバル・ビット線とサブアレイ・ビット線は、別々の金属層など別々の導電層上にあり、酸化物層によってグローバル・ビット線の導電層とサブアレイ・ビット線の導電層が分離される。第５図は、サブアレイ・ビット線を含まない従来技術のメモリ・アレイ構造を示す。その代わりに、各ビット線ＢＬ００乃至ＢＬ０４は各ワード線ＷＬ１２乃至ＷＬ１６に接触する。接触位置は第５図上で「Ｘ」で示されており、各ビット線ＢＬ００乃至ＢＬ０４が、ワード線ＷＬ１２乃至Ｗｌ１６に関連付けられたＮ⁺ 活性領域に接触している。第５図から分かるように、各ビット線との各接点間に４本のワード線がある。第６図は、本発明のメモリ構造の好ましい実施例の断面を示す側立面図を示し、この図で、４本のワード線は、やはりＮ⁺活性領域に電気的に接続された、サブアレイ・ビット線との２つの接点間に配置されている。第６図は本発明のメモリ構造の好ましい実施例の一部しか示していないが、この構造の階層性によれば、ＢＰＳＧ（ホウ素・リン珪酸ガラス）層の上方に金属ビット線が配設される。ＢＰＳＧ層は、セル誘電体層全体を覆う頂部セル・プレートのポリシリコン層の上方に配設される。セル誘電体層の下方に一連のポリシリコン記憶ノードがある。各記憶ノードは、Ｎ⁺活性領域に接続されメモリ構造の断片化底部層を形成する埋め込み接点に接続されている。ポリシリコン・ワード線は、埋め込み接点とＮ⁺ 活性領域との間に位置決めされている。接点充填セグメントは、ＢＰＳＧ層、頂部セル・プレート層、セル誘電体層内を延び、記憶ノード、埋め込み接点、ワード線を周り、ビット線からＮ⁺活性領域への接点を形成する。本発明のメモリ・アレイ構造の一部を全体的に第６図の１０で示す。サブアレイ・ビット線１２は、仮想線で示されたグローバル・ビット線１１と同一の導電層上に配置されるように示されている。図示していない代替実施例では、別の導電層上のサブアレイ・ビット線１２の上方にグローバル・ビット線１３をスタックすることができる。ワード線１４、１６、１８、２０は一対の接点フィル２２及び２４間に位置決めされることが示されている。Ｎ⁺活性領域は参照符号３０で示されている。キャパシタは、頂部セル・プレート３６及び記憶ノード３４に囲まれたセル誘電体３６として示されている。電界酸化物が４０で示され、酸化物は４２、４４、４６で示されている。接点フィル２２及び２４間にＢＰＳＧ層４８が配置される。サブアレイ・ビット線１２の真下にバリヤ５０がある。酸化物層４６の上方に窒化物不動態層５２が配置される。ワード線１４、１６、１８、２０、好ましくはポリシリコン・ワード線のどちらかの側に２つのＮ⁺活性領域でトランジスタが構成される。キャパシタは、頂部セル・プレート３８で覆われたセル誘電体３６を有する記憶ノード３４で構成され、各ワード線の右側及び各Ｎ⁺活性領域の真上に示されている。第７図は、グローバル・ビット線とそれに対応するサブアレイ・ビット線との間の接触領域を示す。接触領域Ｋ−０、Ｋ−１、Ｋ−２は、それぞれ、グローバル・ビット線ＧＢＬ−０、ＧＢＬ−１、ＧＢＬ−２から、それぞれ、ＦＥＴＢＬＫ０−０１、ＢＬＫ０−００、ＢＬＫ１−０１、ＢＬＫ１−００、ＢＬＫ２― ０１、ＢｌＫ２−００に対応する、サブアレイ・ビット線に関連付けられたＮ⁺ 活性領域への接点である。各接点Ｋ−０、Ｋ−１、Ｋ−２は２つの対応するＦＥＴを有する。グローバル・ビット線ＧＢＬ−０は、対応するＦＥＴＢＬＫ０― ０１及びＢＬＫ０−００を有する。グローバル・ビット線ＧＢＬ−１に関連付けられた接点Ｋ―１は、対応するＦＥＴＢＬＫ１―０１及びＢＬＫ１―００を有する。グローバル・ビット線ＧＢＬ−２に関連付けられた接点Ｋ−２は、対応するＦＥＴＢＬＫ２−０１及びＢＬＫ２−００を有する。６つのＦＥＴＢＬＫ０−００、ＢＬＫ０−０１、ＢＬＫ１−００、ＢＬＫ１ −０１、ＢＬＫ２−０１、ＢＬＫ２−００のそれぞれにゲートが示されている。一例を挙げると、ＦＥＴＢＬＫ０−００にはＧＡＴ−０が関連付けられ、ＦＥＴＢＬＫ１−００にはＧＡＴ−１が関連付けられ、ＦＥＴＢＬＫ２−００にはＧＡＴ−２が関連付けられる。対応するＦＥＴとの接点Ｋ−０、Ｋ−１、Ｋ― ２は、グローバル・ビット線と該接点の下の階層のサブアレイ・ビット線との間で接続を確立する。第７図で、サブアレイ・ビット線とグローバル・ビット線は共に同じ導電層上にある。本発明のメモリ・アレイ構造の他の好ましい実施例では、サブアレイ・ビット線とグローバル・ビット線がそれぞれの異なる導電層上にあってよい。第４図及び第７図に示した回路の例によって理解することのできる、本発明から得られる利点は、サブアレイ・ビット線間のグローバル・ビット線が動作している間、サブアレイ・ビット線が定電圧から電気的に絶縁されることである。そうする際に、グローバル・ビット線の電圧は、グローバル・ビット線に隣接する２本のサブアレイ・ビット線の影響を受けず、隣接するビット線間のビット線結合構成要素は妨害されない。サブアレイ・ビット線電圧を一定に保持することによって、隣接するビット線上で電圧が一定に保持されない従来型のビット線構造と比べて、ビット線結合キャパシタンスの効果が低減される。したがって、グローバル・ビット線に隣接するサブアレイ・ビット線を電気的に絶縁することによって、グローバル・ビット線上の電圧に対する干渉が防止される。本発明のメモリ構造は、サブアレイを電気的に絶縁し、対応するグローバル・ビット線の電圧に対する移動効果を妨げる。この電気的絶縁は、選択されたサブアレイ・ビット線及びそれに関連付けられたメモリ・セルのみをグローバル・ビット線に一度に接続することによって行われる。すべてのメモリ・セルを同時にビット線に接続する従来型のメモリ構造とは異なり、本発明のメモリ・アレイ構造では、いくつかのメモリ・セルのみが、選択されたサブアレイ・ビット線に関連付けられたアクセス装置を通じて一度にグローバル・ビット線に接続される。グローバル・ビット線に隣接するサブアレイ・ビット線の電気的絶縁は、グローバル・ビット線に対するキャパシタンス干渉をブロックするように働き、そのような隣接ビット線絶縁のない従来型のメモリ構造で知られているビット線結合構成要素の雑音効果を低減する。第４図及び第７図から分かるように、電気的に絶縁されたサブアレイ・ビット線をグローバル・ビット線とインタリーブし、グローバル・ビット線が、周期的な接点を除いてＮ⁺活性領域に接触しないようにすることによって、グローバル・ビット線に隣接するサブアレイ・ビット線の電気的絶縁による電気的ブロッキング効果が可能になる。ビット線結合構成要素は、隣接するビット線間の全体的なビット線キャパシタンスの１５％であり、或いは２本の隣接するビット線を有するビット線のキャパシタンスの合計３０％である。本発明のメモリ・アレイ構造は、サブアレイ・ビット線を電気的に絶縁することによって、ビット線キャパシタンスを実際上約７０％低減させる。従来型のメモリ構造において隣接するビット線に対する電気的なバリヤがないことは、従来型のメモリ構造がすべてのメモリ・セルを同時にビット線に接続し、約７０％高いビット線結合構成要素を生じさせるという欠点を有する。本発明のメモリ・アレイ構造において隣接するサブアレイ・ビット線の電気的絶縁を通じてビット線結合構成要素を約７０％低減させることによって、グローバル・ビット線信号強度が著しく向上する。第４図及び第７図から分かるように、グローバル・ビット線に隣接するサブアレイ・ビット線の電気的絶縁を組み合わせられたメモリ構造をパターン化することは、信号雑音比を高めるという目的を推進する。読取り動作または書込み動作の各サイクルでキャパシタを充電し放電しなければならないので、グローバル・ビット線からサブアレイ・ビット線を絶縁することは、メモリ構造のキャパシタンスを低減させるうえで重要な因子である。グローバル・ビット線キャパシタンスを低減させることにより、それに伴って電力消費量も低減される。従来型のメモリ構造は、すべてのキャパシタを同時に接続するが、本発明のメモリ構造内では選択されたキャパシタしか接続されない。ビット線間のキャパシタンス結合構成要素は、ビット線間の接続部がずっと小さくセグメント化されるためにずっと小さい。選択されたメモリ・セルを、上の階層に接続された対応するグローバル・ビット線に接続するためにＦＥＴを活動化するワード線の小さな各セグメントのために、全体的なキャパシタンスは、すべてのメモリ・セルが同時に接続される従来型のビット線よりも小さい。グローバル・ビット線は、選択されたサブアレイ・ビット線に接続された後、すぐ隣接する２本のサブアレイ・ビット線間のキャパシタンスを検知するに過ぎない。このようにサブアレイ・ビット線が絶縁されるので、グローバル・ビット線は、絶縁された未接続のサブアレイ・ビット線を検知せず、したがってグローバル・ビット線の全体的なキャパシタンスが低減される。所与のビット線キャパシタンスの場合、本発明の構造のセンス増幅器装置及び列デコード装置がより多くのメモリ・セルによって共用され、或いはより多くのメモリ・セルに含まれ、したがってより少ないオーバヘッド回路を使用するので、メモリ構造のダイ寸法は従来型のメモリ構造よりも小さい。本発明の他の好ましい実施例を第８図に示す。第８図では、一例を挙げると、スーパーグローバル・ビット線ＳＧＢＬ０００００が、４つのＦＥＴＳＢＬＫ００、ＳＢＬＫ０１、ＳＢＬＫ０２、ＳＢＬＫ０３を通じて４つのグローバル・ビット線ＧＢＬ０、ＧＢＬ１、ＧＢＬ２、ＧＢＬ３の上の階層に存在する。各グローバル・ビット線は、本明細書で第１図〜第４図、第６図、第７図に関して説明した、隣接するグローバル・ビット線からのサブアレイ・ビット線の電気的絶縁と同様に、対応するスーパーグローバル・ビット線から電気的に絶縁することができる。１本のグローバル・ビット線は、関連付けられたＦＥＴを通じて、非絶縁グローバル・ビット線とそれに対応するスーパーグローバル・ビット線との間に接続される。第８図には、２，０４８個の列があり、各列は、列デコード装置を共用する二重のセンス増幅器装置に接続された２本のスーパーグローバル・ビット線を有する。２本のスーパーグローバル・ビット線は、それぞれ、第４図に関して説明した接点と同様な、４本のグローバル・ビット線に対する４つの接点を有する。第１図及び第２図と、それに関連する本明細書の本文と同様に、好ましい代替実施例の各グローバル線は、１６本のサブアレイ・ビット線に対する８つの接点を有する。それに対応して、各サブアレイ・ビット線は、６４個のサブアレイＦＥＴのそれぞれの第１の電極を通じて６４本のワード線に接触する。また、各ワード線はサブアレイＦＥＴゲートを活動化し、６４個のサブアレイＦＥＴの第２の電極を、キャパシタなど、１ビット電荷を記憶する手段に接続する。本発明のそのような実施例では、１６メガビット・メモリ・アレイが得られる。スーパーグローバル・ビット線及びグローバル・ビット線はＦＥＴ装置を通じて接続されるものであるが、ＦＥＴを通じて接続されるグローバル・ビット線の数は本発明の範囲内で変更されることが企図される。また、スーパーグローバル・ビット線は、それに関連付けられたグローバル・ビット線とは異なる導電層上に存在することが企図され、その場合、サブアレイ・ビット線とグローバル・ビット線は同じ導電層上に存在しても、或いはそれぞれの異なる導電層上に存在してもよい。したがって、スーパーグローバル・ビット線を組み込んだ本発明のメモリ・アレイ構造の実施例は、スーパーグローバル・ビット線、グローバル・ビット線、サブアレイ・ビット線用の２つまたは３つの導電層を有することができる。第８図では、一次側と二次側の両方に関して、各センス増幅器装置は、対応するスーパーグローバル・ビット線から電気的に絶縁されたときにスーパーグローバル・ビット線の信号を記憶することができる。同様に、各スーパーグローバル・ビット線は、対応するセンス増幅器装置及びそれに対応するグローバル・ビット線から電気的に絶縁されたときにスーパーグローバル・ビット線信号を記憶するキャパシタンスを有する。同様に、各グローバル・ビット線は、スーパーグローバル・ビット線及びそれに対応する複数のサブアレイ・ビット線から電気的に絶縁されたときにスーパーグローバル・ビット線信号を記憶するキャパシタンスを有する。各グローバル・ビット線が電気的に絶縁されるのと同様に、各サブアレイ・ビット線は、対応するグローバル・ビット線、それに関連付けられた対応する複数のメモリ・セルまたはキャパシタから電気的に絶縁されたときにサブアレイ・ビット線信号を記憶するキャパシタンスを有する。最後に、各メモリ・セル或いはキャパシタは、対応するサブアレイ・ビット線から電気的に絶縁されたときに記憶信号を記憶するキャパシタンスを有する。第８図の本発明の集積メモリ・アレイ回路は、前述の電気的絶縁方式を実施するために、第８図でセンス増幅器装置によって代表され例示された電気切換手段を組み込むことによってセンス増幅器装置を絶縁する。スーパーグローバル・ビット線は、対応するセンス増幅器装置の電気切換手段と、グローバル・アクセス装置或いはグローバルＦＥＴとによって電気的に絶縁される。同様に、各グローバル・ビット線は、対応する１つのグローバル・アクセス装置或いはＦＥＴと、それに対応するアクセス装置とによって電気的に絶縁される。各サブアレイ・ビット線は、上の階層にある対応する１つのアクセス装置と、下の階層にあるそれに対応するサブアレイ・アクセス装置によって電気的に絶縁される。最後に、各メモリ・セル或いはキャパシタは、対応するサブアレイ・アクセス装置或いはＦＥＴによって電気的に絶縁される。第８図の前記メモリ・アレイ構造構成要素が電気的に絶縁されると、そこに一時的に記憶されているデータに容易にかつ迅速にアクセスすることができる。第８図は、第１図の冗長方式と同様に機能する方式を有する冗長方式も示す。第８図には、一般に、冗長列デコード装置ＣＤ２０４７ｃを共用する一次センス増幅器装置ＳＡ０２０４７ｃ及び二次センス増幅器装置ＳＡ１２０４７ｃと、一次スーパーグローバル・ビット線ＳＧＢＬ０２０４７ｃと、二次スーパーグローバル・ビット線ＳＧＢＬ１２０４７ｃの各冗長構成要素の名前で呼ばれる複数の冗長列が示されている。冗長メモリ・アレイ構造構成要素に関連付けられた各参照符号の場合、「ｃ」は少なくとも１つの冗長メモリ・アレイ構造構成要素を表す。したがって、関連する冗長構成要素を有する複数の冗長列が第８図によって表されることが企図される。第８図は、欠陥のあるメモリ・アレイ構造構成要素の検出に関する入力を従来型の手段を通じて受信し、次いでその欠陥のあるメモリ・アレイ構造構成要素を非活動化し、或いはその活動化を省略し、その間に冗長メモリ・アレイ構造構成要素を再割り当てする冗長論理コントローラＲＣＬも示す。制限ではなく一例を挙げれば、二次スーパーグローバル・ビット線ＳＧＢＬ００００１に欠陥があることが検出されると、冗長列２０４９上の冗長二次スーパーグローバル・ビット線ＳＧＢＬ０２０４８が、欠陥のある二次スーパーグローバル・ビット線ＳＧＢＬ００００１に代わるように論理的に再割り当てされる。同様に、一次グローバル・ビット線に欠陥があることが検出されると、少なくとも１本の未割り当て一次冗長グローバル・ビット線を有する冗長一次スーパーグローバル・ビット線と、上の階層の冗長列上の未割り当て一次グローバル・ビット線が、欠陥のあるグローバル・ビット線に代わるように論理的に再割り当てされる。サブアレイ・ビット線に欠陥があることが検出されると、未割り当て冗長サブアレイ・ビット線と、上の階層の冗長グローバル・ビット線と、冗長列上の冗長スーパーグローバル・ビット線が、欠陥のあるサブアレイ・ビット線に代わるように論理コントローラＲＣＬによって論理的に再割り当てされる。最後に、メモリ・セル、またはメモリ・セルを対応するワード線に関連付けるアクセス装置で欠陥が検出されると、その欠陥に関連するサブアレイ・ビット線が、それに関連付けられたすべてのメモリ・セル及びアクセス装置と共に非活動化され或いは活動化を省略され、対応するメモリ・セル及びアクセス装置を含む未割り当て冗長サブアレイ・ビット線と、上の階層にある冗長グローバル・ビット線と、上の階層にある冗長列上の冗長スーパーグローバル・ビット線がすべて、その欠陥に関連するサブアレイ・ビット線に代わるように論理コントローラＲＣＬによって論理的に再割り当てされる。ある冗長列の下の階層の各冗長サブアレイ・ビット線は、次の冗長列が１つ下のメモリ構成要素の再割り当てに使用される前に再割り当てされることが好ましい。このように、各冗長列内の冗長構成要素を使用すると効率的である。本発明のメモリ・アレイ構造は様々なメモリ・タイプで使用されることが企図されており、各々のメモリ・タイプでは、そのメモリ・タイプのメモリ・アレイ構造に複数のアクセス装置を組み込んでいる。アクセス装置は、ＤＲＡＭ実施例では、ＦＥＴ、例えばサブアレイＦＥＴであり、キャパシタをこのサブアレイＦＥＴを通じてサブアレイ・ビット線に接続するためにワード線からのワード線信号によって活動化される。この場合、他のＦＥＴは、サブアレイ・ビット線を選択的に絶縁し、或いはサブアレイ・ビット線を選択的にグローバル・ビット線に接続する。ＳＲＡＭの場合、アクセス装置は２つのＦＥＴでよい。フラッシュ・メモリの場合、各アクセス装置は、浮動ゲートを含むトランジスタを有することができ、それに対してメモリ・セルはアクセス装置自体の一部を形成する。各メモリ・タイプごとに、アクセス装置の機能は、電気スイッチとして働くことである。各アクセス装置は電気スイッチとして、当該アクセス装置に接続された線或いは装置を電気的に絶縁することができる。別法として、アクセス装置は、当該アクセス装置に接続された線或いは装置間で信号を電気的に伝達することができる。したがって、アクセス装置は、サブアレイ・ビット線を対応するグローバル・ビット線から電気的に絶縁し、ワード線と対応する記憶・通信手段との両方を電気的に絶縁することができる。やはり、第１図と第８図の両方に見られる本発明の好ましい実施例では、各サブアレイ・ビット線がいくつかのキャパシタ及びサブアレイＦＥＴを冗長構成要素として割り振り、他のキャパシタ及びサブアレイＦＥＴを非冗長構成要素として割り振り、故障した場合に冗長構成要素と交換できるようにしておくことが企図される。各サブアレイ・ビット線上の６４個の構成要素の一例として、３２個のキャパシタ、サブアレイＦＥＴ、ワード線はメモリ・アレイ構造構成要素であり、それに対して他の３２個のキャパシタ、サブアレイＦＥＴ、ワード線は交換メモリ・アレイ構造構成要素である。したがって、３２本の主要なワード線のうちの１本のワード線に欠陥が生じた場合、交換ワード線、サブアレイＦＥＴ、関連するキャパシタが、同じ列内のこのワード線を修理するためにこの列内の同じサブアレイ・ビット線内のこの欠陥に代わるように割り当てられる。本発明のこの実施例では、各ワード線は、行デコード・ドライバ装置、通常は冗長論理コントローラＲＣＬと電気的に通信する。冗長論理コントローラＲＣＬは、同じサブアレイ・ビット線及び同じ列内の冗長ワード線及び関連する冗長キャパシタを再割り当てすることによって欠陥のあるワード線を修理するための論理回路とハードウェア回路の両方を代表するものでもある。冗長論理コントローラＲＣＬは従来型の手段を通じて、欠陥のあるワード線の検出に関する入力を受信し、次いで欠陥のあるワード線を非活動化し、或いはその活動化を省略し、その間に冗長ワード線及び関連する冗長キャパシタを再割り当てする。したがって、冗長論理コントローラＲＣＬは、列冗長性または行冗長性、或いは列冗長性及び行冗長性の両方を制御することによって本発明のメモリ・アレイ構造の修理を行う機能を実行する。本発明の他の好ましい実施例では、交換サブアレイ・ビット線が、関連する交換アクセス装置及び交換メモリ・セルと共に、同じ列内の欠陥のあるサブアレイ・ビット線及び関連する構成要素と交換するためにその列の同じ側に与えられる。同じ列内のこれらの交換構成要素を前述の列冗長構造及び行冗長構造と組み合わせることができる。本発明のそのような実施例のそれぞれで、冗長論理コントローラは、欠陥のある構成要素の交換と、そのような交換を論理的に行うのに必要なメモリ・アドレスの記憶を制御する。簡単に言えば、固定ビット線キャパシタンスの場合、本発明のメモリ構造は、二重センス増幅器間に共用列デコード装置を含む本発明のサブアレイ・ビット線構造を設けることによって従来型のメモリ構造ダイ寸法よりもダイ寸法が小さい。別法として、各サブアレイ・ビット線ごとに複数のワード線を設け、アクセス装置を介して各グローバル・ビット線ごとに電気的に絶縁できるサブアレイ・ビット線を設けることにより、選択されたメモリ・セルのみを一度に接続することによってビット線キャパシタンス構成要素が低減されるので、ビット線キャパシタンスに対する低減効果が実現される。ビット線キャパシタンス構成要素を低減すると、メモリ・アレイ構造の非絶縁部分を充電するのに必要な電力が少なくなるのでメモリ構造の電力消費量も低下する。本発明は、その趣旨や基本的な特徴から逸脱せずに他の特定の形態で具体化することができる。先で説明した実施例は、どの点でも制限的なものとみなすべきではなく、例示的なものとみなすべきである。したがって、本発明の範囲は、先の説明ではなく、添付の請求の範囲によって示される。添付の請求の範囲の相当物の意味及び範囲内のすべての変更は、請求の範囲内に包含されるべきである。

【手続補正書】特許法第１８４条の８第１項【提出日】１９９７年４月２４日【補正内容】モリ・アレイ構造構成要素を欠陥のあるメモリ・アレイ構造構成要素と置き換えることによって歩留まりを向上させる必要もある。ダイ又はチップ上に異物が落ちるなど、様々な原因で欠陥が発生する。そのような欠陥のあるメモリ・アレイ構造構成要素を電気的に分離する一方、メモリ構造全体を廃棄するのではなく、欠陥のある構成要素を然るべく冗長な同じ構成要素と置き換えることができれば当技術分野の進歩である。従来技術の前述の問題に加えて、高密度メモリ・アレイ構造の一時データ記憶能力を改善して、そうした一時データ記憶の回路的オーバヘッドを増加させずにデータ記憶の効率を高める要望が依然としてある。発明の要約本発明の目的は、メモリ構造の全体的な電力消費量を削減することである。メモリ構造の全体的なビット線キャパシタンスを削減することによって、所与のセル・キャパシタンスのためにメモリ構造によって消費される電力が低減する。ビット線からの信号の強度はビット線のキャパシタンスに比例する。ビット線キャパシタンスが小さいほど、信号の強度が高くなる。より強度の高い信号がもたらす利益は、より良好な信号雑音（Ｓ／Ｎ）比である。好ましい信号雑音比の場合、極端な温度及び電圧で動作する余裕があり、メモリ構造の高動作標準が確保される。本発明の他の目的は、所与のビット線キャパシタンスのために、従来型のメモリ構造と比べてメモリ構造のダイ寸法を低減することである。メモリ構造のダイ寸法を低減させると、メモリ構造を小型化する目的が推進される。本発明の更なる他の目的は、前述の目的を達成し、同時に、迅速にアクセスできる高密度メモリ・アレイ構造の一時データ記憶域の回路オーバヘッドを増大させずにデータ記憶域の効率を増大させるように一時データ記憶機能を向上させることである。本発明の他の目的は、前述の目的を達成し、同時に、冗長メモリ・アレイ構造構成要素を欠陥のあるメモリ・アレイ構造構成要素と置き換えるべく提供して、歩留まりを向上させることである。本発明のメモリ構造では、複数のメモリ・セルがサブアレイ・ビット線に対して階層的には下で接続される。少なくとも１本のサブアレイ・ビット線はグロー請求の範囲１．ダイナミックランダムアクセス・メモリ装置であって、グローバル・ビット線と、複数のサブアレイ・ビット線と、サブアレイ・ビット線センス増幅回路無しで、前記複数のサブアレイ・ビット線の内の１本を選択的に前記グローバル・ビット線に結合するために、前記グローバル・ビット線及び前記複数のサブアレイ・ビット線に接続された複数のアドレス可能なサブアレイ・ビット線アクセス装置と、複数のメモリ記憶セルと、前記複数のメモリ記憶セルの内の１つを選択的に前記複数のサブアレイ・ビット線の内の１本に結合して、１つのメモリ記憶セルがただ１つのグローバル・ビット線に結合されるようにするために、前記複数のメモリ記憶セルに接続された複数のアドレス可能なメモリ・セル・アクセス装置と、前記グローバル・ビット線上の電圧を検知し増幅するために、該グローバル・ビット線に接続された差動センス増幅器回路と、を備えるダイナミックランダムアクセス・メモリ装置。２．前記グローバル・ビット線を前記センス増幅器回路から電気的に絶縁するために、前記グローバル・ビット線と前記センス増幅器回路との間にある絶縁装置を更に備える、請求項１に記載の統合メモリ装置。３．前記グローバル・ビット線が、電荷を格納することのできるキャパシタンスを有する、請求項１に記載の統合メモリ装置。４．前記グローバル・ビット線及び前記複数のサブアレイ・ビット線が、単一の金属層上に作製されている、請求項１に記載の統合メモリ装置。５．ダイナミックランダムアクセス・メモリ装置であって、スーパーグローバル・ビット線と、複数のグローバル・ビット線と、複数のサブアレイ・ビット線と、グローバル・ビット線センス増幅回路無しで、前記複数のグローバル・ビット線の内の１本を選択的に前記スーパーグローバル・ビット線に結合するために、前記スーパーグローバル・ビット線及び前記複数のグローバル・ビット線に接続された複数のアドレス可能なグローバル・ビット線アクセス装置と、サブアレイ・ビット線センス増幅回路無しで、前記複数のサブアレイ・ビット線の内の１本を選択的に前記複数のグローバル・ビット線の内の１本に結合するために、前記複数のグローバル・ビット線及び前記複数のサブアレイ・ビット線に接続された複数のアドレス可能なサブアレイ・ビット線アクセス装置と、複数のメモリ記憶セルと、前記複数のメモリ記憶セルの内の１つを選択的に前記複数のサブアレイ・ビット線の内の１本に結合するために、前記複数のメモリ記憶セルに接続された複数のアドレス可能なメモリ・セル・アクセス装置と、前記スーパーグローバル・ビット線上の電圧を検知し増幅するために、該スーパーグローバル・ビット線に接続されたセンス増幅器回路と、を備えるダイナミックランダムアクセス・メモリ装置。６．前記複数のアドレス可能なサブアレイ・ビット線アクセス装置が、前記グローバル・ビット線と前記複数のサブアレイ・ビット線との間に電気的に接続されたトランジスタである、請求項１或いは５の内の何れか一項に記載の統合メモリ装置。７．前記複数のメモリ・セル・アクセス装置が、前記複数のメモリ記憶セルと前記複数のサブアレイ・ビット線との間に電気的に接続されたトランジスタである、請求項１或いは５の内の何れか一項に記載の統合メモリ装置。８．前記複数のサブアレイ・ビット線が、それぞれ、電荷を格納することのできるキャパシタンスを有する、請求項１或いは５の内の何れか一項に記載の統合メモリ装置。９．冗長グローバル・ビット線と、複数の冗長サブアレイ・ビット線と、前記複数の冗長サブアレイ・ビット線の内の１本を選択的に前記冗長グローバル・ビット線に結合するために、前記冗長グローバル・ビット線及び前記複数の冗長サブアレイ・ビット線に接続された複数の冗長サブアレイ・ビット線アクセス装置と、複数の冗長メモリ記憶セルと、前記複数の冗長メモリ記憶セルの内の１つを選択的に前記複数の冗長サブアレイ・ビット線の内の１本に結合するために、前記複数の冗長メモリ記憶セルに接続された複数の冗長メモリ・セル・アクセス装置と、前記複数の冗長サブアレイ・アクセス装置及び前記複数の冗長メモリ・セル・アクセス装置に接続された活動化回路と、前記冗長グローバル・ビット線に接続されたセンス増幅器回路と、を更に備える、請求項１或いは５の内の何れか一項に記載の統合メモリ装置。１０．前記複数のグローバル・ビット線及び前記複数のサブアレイ・ビット線が、単一の金属層上に作製されている、請求項５に記載の統合メモリ装置。１１．階層ビット線構造を有するダイナミックランダムアクセス・メモリ装置からデータを読み取る方法であって、複数のメモリ記憶セルの内の１つと複数のサブアレイ・ビット線の内の１本との間に接続された複数のメモリ・セル・アクセス装置の内の１つを選択的に活動化するステップと、前記複数のメモリ記憶セルの内の１つ上に格納された電荷を前記複数のサブアレイ・ビット線の内の１本に結合するステップと、前記複数のサブアレイ・ビット線の内の１本とグローバル・ビット線との間に接続されたサブアレイ・アクセス装置を選択的に活動化するステップと、前記複数のサブアレイ・ビット線の内の１本上に格納された末増幅の電荷を前記グローバル・ビット線に結合し、それによってグローバル・ビット線電圧を生成するステップと、前記グローバル・ビット線電圧を検知し増幅するステップと、の諸ステップを含む方法。１２．前記増幅されたグローバル・ビット線電圧を出力するステップを更に含む、請求項１１に記載の方法。１３．階層ビット線構造を有するメモリ装置を修理する方法であって、欠陥のあるグローバル・ビット線を識別するステップと、前記欠陥のあるグローバル・ビット線のアドレスに応答するように、冗長グローバル・ビット線を割り当てるステップと、欠陥のあるサブアレイ・ビット線を識別するステップと、前記欠陥のあるサブアレイ・ビット線のアドレスに応答するように、冗長サブアレイ・ビット線を割り当てるステップと、の諸ステップを含む方法。１４．冗長サブアレイ・ビット線を割り当てる前記ステップが、前記欠陥のあるサブアレイ・ビット線のアドレスに応答するように、未割り当て冗長サブアレイ・ビット線を有する冗長グローバル・ビット線を割り当てるステップを含む、請求項１３に記載の方法。１５．ダイナミックランダムアクセス・メモリにデータを記憶する方法であって、前記ダイナミックランダムアクセス・メモリが、各々が、選択的に選択されたデータを記憶するためのキャパシタンスを有する、複数のサブアレイ・ビット線と、複数のメモリ記憶キャパシタと、前記複数のメモリ記憶キャパシタの内の１つを選択的に前記複数のサブアレイ・ビット線の内の１本に結合し、メモリ・キャパシタ電荷をサブアレイ・ビット線電荷と電荷共用するために、前記複数のメモリ記憶キャパシタに接続された複数のアドレス可能なメモリ・キャパシタ・アクセス装置と、キャパシタンスを有するグローバル・ビット線と、前記複数のサブアレイ・ビット線を前記グローバル・ビット線から電気的に絶縁するか、或いは、前記複数のサブアレイ・ビット線の内の１本を選択的に前記グローバル・ビット線に結合し未増幅のサブアレイ・ビット線電荷を前記グローバル・ビット線キャパシタンスと電荷共用するかの何れかのために、前記グローバル・ビット線及び前記複数のサブアレイ・ビット線に接続された複数のアドレス可能なサブアレイ・ビット線アクセス装置と、前記グローバル・ビット線上の電圧を検知し増幅するために、前記グローバル・ビット線に接続されたセンス増幅器回路と、を備えて成り、前記複数のサブアレイ・ビット線の内の第１のサブアレイ・ビット線上に電荷を提供するステップと、前記複数のサブアレイ・ビット線を前記グローバル・ビット線及び前記複数のメモリ記憶キャパシタから電気的に絶縁し、前記複数のサブアレイ・ビット線の内の第１のサブアレイ・ビット線上に前記電荷を一時的に格納するステップと、の諸ステップを含む方法。１６．前記複数のサブアレイ・ビット線を所定の電圧に平衡化するステップと、前記グローバル・ビット線を前記複数のサブアレイ・ビット線から電気的に絶縁するステップと、前記複数のサブアレイ・ビット線を前記複数のメモリ記憶域から電気的に絶縁するステップと、前記グローバル・ビット線上に提供されたデータを増幅するステップと、前記グローバル・ビット線を選択的に前記複数のサブアレイ・ビット線の内の第１のサブアレイ・ビット線に結合し、前記グローバル・ビット線と前記複数のサブアレイ・ビット線の内の第１のサブアレイ・ビット線との間で前記増幅されたデータを電荷共用するステップと、前記グローバル・ビット線を前記複数のサブアレイ・ビット線の内の第１のサブアレイ・ビット線から電気的に絶縁し、前記電荷共用データを一時的に記憶するステップとを更に含む、請求項１５に記載の方法。１７．前記複数のサブアレイ・ビット線の内の第１のサブアレイ・ビット線を選択的に前記複数のメモリ記憶キャパシタの内の１つに結合し、前記複数のメモリ記憶キャパシタの内の１つに前記データを記憶するステップを更に含む、請求項１６に記載の方法。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号０８／４１７，２１３ (32)優先日 1995年４月５日 (33)優先権主張国米国（ＵＳ） (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＫＲ

Claims

【特許請求の範囲】１．統合メモリ装置であって、グローバル・ビット線と、複数のサブアレイ・ビット線と、前記複数のサブアレイ・ビット線の内の１本を選択的に前記グローバル・ビット線に結合するために、前記グローバル・ビット線及び前記複数のサブアレイ・ビット線に接続された複数のアドレス可能なサブアレイ・ビット線アクセス装置と、複数のメモリ記憶セルと、前記複数のメモリ記憶セルの内の１つを選択的に前記複数のサブアレイ・ビット線の内の１本に結合するために、前記複数のメモリ記憶セルに接続された複数のアドレス可能なメモリ・セル・アクセス装置と、前記グローバル・ビット線上の電圧を検知し増幅するために、該グローバル・ビット線に接続されたセンス増幅器回路と、を備える統合メモリ装置。２．前記グローバル・ビット線を前記センス増幅器回路から電気的に絶縁するために、前記グローバル・ビット線と前記センス増幅器回路との間にある絶縁装置を更に備える、請求項１に記載の統合メモリ装置。３．前記グローバル・ビット線が、電荷を格納することのできるキャパシタンスを有する、請求項１に記載の統合メモリ装置。４．前記グローバル・ビット線及び前記複数のサブアレイ・ビット線が、単一の金属層上に作製されている、請求項１に記載の統合メモリ装置。５．統合メモリ装置であって、スーパーグローバル・ビット線と、複数のグローバル・ビット線と、複数のサブアレイ・ビット線と、前記複数のグローバル・ビット線の内の１本を選択的に前記スーパーグローバル・ビット線に結合するために、前記スーパーグローバル・ビット線及び前記複数のグローバル・ビット線に接続された複数のアドレス可能なグローバル・ビット線アクセス装置と、前記複数のサブアレイ・ビット線の内の１本を選択的に前記複数のグローバル・ビット線の内の１本に結合するために、前記複数のグローバル・ビット線及び前記複数のサブアレイ・ビット線に接続された複数のアドレス可能なサブアレイ・ビット線アクセス装置と、複数のメモリ記憶セルと、前記複数のメモリ記憶セルの内の１つを選択的に前記複数のサブアレイ・ビット線の内の１本に結合するために、前記複数のメモリ記憶セルに接続された複数のアドレス可能なメモリ・セル・アクセス装置と、前記スーパーグローバル・ビット線上の電圧を検知し増幅するために、該スーパーグローバル・ビット線に接続されたセンス増幅器回路と、を備える統合メモリ装置。６．前記複数のアドレス可能なサブアレイ・ビット線アクセス装置が、前記グローバル・ビット線と前記複数のサブアレイ・ビット線との間に電気的に接続されたトランジスタである、請求項１或いは５の内の何れか一項に記載の統合メモリ装置。７．前記複数のメモリ・セル・アクセス装置が、前記複数のメモリ記憶セルと前記複数のサブアレイ・ビット線との間に電気的に接続されたトランジスタである、請求項１或いは５の内の何れか一項に記載の統合メモリ装置。８．前記複数のサブアレイ・ビット線の各々が、電荷を格納することのできるキャパシタンスを有する、請求項１或いは５の内の何れか一項に記載の統合メモリ装置。９．冗長グローバル・ビット線と、複数の冗長サブアレイ・ビット線と、前記複数の冗長サブアレイ・ビット線の内の１本を選択的に前記冗長グローバル・ビット線に結合するために、前記冗長グローバル・ビット線及び前記複数の冗長サブアレイ・ビット線に接続された複数の冗長サブアレイ・ビット線アクセス装置と、複数の冗長メモリ記憶セルと、前記複数の冗長メモリ記憶セルの内の１つを選択的に前記複数の冗長サブアレイ・ビット線の内の１本に結合するために、前記複数の冗長メモリ記憶セルに接続された複数の冗長メモリ・セル・アクセス装置と、前記複数の冗長サブアレイ・アクセス装置及び前記複数の冗長メモリ・セル・アクセス装置に接続された活動化回路と、前記冗長グローバル・ビット線に接続されたセンス増幅器回路と、を備える、請求項１或いは５の内の何れか一項に記載の統合メモリ装置。１０．前記複数のグローバル・ビット線及び前記複数のサブアレイ・ビット線が、単一の金属層上に作製されている、請求項５に記載の統合メモリ装置。１１．階層ビット線構造を有するメモリ装置からデータを読み取る方法であって、複数のメモリ記憶セルの内の１つと複数のサブアレイ・ビット線の内の１本との間に接続された複数のメモリ・セル・アクセス装置の内の１つを選択的に活動化するステップと、前記複数のメモリ記憶セルの内の１つ上に格納された電荷を、前記複数のサブアレイ・ビット線の内の１本に結合するステップと、前記のサブアレイ・ビット線の内の１本とグローバル・ビット線との間に接続されたサブアレイ・アクセス装置を選択的に活動化するステップと、前記複数のサブアレイ・ビット線の内の１本上に格納された電荷を、前記グローバル・ビット線に結合し、それによってグローバル・ビット線電圧を生成するステップと、グローバル・ビット線電圧を検知し増幅するステップと、の諸ステップを含む方法。１２．前記増幅されたグローバル・ビット線電圧を出力するステップを更に含む、請求項１１に記載の方法。１３．階層ビット線構造を有するメモリ装置を修理する方法であって、欠陥のあるグローバル・ビット線を識別するステップと、前記欠陥のあるグローバル・ビット線のアドレスに応答するように冗長グローバル・ビット線を割り当てるステップと、欠陥のあるサブアレイ・ビット線を識別するステップと、前記欠陥のあるサブアレイ・ビット線のアドレスに応答するように冗長サブアレイ・ビット線を割り当てるステップと、の諸ステップを含む方法。１４．前記冗長サブアレイ・ビット線を割り当てるステップが、前記欠陥のあるサブアレイ・ビット線のアドレスに応答するように、未割り当て冗長サブアレイ・ビット線を有する冗長グローバル・ビット線を割り当てるステップを含む、請求項１３に記載の方法。