JPH07249299A - 集積プログラミング回路 - Google Patents
集積プログラミング回路Info
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- JPH07249299A JPH07249299A JP32511294A JP32511294A JPH07249299A JP H07249299 A JPH07249299 A JP H07249299A JP 32511294 A JP32511294 A JP 32511294A JP 32511294 A JP32511294 A JP 32511294A JP H07249299 A JPH07249299 A JP H07249299A
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Abstract
(57)【要約】 （修正有）
【目的】 冗長性を具える電気的プログラム可能半導体
メモリ装置のプログラミング回路を提供する。 【構成】 各プログラミング負荷制御回路（ＣＮＴ０−
ＣＮＴ１５）は、プログラミング中に欠陥列アドレスが
メモリ装置に供給されると、この欠陥列アドレスが記憶
された不揮発性レジスタに記憶されているマトリクス部
分の識別コードから発生された信号（ＯＣ０−ＯＣ３、
ＯＣ０Ｎ−ＯＣ３Ｎ）が供給される復号手段（７）と、
復号手段（７）の出力端子の復号出力信号（ＲＯＵＴ）
に応答して冗長プログラミング負荷回路の駆動をデータ
ライン（Ｄ０−Ｄ１５）の論理状態に従ってイネーブル
するとともに関連するプログラミング負荷回路の駆動を
禁止せしめるスイッチ手段（ＳＷ，６）とを具える。
メモリ装置のプログラミング回路を提供する。 【構成】 各プログラミング負荷制御回路（ＣＮＴ０−
ＣＮＴ１５）は、プログラミング中に欠陥列アドレスが
メモリ装置に供給されると、この欠陥列アドレスが記憶
された不揮発性レジスタに記憶されているマトリクス部
分の識別コードから発生された信号（ＯＣ０−ＯＣ３、
ＯＣ０Ｎ−ＯＣ３Ｎ）が供給される復号手段（７）と、
復号手段（７）の出力端子の復号出力信号（ＲＯＵＴ）
に応答して冗長プログラミング負荷回路の駆動をデータ
ライン（Ｄ０−Ｄ１５）の論理状態に従ってイネーブル
するとともに関連するプログラミング負荷回路の駆動を
禁止せしめるスイッチ手段（ＳＷ，６）とを具える。
Description
【０００１】
【産業上の利用分野】本発明は、冗長性を有する電気的
プログラム可能半導体メモリ装置の集積プログラミング
回路に関するものである。
プログラム可能半導体メモリ装置の集積プログラミング
回路に関するものである。
【０００２】
【従来の技術】ＥＰＲＯＭ，ＥＥＰＲＯＭ及びフラッシ
ュＥＥＰＲＯＭのような電気的プログラム可能半導体メ
モリはマトリクス構造に構成され、単一のメモリ素子が
行（ワードライン）と列（ビットライン）の交点に位置
する。所定のメモリ素子をアクセスするためにはこのメ
モリ素子が位置する交点のワードライン及びビットライ
ンを選択する必要があり、この目的のためにメモリアド
レスバスは行及び列アドレス信号に分割され、別々にデ
コードされる。
ュＥＥＰＲＯＭのような電気的プログラム可能半導体メ
モリはマトリクス構造に構成され、単一のメモリ素子が
行（ワードライン）と列（ビットライン）の交点に位置
する。所定のメモリ素子をアクセスするためにはこのメ
モリ素子が位置する交点のワードライン及びビットライ
ンを選択する必要があり、この目的のためにメモリアド
レスバスは行及び列アドレス信号に分割され、別々にデ
コードされる。
【０００３】８ビット又は１６ビットを具えるデータバ
スを有するバイト構成メモリ又はワード構成メモリでは
データバス内のそれぞれのビットがそれぞれ一群のビッ
トラインを具えるそれぞれのメモリマトリクス部分に関
連し、列アドレス信号の各論理構成が各群内の１ビット
ラインの同時選択を行う。各ビットライン群がそれぞれ
のメモリマトリクス部分に属するメモリ素子に蓄積され
た情報を読み出すそれぞれのセンス回路に関連するとと
もに、該ビットライン群に接続されたメモリ素子をプロ
グラムするプログラミング負荷回路に関連する。
スを有するバイト構成メモリ又はワード構成メモリでは
データバス内のそれぞれのビットがそれぞれ一群のビッ
トラインを具えるそれぞれのメモリマトリクス部分に関
連し、列アドレス信号の各論理構成が各群内の１ビット
ラインの同時選択を行う。各ビットライン群がそれぞれ
のメモリマトリクス部分に属するメモリ素子に蓄積され
た情報を読み出すそれぞれのセンス回路に関連するとと
もに、該ビットライン群に接続されたメモリ素子をプロ
グラムするプログラミング負荷回路に関連する。
【０００４】メモリ装置にプログラミング動作を自動化
する内部制御回路を設けるのが普通になってきており、
これはマイクロコントローラにより直接オンボードプロ
グラムするようにされたフラッシュＥＥＰＲＯＭ装置に
対し特に必要であって、このため、このような装置に対
してはプログラミング動作をマイクロコントローラをビ
ジーに保つ必要なしに実行するのが好ましい。このよう
な制御回路はインテリジェントプログラミングアルゴリ
ズムを実行することができ、このアルゴリズムによれば
プログラミング電圧を選択されたメモリ素子に、これら
の素子がまだプログラムされてない場合にのみ供給し、
メモリ素子が不必要なストレスを受けないようにして装
置の総合寿命を延ばすことができる。また、反復パルス
に基づいて、各プログラミングパルス後にプログラム検
証ステップを実行することもできる。前記内部制御回路
は一般に前記ビットライン群の各群に関連するプログラ
ミング負荷回路の駆動を制御する複数の制御回路と中央
制御回路を具える。
する内部制御回路を設けるのが普通になってきており、
これはマイクロコントローラにより直接オンボードプロ
グラムするようにされたフラッシュＥＥＰＲＯＭ装置に
対し特に必要であって、このため、このような装置に対
してはプログラミング動作をマイクロコントローラをビ
ジーに保つ必要なしに実行するのが好ましい。このよう
な制御回路はインテリジェントプログラミングアルゴリ
ズムを実行することができ、このアルゴリズムによれば
プログラミング電圧を選択されたメモリ素子に、これら
の素子がまだプログラムされてない場合にのみ供給し、
メモリ素子が不必要なストレスを受けないようにして装
置の総合寿命を延ばすことができる。また、反復パルス
に基づいて、各プログラミングパルス後にプログラム検
証ステップを実行することもできる。前記内部制御回路
は一般に前記ビットライン群の各群に関連するプログラ
ミング負荷回路の駆動を制御する複数の制御回路と中央
制御回路を具える。
【０００５】また、半導体メモリの製造において、メモ
リマトリクス内の少数のメモリ素子を不良にする欠陥が
しばしば生じうる。このタイプの欠陥の発生確率が高い
のは、半導体メモリ装置においてはチップ面積の最大部
分がメモリマトリクスにより占められるからであり、更
に、製造プロセス特性が限界まで強いられるのは通常周
辺回路ではなくメモリマトリクスであるからである。
リマトリクス内の少数のメモリ素子を不良にする欠陥が
しばしば生じうる。このタイプの欠陥の発生確率が高い
のは、半導体メモリ装置においてはチップ面積の最大部
分がメモリマトリクスにより占められるからであり、更
に、製造プロセス特性が限界まで強いられるのは通常周
辺回路ではなくメモリマトリクスであるからである。
【０００６】何百万個ものメモリ素子の内の少数の欠陥
メモリ素子の存在がチップ全体を不良にするのを阻止
し、製造の歩留りを増大するために、メモリ装置のテス
ト中に欠陥を示すメモリ素子の代わりとして使用すべ
き、一般に”冗長メモリ素子”と言う所定数の追加のメ
モリ素子と、欠陥メモリ素子と冗長メモリ素子との機能
的置換を可能にする選択回路（全体として”冗長回路”
と言う）を製造する技術が知られており、この冗長メモ
リ素子と選択回路の組み合わせを単に”冗長性”とも言
う。
メモリ素子の存在がチップ全体を不良にするのを阻止
し、製造の歩留りを増大するために、メモリ装置のテス
ト中に欠陥を示すメモリ素子の代わりとして使用すべ
き、一般に”冗長メモリ素子”と言う所定数の追加のメ
モリ素子と、欠陥メモリ素子と冗長メモリ素子との機能
的置換を可能にする選択回路（全体として”冗長回路”
と言う）を製造する技術が知られており、この冗長メモ
リ素子と選択回路の組み合わせを単に”冗長性”とも言
う。
【０００７】冗長回路は、欠陥メモリ素子に対応するア
ドレスを記憶するのに好適なプログラム可能不揮発性メ
モリレジスタを具え、これらのレジスタをメモリ装置の
テスト中に最終的にプログラムし、電源が存在しない場
合でもこれらのレジスタに記憶した情報を保持する必要
がある。
ドレスを記憶するのに好適なプログラム可能不揮発性メ
モリレジスタを具え、これらのレジスタをメモリ装置の
テスト中に最終的にプログラムし、電源が存在しない場
合でもこれらのレジスタに記憶した情報を保持する必要
がある。
【０００８】冗長回路の実施例では、一般に冗長メモリ
素子のワードラインとビットラインの双方をメモリマト
リクス内に設け、各冗長ワードライン又はビットライン
を各別の不揮発性メモリレジスタに関連させ、このレジ
スタに欠陥ワードライン又はビットラインのアドレスを
記憶し、欠陥ワードライン又はビットラインがアドレス
されたときに対応する冗長ワードライン又はビットライ
ンが選択されるようにする。
素子のワードラインとビットラインの双方をメモリマト
リクス内に設け、各冗長ワードライン又はビットライン
を各別の不揮発性メモリレジスタに関連させ、このレジ
スタに欠陥ワードライン又はビットラインのアドレスを
記憶し、欠陥ワードライン又はビットラインがアドレス
されたときに対応する冗長ワードライン又はビットライ
ンが選択されるようにする。
【０００９】既知のメモリマトリクス構造では、各ビッ
トライン群、即ちメモリ装置のデータバスの各ビットに
関連する各マトリクス部分が一組の冗長ビットラインを
具え、冗長回路において冗長ビットラインに関連する不
揮発性レジスタのみが列アドレス信号の論理構成を記憶
するため、一つの群内の欠陥ビットラインと、関連する
組の冗長ビットラインとの置換が、この欠陥ビットライ
ンと同一の論理構成の列アドレス信号を有する他の群内
のビットラインに対し、これらのビットラインが不良で
なくても同様の置換を生じさせる。これは冗長回路資源
の浪費をまねき、メモリ装置の修復率を制限する。
トライン群、即ちメモリ装置のデータバスの各ビットに
関連する各マトリクス部分が一組の冗長ビットラインを
具え、冗長回路において冗長ビットラインに関連する不
揮発性レジスタのみが列アドレス信号の論理構成を記憶
するため、一つの群内の欠陥ビットラインと、関連する
組の冗長ビットラインとの置換が、この欠陥ビットライ
ンと同一の論理構成の列アドレス信号を有する他の群内
のビットラインに対し、これらのビットラインが不良で
なくても同様の置換を生じさせる。これは冗長回路資源
の浪費をまねき、メモリ装置の修復率を制限する。
【００１０】異なるメモリマトリクス構成では、唯一組
の冗長ビットラインをメモリ装置のデータバス内の各ビ
ットに関連する全てのビットライン群に関連させる。こ
の場合には、この一組の冗長ビットラインを冗長センス
回路及び冗長プログラミング回路に関連させる。この構
成では、一つのビットライン群内の欠陥ビットラインを
冗長ビットラインと置換することができ、この際他の群
内の同一の論理構成の列アドレス信号を有する全てのビ
ットラインが冗長ビットラインと自動的に置換されるこ
とがない。換言すれば、欠陥ビットラインのみが冗長ビ
ットラインと置換され、前記の既知の構成と異なり、欠
陥ビットラインと同一のレジスタアドレスを共有する他
の群内の全てのビットラインが冗長ビットラインと置換
されない。このためには、テスト中に欠陥ビットライン
が検出されたビットラインの群に関する情報を欠陥ビッ
トラインの代わりに使用する冗長ビットラインに関連す
る不揮発性レジスタに記憶する必要がある。このこと
は、冗長回路内の各不揮発性レジスタは先に述べた構成
のメモリマトリクスに対し追加のプログラム可能メモリ
セルを具えるが、メモリ装置の修復率が増大することを
意味し、これは所定数の欠陥ビットラインを置換するの
に少数の冗長ビットラインが必要とされるのみであるた
めである。
の冗長ビットラインをメモリ装置のデータバス内の各ビ
ットに関連する全てのビットライン群に関連させる。こ
の場合には、この一組の冗長ビットラインを冗長センス
回路及び冗長プログラミング回路に関連させる。この構
成では、一つのビットライン群内の欠陥ビットラインを
冗長ビットラインと置換することができ、この際他の群
内の同一の論理構成の列アドレス信号を有する全てのビ
ットラインが冗長ビットラインと自動的に置換されるこ
とがない。換言すれば、欠陥ビットラインのみが冗長ビ
ットラインと置換され、前記の既知の構成と異なり、欠
陥ビットラインと同一のレジスタアドレスを共有する他
の群内の全てのビットラインが冗長ビットラインと置換
されない。このためには、テスト中に欠陥ビットライン
が検出されたビットラインの群に関する情報を欠陥ビッ
トラインの代わりに使用する冗長ビットラインに関連す
る不揮発性レジスタに記憶する必要がある。このこと
は、冗長回路内の各不揮発性レジスタは先に述べた構成
のメモリマトリクスに対し追加のプログラム可能メモリ
セルを具えるが、メモリ装置の修復率が増大することを
意味し、これは所定数の欠陥ビットラインを置換するの
に少数の冗長ビットラインが必要とされるのみであるた
めである。
【００１１】
【発明が解決しようとする課題】以上の従来技術に鑑
み、本発明の目的は上述した第２のタイプのメモリマト
リクス構成を有する冗長回路を有する電気的プログラム
可能半導体メモリ装置のためのプログラミング回路を実
現することにある。
み、本発明の目的は上述した第２のタイプのメモリマト
リクス構成を有する冗長回路を有する電気的プログラム
可能半導体メモリ装置のためのプログラミング回路を実
現することにある。
【００１２】
【課題を解決するための手段】本発明は、このような目
的を達成するために、行及び列の交点にメモリ素子を具
えるメモリマトリクスを具え、該マトリクスの列が複数
のデータ入／出力パッドにそれぞれ関連する複数のマト
リクス部分を形成するようグループ化されており、且つ
前記マトリクス内に設けられた少なくとも一つの冗長列
の群を形成するそれぞれの冗長列に関連するプログラム
可能不揮発性メモリレジスタを具え、各不揮発性メモリ
レジスタを欠陥列のアドレス及び欠陥列が属するマトリ
クス部分を識別する識別コードを記憶するようプログラ
ムしうる電気的プログラム可能半導体メモリ装置の集積
プログラミング回路であって、それぞれ一つのマトリク
ス部分に関連し、駆動時に当該マトリクス部分の列をプ
ログラミング電圧ラインに電気的に接続する複数のプロ
グラミング負荷回路と、それぞれのプログラミング負荷
回路の駆動をプログラムすべきデータを供給するそれぞ
れのデータ信号ラインの論理状態に従って制御する複数
のプログラミング負荷制御回路と、前記冗長列の群に関
連する冗長プログラミング負荷回路とを具えるプログラ
ミング回路において、各プログラミング負荷制御回路
が、プログラミング中に欠陥列アドレスがメモリ装置に
供給されると、この欠陥列アドレスが記憶された不揮発
性レジスタに記憶されている識別コードから発生された
信号が供給される復号手段と、前記復号手段の出力端子
の復号信号に応答して冗長プログラミング負荷回路の駆
動を前記データラインの論理状態に従ってイネーブルす
るとともに関連するプログラミング負荷回路の駆動を禁
止せしめるスイッチ手段とを具えることを特徴とする。
的を達成するために、行及び列の交点にメモリ素子を具
えるメモリマトリクスを具え、該マトリクスの列が複数
のデータ入／出力パッドにそれぞれ関連する複数のマト
リクス部分を形成するようグループ化されており、且つ
前記マトリクス内に設けられた少なくとも一つの冗長列
の群を形成するそれぞれの冗長列に関連するプログラム
可能不揮発性メモリレジスタを具え、各不揮発性メモリ
レジスタを欠陥列のアドレス及び欠陥列が属するマトリ
クス部分を識別する識別コードを記憶するようプログラ
ムしうる電気的プログラム可能半導体メモリ装置の集積
プログラミング回路であって、それぞれ一つのマトリク
ス部分に関連し、駆動時に当該マトリクス部分の列をプ
ログラミング電圧ラインに電気的に接続する複数のプロ
グラミング負荷回路と、それぞれのプログラミング負荷
回路の駆動をプログラムすべきデータを供給するそれぞ
れのデータ信号ラインの論理状態に従って制御する複数
のプログラミング負荷制御回路と、前記冗長列の群に関
連する冗長プログラミング負荷回路とを具えるプログラ
ミング回路において、各プログラミング負荷制御回路
が、プログラミング中に欠陥列アドレスがメモリ装置に
供給されると、この欠陥列アドレスが記憶された不揮発
性レジスタに記憶されている識別コードから発生された
信号が供給される復号手段と、前記復号手段の出力端子
の復号信号に応答して冗長プログラミング負荷回路の駆
動を前記データラインの論理状態に従ってイネーブルす
るとともに関連するプログラミング負荷回路の駆動を禁
止せしめるスイッチ手段とを具えることを特徴とする。
【００１３】本発明によれば、メモリ装置のデータバス
のそれぞれのビットに関連するマトリクス部分を構成す
るビットライン群にそれぞれ関連するプログラミング負
荷回路の駆動及び冗長ビットライン群に関連するプログ
ラミング負荷回路の駆動を制御するために一般に設けら
れている既存のプログラミング負荷制御回路を用いるこ
とができる。
のそれぞれのビットに関連するマトリクス部分を構成す
るビットライン群にそれぞれ関連するプログラミング負
荷回路の駆動及び冗長ビットライン群に関連するプログ
ラミング負荷回路の駆動を制御するために一般に設けら
れている既存のプログラミング負荷制御回路を用いるこ
とができる。
【００１４】本発明の好適実施例では、各プログラミン
グ負荷制御回路が、前記データ信号ラインにより供給さ
れるデータをアドレスされたメモリ素子に記憶されてい
るデータ信号と比較し、このアドレスされたメモリ素子
が非欠陥列に属するときは当該マトリクス部分に関連す
るセンス回路の出力信号と比較し、アドレスされたメモ
リ素子が欠陥ビットラインに属するときは冗長列群に関
連する冗長センス回路の出力信号と比較する比較回路を
具え、メモリ装置がプログラミングモードにあり且つア
ドレスされたメモリ素子がプログラムされてない状態に
あるとともにデータ信号ラインにより供給されるデータ
の状態がメモリ素子のプログラムされた状態に対応する
場合にのみ前記比較回路がプログラム負荷駆動信号をア
クティブにするよう構成する。
グ負荷制御回路が、前記データ信号ラインにより供給さ
れるデータをアドレスされたメモリ素子に記憶されてい
るデータ信号と比較し、このアドレスされたメモリ素子
が非欠陥列に属するときは当該マトリクス部分に関連す
るセンス回路の出力信号と比較し、アドレスされたメモ
リ素子が欠陥ビットラインに属するときは冗長列群に関
連する冗長センス回路の出力信号と比較する比較回路を
具え、メモリ装置がプログラミングモードにあり且つア
ドレスされたメモリ素子がプログラムされてない状態に
あるとともにデータ信号ラインにより供給されるデータ
の状態がメモリ素子のプログラムされた状態に対応する
場合にのみ前記比較回路がプログラム負荷駆動信号をア
クティブにするよう構成する。
【００１５】本発明のこの好適実施例によれば、メモリ
装置をプログラムする際に、まだプログラムされた状態
にないアドレスされたメモリ素子のみにプログラム電圧
を供給することができる。
装置をプログラムする際に、まだプログラムされた状態
にないアドレスされたメモリ素子のみにプログラム電圧
を供給することができる。
【００１６】
【実施例】次に、図面を参照して本発明を好適実施例に
つき詳細に説明するが、本発明はこれに限定されるので
はない。電気的プログラム可能半導体メモリ装置は、既
知のように、行（ワードライン）及び列（ビットライ
ン）の交点に位置するメモリ素子（図示せず）のマトリ
クスを具え、ワード構成メモリ装置ではマトリクスはビ
ットラインＢＬの複数の群を具える複数の部分ＯＤ０−
ＯＤ１５に分割され、各部分ＯＤ０−ＯＤ１５はメモリ
装置の外部データバスの各別のビットに関連する。マト
リクス部分ＯＤ０−ＯＤ１５の各々と関連する選択手段
ＳＥＬ０−ＳＥＬ１５（マルチプレクサ回路で示す）に
よりそれぞれのマトリクス部分ＯＤ０−ＯＤ１５内の所
定のビットラインＢＬを選択し、選択したビットライン
ＢＬをそれぞれのセンス回路ＳＡ０−ＳＡ１５に電気的
に接続してそれぞれの部分ＯＤ０−ＯＤ１５に属するビ
ットラインＢＬに接続されたメモリ素子に記憶されてい
る情報を読み出すことができる。
つき詳細に説明するが、本発明はこれに限定されるので
はない。電気的プログラム可能半導体メモリ装置は、既
知のように、行（ワードライン）及び列（ビットライ
ン）の交点に位置するメモリ素子（図示せず）のマトリ
クスを具え、ワード構成メモリ装置ではマトリクスはビ
ットラインＢＬの複数の群を具える複数の部分ＯＤ０−
ＯＤ１５に分割され、各部分ＯＤ０−ＯＤ１５はメモリ
装置の外部データバスの各別のビットに関連する。マト
リクス部分ＯＤ０−ＯＤ１５の各々と関連する選択手段
ＳＥＬ０−ＳＥＬ１５（マルチプレクサ回路で示す）に
よりそれぞれのマトリクス部分ＯＤ０−ＯＤ１５内の所
定のビットラインＢＬを選択し、選択したビットライン
ＢＬをそれぞれのセンス回路ＳＡ０−ＳＡ１５に電気的
に接続してそれぞれの部分ＯＤ０−ＯＤ１５に属するビ
ットラインＢＬに接続されたメモリ素子に記憶されてい
る情報を読み出すことができる。
【００１７】メモリマトリクスは更に冗長ビットライン
ＲＢＬの群ＲＢを具え、その各冗長ビットラインはマト
リクス部分ＯＤ０−ＯＤ１５の任意の一つに属する欠陥
ビットラインＢＬの代わりに使用することができる。冗
長ビットラインＲＢＬの群ＲＢにも所定の冗長ビットラ
インを選択する手段ＳＥＬＲを設け、更にマトリクス部
分ＯＤ０−ＯＤ１５に関連するセンス回路ＳＡ０−ＳＡ
１５に類似の冗長センス回路ＲＳＡを設ける。
ＲＢＬの群ＲＢを具え、その各冗長ビットラインはマト
リクス部分ＯＤ０−ＯＤ１５の任意の一つに属する欠陥
ビットラインＢＬの代わりに使用することができる。冗
長ビットラインＲＢＬの群ＲＢにも所定の冗長ビットラ
インを選択する手段ＳＥＬＲを設け、更にマトリクス部
分ＯＤ０−ＯＤ１５に関連するセンス回路ＳＡ０−ＳＡ
１５に類似の冗長センス回路ＲＳＡを設ける。
【００１８】センス回路ＳＡ０−ＳＡ１５の出力信号Ｓ
Ｏ０−ＳＯ１５を一まとめにしてバスＳＢＵＳを形成す
る。単一の冗長センス回路ＲＳＡの出力は信号ＳＯＲで
示す。各マトリクス部分ＯＤ０−ＯＤ１５は各別のプロ
グラミング負荷回路ＰＬＯＡＤ０−ＰＬＯＡＤ１５（図
２）にも関連する。これらのプログラミング負荷回路は
それぞれのプログラミング負荷駆動制御回路ＣＮＴ０−
ＣＮＴ１５により制御される。冗長ビットラインＲＢＬ
の群ＲＢはプログラミング負荷回路ＰＬＯＡＤ０−ＰＬ
ＯＡＤ１５に類似の冗長プログラミング負荷回路ＰＬＯ
ＡＤＲにも関連する。
Ｏ０−ＳＯ１５を一まとめにしてバスＳＢＵＳを形成す
る。単一の冗長センス回路ＲＳＡの出力は信号ＳＯＲで
示す。各マトリクス部分ＯＤ０−ＯＤ１５は各別のプロ
グラミング負荷回路ＰＬＯＡＤ０−ＰＬＯＡＤ１５（図
２）にも関連する。これらのプログラミング負荷回路は
それぞれのプログラミング負荷駆動制御回路ＣＮＴ０−
ＣＮＴ１５により制御される。冗長ビットラインＲＢＬ
の群ＲＢはプログラミング負荷回路ＰＬＯＡＤ０−ＰＬ
ＯＡＤ１５に類似の冗長プログラミング負荷回路ＰＬＯ
ＡＤＲにも関連する。
【００１９】図４に示すように、各プログラミング負荷
駆動制御回路ＣＮＴ０−ＣＮＴ１５はデータフリップフ
ロップＦＦＤを具え、このフリップフロップには内部デ
ータバスＤＢＵＳから一つのデータ信号Ｄ０−Ｄ１５が
供給される。各データ信号Ｄ０−Ｄ１５はバッファ回路
ＩＯＢＵＦを経てメモリ装置の各別のデータ入／出力パ
ッドＩＯＰＡＤ０−ＩＯＰＡＤ１５（図２）に接続され
る。各制御回路ＣＮＴ０−ＣＮＴ１５は検証フリップフ
ロップＦＦＶも具え、このフリップフロップにはバスＳ
ＢＵＳからの信号ＳＯ０−ＳＯ１５の一つが供給される
第１入力チャネル及び信号ＳＯＲが供給される第２入力
チャネルを有する２チャネルマルチプレクサＭの出力信
号Ｓが供給される。
駆動制御回路ＣＮＴ０−ＣＮＴ１５はデータフリップフ
ロップＦＦＤを具え、このフリップフロップには内部デ
ータバスＤＢＵＳから一つのデータ信号Ｄ０−Ｄ１５が
供給される。各データ信号Ｄ０−Ｄ１５はバッファ回路
ＩＯＢＵＦを経てメモリ装置の各別のデータ入／出力パ
ッドＩＯＰＡＤ０−ＩＯＰＡＤ１５（図２）に接続され
る。各制御回路ＣＮＴ０−ＣＮＴ１５は検証フリップフ
ロップＦＦＶも具え、このフリップフロップにはバスＳ
ＢＵＳからの信号ＳＯ０−ＳＯ１５の一つが供給される
第１入力チャネル及び信号ＳＯＲが供給される第２入力
チャネルを有する２チャネルマルチプレクサＭの出力信
号Ｓが供給される。
【００２０】各制御回路ＣＮＴ０−ＣＮＴ１５では、検
証フリップフロップＦＶの真出力Ｑ１を第１−２入力Ａ
ＮＤゲート１の第１入力端子に供給し、その第２入力端
子にデータフリップフロップＦＦＤの偽出力Ｑ２Ｎを供
給し、且つ検証フリップフロップＦＦＶの偽出力Ｑ１Ｎ
を第２−２入力ＡＮＤゲート２の第１入力端子に供給
し、その第２入力端子にデータフリップフロップＦＦＤ
の真出力Ｑ２を供給する。ＡＮＤゲート１及び２はＮＯ
Ｒゲート３と相まって比較回路を構成する。ＮＯＲゲー
ト３の出力ＣＭＰを３入力ＮＯＲゲート４に供給し、こ
のＮＯＲゲート４の第２入力端子にデータフリップフロ
ップＦＦＤの真出力Ｑ２を供給し、その第３入力端子に
メモリ装置の内部制御回路５（図２）により発生される
プログラムイネーブル信号ＰＧＥＮを供給する。後にも
っと明瞭に説明するように、ゲート１、２及び３からな
る比較回路は、メモリ装置のプログラミング動作中、ア
ドレスされたメモリ素子のプログラミング状態に基づく
制御を行い、既にプログラムされた状態にあるメモリ素
子がプログラミング電圧を受けるのを阻止することがで
き、このような制御はフラッシュＥＥＰＲＯＭ装置の場
合に極めて重要である。しかし、このような制御は特定
のメモリ装置では重要でなく、この場合には比較回路
１、２及び３は不要であり、各制御回路ＣＮＴ０−ＣＮ
Ｔ１５はデータフリップフロップＦＦＤのみを具え、Ｎ
ＯＲゲート４は３入力の代わりに２入力にする。
証フリップフロップＦＶの真出力Ｑ１を第１−２入力Ａ
ＮＤゲート１の第１入力端子に供給し、その第２入力端
子にデータフリップフロップＦＦＤの偽出力Ｑ２Ｎを供
給し、且つ検証フリップフロップＦＦＶの偽出力Ｑ１Ｎ
を第２−２入力ＡＮＤゲート２の第１入力端子に供給
し、その第２入力端子にデータフリップフロップＦＦＤ
の真出力Ｑ２を供給する。ＡＮＤゲート１及び２はＮＯ
Ｒゲート３と相まって比較回路を構成する。ＮＯＲゲー
ト３の出力ＣＭＰを３入力ＮＯＲゲート４に供給し、こ
のＮＯＲゲート４の第２入力端子にデータフリップフロ
ップＦＦＤの真出力Ｑ２を供給し、その第３入力端子に
メモリ装置の内部制御回路５（図２）により発生される
プログラムイネーブル信号ＰＧＥＮを供給する。後にも
っと明瞭に説明するように、ゲート１、２及び３からな
る比較回路は、メモリ装置のプログラミング動作中、ア
ドレスされたメモリ素子のプログラミング状態に基づく
制御を行い、既にプログラムされた状態にあるメモリ素
子がプログラミング電圧を受けるのを阻止することがで
き、このような制御はフラッシュＥＥＰＲＯＭ装置の場
合に極めて重要である。しかし、このような制御は特定
のメモリ装置では重要でなく、この場合には比較回路
１、２及び３は不要であり、各制御回路ＣＮＴ０−ＣＮ
Ｔ１５はデータフリップフロップＦＦＤのみを具え、Ｎ
ＯＲゲート４は３入力の代わりに２入力にする。
【００２１】プログラミング負荷駆動信号を表すＮＯＲ
ゲート４の出力信号ＰＧＭを２入力ＮＡＮＤゲート６の
第１入力端子に供給し、このＮＡＮＤゲート６の第２入
力端子に、バスＯＣＯＤＥ（図２）からの４つの信号が
供給される４入力ＮＡＮＤゲート７からなるデコード回
路の出力ＲＯＵＴを供給する。図示の例では、前記バス
ＯＣＯＤＥは３つの信号ＯＣ０−ＯＣ２及びそれらの論
理補数ＯＣ０Ｎ−ＯＣ２Ｎ、及びもう２つの信号ＯＣ３
及びＯＣ３Ｎの全部で８つの信号を具え、各プログラミ
ング負荷制御回路ＣＮＴ０−ＣＮＴ１５には前記８つの
信号ＯＣ０−ＯＣ３及びＯＣ０Ｎ−ＯＣ３Ｎの内の４つ
の信号の異なる組み合わせが供給される。即ち、第１制
御回路ＣＮＴ０には信号ＯＣ０−ＯＣ３の組み合わせが
供給され、第２制御回路ＣＮＴ１には信号ＯＣ０Ｎ，Ｏ
Ｃ１−ＯＣ３の組み合わせが供給され、以下同様にして
最後の制御回路ＣＮＴ１５には信号ＯＣ０Ｎ−ＯＣ３Ｎ
の組み合わせが供給される。ＮＯＲゲート４の出力信号
を、ＮＡＮＤゲート７の出力ＲＯＵＴが供給されるイン
バータ８の出力により制御されるスイッチＳＷにも供給
する。ＮＡＮＤゲート７の出力ＲＯＵＴはマルチプレク
サＭの制御信号も構成する。ＮＡＮＤゲート６の出力は
関連するプログラミング負荷回路ＰＬＯＡＤ０−ＰＬＯ
ＡＤ１５に供給する制御信号ＣＳ０−ＣＳ１５を表す。
制御回路ＣＮＴ０−ＣＮＴ１５内の全てのスイッチＳＷ
の出力を共通信号ラインＲＣＳＮに接続し、インバータ
９に供給する。このインバータ９の出力は冗長プログラ
ミング負荷回路ＰＬＯＡＤＲの制御信号ＲＣＳを表す
（図２）。
ゲート４の出力信号ＰＧＭを２入力ＮＡＮＤゲート６の
第１入力端子に供給し、このＮＡＮＤゲート６の第２入
力端子に、バスＯＣＯＤＥ（図２）からの４つの信号が
供給される４入力ＮＡＮＤゲート７からなるデコード回
路の出力ＲＯＵＴを供給する。図示の例では、前記バス
ＯＣＯＤＥは３つの信号ＯＣ０−ＯＣ２及びそれらの論
理補数ＯＣ０Ｎ−ＯＣ２Ｎ、及びもう２つの信号ＯＣ３
及びＯＣ３Ｎの全部で８つの信号を具え、各プログラミ
ング負荷制御回路ＣＮＴ０−ＣＮＴ１５には前記８つの
信号ＯＣ０−ＯＣ３及びＯＣ０Ｎ−ＯＣ３Ｎの内の４つ
の信号の異なる組み合わせが供給される。即ち、第１制
御回路ＣＮＴ０には信号ＯＣ０−ＯＣ３の組み合わせが
供給され、第２制御回路ＣＮＴ１には信号ＯＣ０Ｎ，Ｏ
Ｃ１−ＯＣ３の組み合わせが供給され、以下同様にして
最後の制御回路ＣＮＴ１５には信号ＯＣ０Ｎ−ＯＣ３Ｎ
の組み合わせが供給される。ＮＯＲゲート４の出力信号
を、ＮＡＮＤゲート７の出力ＲＯＵＴが供給されるイン
バータ８の出力により制御されるスイッチＳＷにも供給
する。ＮＡＮＤゲート７の出力ＲＯＵＴはマルチプレク
サＭの制御信号も構成する。ＮＡＮＤゲート６の出力は
関連するプログラミング負荷回路ＰＬＯＡＤ０−ＰＬＯ
ＡＤ１５に供給する制御信号ＣＳ０−ＣＳ１５を表す。
制御回路ＣＮＴ０−ＣＮＴ１５内の全てのスイッチＳＷ
の出力を共通信号ラインＲＣＳＮに接続し、インバータ
９に供給する。このインバータ９の出力は冗長プログラ
ミング負荷回路ＰＬＯＡＤＲの制御信号ＲＣＳを表す
（図２）。
【００２２】図３に示すように、各プログラミング負荷
回路ＰＬＯＡＤ０−ＰＬＯＡＤ１５及び冗長プログラミ
ング負荷回路ＰＬＯＡＤＲは既知のようにラッチ回路及
び最終段を具え、このラッチ回路は第１ＮチャネルＭＯ
ＳＦＥＴ Ｔ１及び第２ＮチャネルＭＯＳＦＥＴ Ｔ２
を具え、ＭＯＳＦＥＴ Ｔ１のゲートを各別の制御信号
ＣＳ０−ＣＳ１５又はＲＣＳに接続し、そのソースを基
準電圧ラインＧＮＤに接続し、そのドレインをＭＯＳＦ
ＥＴ Ｔ２のソースに接続し、ＭＯＳＦＥＴＴ２のドレ
インを第１ＰチャネルＭＯＳＦＥＴ Ｔ３のドレインに
接続し、このＭＯＳＦＥＴ Ｔ３のソースを高電圧源Ｖ
ＰＰ（代表的には１２Ｖ）に接続するとともに、そのゲ
ートを同様にそのソースが高電圧源ＶＰＰに接続された
第２ＰチャネルＭＯＳＦＥＴ Ｔ４のドレインに接続
し、そのゲートを第１ＰチャネルＭＯＳＦＥＴ Ｔ３の
ドレインに接続してラッチ構成にする。第２Ｐチャネル
ＭＯＳＦＥＴ Ｔ４のドレインを第３ＮチャネルＭＯＳ
ＦＥＴ Ｔ５のドレインに接続し、そのゲートを第２Ｎ
チャネルＭＯＳＦＥＴ Ｔ２のゲートと一緒に代表的に
は５Ｖの電圧源ＶＤＤに接続するとともに、そのソース
を、基準電圧ＧＮＤに接続されたソースを有する第４Ｎ
チャネルＭＯＳＦＥＴ Ｔ６のドレインに接続し、その
ゲートを制御信号ＣＳ０−ＣＳ１５又はＲＣＳが供給さ
れるインバータ１０の出力端子に接続する。第２Ｐチャ
ネルＭＯＳＦＥＴ Ｔ４のドレインを更に高電圧源ＶＰ
Ｐに接続されたソースを有し最終段を構成する第３Ｐチ
ャネルＭＯＳＦＥＴ Ｔ７のゲートに接続する。このＭ
ＯＳＦＥＴ Ｔ７のドレインがプログラミング負荷回路
ＰＬＯＡＤ０−ＰＬＯＡＤ１５又はＰＬＯＡＤＲの出力
端子ＰＧ０−ＰＧ１５又はＰＧＲを構成し、それぞれの
センス回路ＳＡ０−ＳＡ１５又はＳＡＲの入力端子と一
緒に選択手段ＳＥＬ０−ＡＥＬ１５又はＳＥＬＲの出力
端子に接続する（図１）。
回路ＰＬＯＡＤ０−ＰＬＯＡＤ１５及び冗長プログラミ
ング負荷回路ＰＬＯＡＤＲは既知のようにラッチ回路及
び最終段を具え、このラッチ回路は第１ＮチャネルＭＯ
ＳＦＥＴ Ｔ１及び第２ＮチャネルＭＯＳＦＥＴ Ｔ２
を具え、ＭＯＳＦＥＴ Ｔ１のゲートを各別の制御信号
ＣＳ０−ＣＳ１５又はＲＣＳに接続し、そのソースを基
準電圧ラインＧＮＤに接続し、そのドレインをＭＯＳＦ
ＥＴ Ｔ２のソースに接続し、ＭＯＳＦＥＴＴ２のドレ
インを第１ＰチャネルＭＯＳＦＥＴ Ｔ３のドレインに
接続し、このＭＯＳＦＥＴ Ｔ３のソースを高電圧源Ｖ
ＰＰ（代表的には１２Ｖ）に接続するとともに、そのゲ
ートを同様にそのソースが高電圧源ＶＰＰに接続された
第２ＰチャネルＭＯＳＦＥＴ Ｔ４のドレインに接続
し、そのゲートを第１ＰチャネルＭＯＳＦＥＴ Ｔ３の
ドレインに接続してラッチ構成にする。第２Ｐチャネル
ＭＯＳＦＥＴ Ｔ４のドレインを第３ＮチャネルＭＯＳ
ＦＥＴ Ｔ５のドレインに接続し、そのゲートを第２Ｎ
チャネルＭＯＳＦＥＴ Ｔ２のゲートと一緒に代表的に
は５Ｖの電圧源ＶＤＤに接続するとともに、そのソース
を、基準電圧ＧＮＤに接続されたソースを有する第４Ｎ
チャネルＭＯＳＦＥＴ Ｔ６のドレインに接続し、その
ゲートを制御信号ＣＳ０−ＣＳ１５又はＲＣＳが供給さ
れるインバータ１０の出力端子に接続する。第２Ｐチャ
ネルＭＯＳＦＥＴ Ｔ４のドレインを更に高電圧源ＶＰ
Ｐに接続されたソースを有し最終段を構成する第３Ｐチ
ャネルＭＯＳＦＥＴ Ｔ７のゲートに接続する。このＭ
ＯＳＦＥＴ Ｔ７のドレインがプログラミング負荷回路
ＰＬＯＡＤ０−ＰＬＯＡＤ１５又はＰＬＯＡＤＲの出力
端子ＰＧ０−ＰＧ１５又はＰＧＲを構成し、それぞれの
センス回路ＳＡ０−ＳＡ１５又はＳＡＲの入力端子と一
緒に選択手段ＳＥＬ０−ＡＥＬ１５又はＳＥＬＲの出力
端子に接続する（図１）。
【００２３】メモリ装置は更に複数のプログラム可能不
揮発性メモリレジスタＲＲを具える冗長回路１７を具え
る（図５）。各レジスタＲＲは群ＲＢ内の各別の冗長ビ
ットラインＲＢＬに関連する。各レジスタＲＲは欠陥ビ
ットラインＢＬのアドレスを記憶する第１回路部分１１
を具え、この部分に記憶されているアドレスとメモリ装
置に供給される現在アドレス（このアドレスはバスＣＯ
ＬＯＡＤによりレジスタＲＲのこの第１回路部分１１に
供給される）との比較を行う。各レジスタＲＲの第１回
路部分１１は、現在アドレスＣＯＬＯＡＤがレジスタＲ
Ｒに記憶されているアドレスと一致するするときアクテ
ィブになる冗長選択信号ＲＳを発生して関連する冗長ビ
ットラインＲＢＬを選択するとともに欠陥ビットライン
ＢＬを選択解除する。各レジスタＲＲは、その第１回路
部分１１にアドレスが記憶された欠陥ビットラインがマ
トリクス部分ＯＤ０−ＯＤ１５のどの部分にあるのかを
決定するのに好適な情報を符号化した形で記憶する第２
回路部分１２も具える。図示の実施例では、メモリマト
リクスの所定のマトリクス部分ＯＤ０−ＯＤ１５を識別
するには４ビットを用いて１６種類のビット構成を得れ
ば十分である。この情報の各ビットは各レジスタＲＲの
第２回路部分１２に含まれる各別のプログラム可能メモ
リセル（図示せず）に記憶される。これらのメモリセル
に記憶された情報はそれぞれの信号ラインＯＣ０′−Ｏ
Ｃ３′に現れ、それぞれのレジスタＲＲの冗長選択信号
ＲＳにより制御されるマルチスイッチ１３に供給する。
全てのスイッチ３の出力端子をＯＣＯＤＥバスの信号Ｏ
Ｃ０−ＯＣ３に共通に接続する。信号ＯＣ０Ｎ−ＯＣ２
Ｎを信号ＯＣ０−ＯＣ２からインバータ１４により発生
させるとともに、信号ＯＣ３Ｎを信号ＯＣ３から２入力
ＮＯＲゲート１５により発生させ、このゲートの一方の
入力端子に、信号ＲＳの全てが供給されるＮＯＲゲート
１６の出力端子ＲＥＮを供給する。
揮発性メモリレジスタＲＲを具える冗長回路１７を具え
る（図５）。各レジスタＲＲは群ＲＢ内の各別の冗長ビ
ットラインＲＢＬに関連する。各レジスタＲＲは欠陥ビ
ットラインＢＬのアドレスを記憶する第１回路部分１１
を具え、この部分に記憶されているアドレスとメモリ装
置に供給される現在アドレス（このアドレスはバスＣＯ
ＬＯＡＤによりレジスタＲＲのこの第１回路部分１１に
供給される）との比較を行う。各レジスタＲＲの第１回
路部分１１は、現在アドレスＣＯＬＯＡＤがレジスタＲ
Ｒに記憶されているアドレスと一致するするときアクテ
ィブになる冗長選択信号ＲＳを発生して関連する冗長ビ
ットラインＲＢＬを選択するとともに欠陥ビットライン
ＢＬを選択解除する。各レジスタＲＲは、その第１回路
部分１１にアドレスが記憶された欠陥ビットラインがマ
トリクス部分ＯＤ０−ＯＤ１５のどの部分にあるのかを
決定するのに好適な情報を符号化した形で記憶する第２
回路部分１２も具える。図示の実施例では、メモリマト
リクスの所定のマトリクス部分ＯＤ０−ＯＤ１５を識別
するには４ビットを用いて１６種類のビット構成を得れ
ば十分である。この情報の各ビットは各レジスタＲＲの
第２回路部分１２に含まれる各別のプログラム可能メモ
リセル（図示せず）に記憶される。これらのメモリセル
に記憶された情報はそれぞれの信号ラインＯＣ０′−Ｏ
Ｃ３′に現れ、それぞれのレジスタＲＲの冗長選択信号
ＲＳにより制御されるマルチスイッチ１３に供給する。
全てのスイッチ３の出力端子をＯＣＯＤＥバスの信号Ｏ
Ｃ０−ＯＣ３に共通に接続する。信号ＯＣ０Ｎ−ＯＣ２
Ｎを信号ＯＣ０−ＯＣ２からインバータ１４により発生
させるとともに、信号ＯＣ３Ｎを信号ＯＣ３から２入力
ＮＯＲゲート１５により発生させ、このゲートの一方の
入力端子に、信号ＲＳの全てが供給されるＮＯＲゲート
１６の出力端子ＲＥＮを供給する。
【００２４】信号ＲＥＮをＮチャネルＭＯＳＦＥＴ Ｔ
８のゲートにも供給し、そのドレインを信号ラインＲＣ
ＳＮに接続するとともに、そのソースを接地する。別の
ＮチャネルＭＯＳＦＥＴ Ｔ９を信号ラインＲＣＳＮと
大地との間に接続し、信号ＰＧＥＮで制御する（図
２）。
８のゲートにも供給し、そのドレインを信号ラインＲＣ
ＳＮに接続するとともに、そのソースを接地する。別の
ＮチャネルＭＯＳＦＥＴ Ｔ９を信号ラインＲＣＳＮと
大地との間に接続し、信号ＰＧＥＮで制御する（図
２）。
【００２５】メモリ装置が読み出し状態のとき、内部制
御回路５（図２）が信号ＰＧＥＮを高論理状態に維持す
る。この状態では、全てのプログラミング負荷駆動制御
回路ＣＮＴ０−ＣＮＴ１５（図４）内のＮＯＲゲート４
の出力が低論理状態に維持され、全ての制御信号ＣＳ０
−ＣＳ１５が高論理状態に維持される。これにより各プ
ログラミング負荷回路ＰＬＯＡＤ０−ＰＬＯＡＤ１５内
のＰチャネルＭＯＳＦＥＴ Ｔ７がオフにされ、従って
出力ＰＧ０−ＰＧ１５がフローティングのままになる。
信号ＰＧＥＮは更にＮチャネルＭＯＳＦＥＴ Ｔ９（図
２）をオンにするため、信号ラインＲＣＳＮが接地に維
持され、信号ＲＣＳが高論理状態になる。これにより冗
長プログラミング負荷回路ＰＬＯＡＤＲ内のＰチャネル
ＭＯＳＦＥＴ Ｔ７がオフになり、出力ＰＧＲもフロー
ティングのままになる。換言すれば、メモリ装置が読み
出し状態のときは、プログラミング負荷回路ＰＬＯＡＤ
０−ＰＬＯＡＤ１５及びＰＬＯＡＤＲがマトリクス部分
ＯＤ０−ＯＤ１５及び冗長ビットライン群ＲＢから切り
離される。
御回路５（図２）が信号ＰＧＥＮを高論理状態に維持す
る。この状態では、全てのプログラミング負荷駆動制御
回路ＣＮＴ０−ＣＮＴ１５（図４）内のＮＯＲゲート４
の出力が低論理状態に維持され、全ての制御信号ＣＳ０
−ＣＳ１５が高論理状態に維持される。これにより各プ
ログラミング負荷回路ＰＬＯＡＤ０−ＰＬＯＡＤ１５内
のＰチャネルＭＯＳＦＥＴ Ｔ７がオフにされ、従って
出力ＰＧ０−ＰＧ１５がフローティングのままになる。
信号ＰＧＥＮは更にＮチャネルＭＯＳＦＥＴ Ｔ９（図
２）をオンにするため、信号ラインＲＣＳＮが接地に維
持され、信号ＲＣＳが高論理状態になる。これにより冗
長プログラミング負荷回路ＰＬＯＡＤＲ内のＰチャネル
ＭＯＳＦＥＴ Ｔ７がオフになり、出力ＰＧＲもフロー
ティングのままになる。換言すれば、メモリ装置が読み
出し状態のときは、プログラミング負荷回路ＰＬＯＡＤ
０−ＰＬＯＡＤ１５及びＰＬＯＡＤＲがマトリクス部分
ＯＤ０−ＯＤ１５及び冗長ビットライン群ＲＢから切り
離される。
【００２６】メモリ装置をプログラムするときは、プロ
グラムすべきデータワードを外部からパッドＩＯＰＡＤ
０−ＩＯＰＡＤ１５（図２）に供給するとともに、バッ
ファ回路ＩＯＢＵＦを経てバスＤＢＵＳにデータ信号Ｄ
０−Ｄ１５を転送する。各データ信号Ｄ０−Ｄ１５はそ
れぞれの制御回路ＣＮＴ０−ＣＮＴ１５のデータフリッ
プフロップＦＦＤ（図４）にラッチされる。メモリ装置
にはデータワードをプログラムすべきメモリ位置、即ち
メモリ素子を選択するアドレス信号も供給する。
グラムすべきデータワードを外部からパッドＩＯＰＡＤ
０−ＩＯＰＡＤ１５（図２）に供給するとともに、バッ
ファ回路ＩＯＢＵＦを経てバスＤＢＵＳにデータ信号Ｄ
０−Ｄ１５を転送する。各データ信号Ｄ０−Ｄ１５はそ
れぞれの制御回路ＣＮＴ０−ＣＮＴ１５のデータフリッ
プフロップＦＦＤ（図４）にラッチされる。メモリ装置
にはデータワードをプログラムすべきメモリ位置、即ち
メモリ素子を選択するアドレス信号も供給する。
【００２７】内部制御回路５が最初信号ＰＧＥＮを高論
理状態に維持するため、プログラミング負荷回路がメモ
リマトリクスのビットラインから切り離され、アドレス
されたメモリ素子の現在の論理状態がセンス回路ＳＡ０
−ＳＡ１５（図１）により読み出され、信号ラインＳＯ
０−ＳＯ１５に現れる。現在の列アドレスＣＯＬＡＤＤ
が欠陥ビットラインのアドレスに一致しない場合には冗
長選択信号ＲＳのどれもアクティブにならず、信号ＲＥ
Ｎが高論理状態に維持され、更に、全てのスイッチ１３
（図５）が開くため、信号ＯＣ０−ＯＣ３がどの群の信
号ラインＯＣ０′−ＯＣ３′にも接続されない。しか
し、一般にある種のプルアップ又はプルダウンを信号ラ
インＯＣ０−ＯＣ３の各ラインに与え、これらのライン
がフローティングにならないようにするため、全ての信
号ラインＯＣ０−ＯＣ３が明確に規定され、例えば低論
理状態になる。信号ＲＥＮがＮＯＲゲート１５の出力を
低論理状態にするため、信号ＯＣ３が低論理状態でも信
号ＯＣ３Ｎは低論理状態になる。従って、信号ＯＣ０−
ＯＣ３，ＯＣ０Ｎ−ＯＣ３Ｎの組み合わせは制御回路Ｃ
Ｎ０−ＣＮ１５により認識しうる１６種類の組み合わせ
に属しない。従って、全ての回路ＣＮＴ０−ＣＮＴ１５
内のＮＡＮＤゲート７の信号ＲＯＵＴが高論理状態にな
り、マルチプレクサＭの出力チャネルＳが、現在アドレ
スされているプログラムすべきメモリ素子から読み出さ
れたデータが存在する信号ラインＳＯ０−ＳＯ１５に接
続される。この情報が検証フリップフロップＦＦＶにラ
ッチされる。制御回路ＣＮＴ０−ＣＮＴ１５内のゲート
１、２及び３からなる比較回路により、メモリ素子の現
在の状態がこれにプログラムすべきデータと比較され
る。メモリ素子の現在の状態がこれにプログラムすべき
データと一致する場合には、信号ＣＭＰが高論理状態に
なり、プログラミング負荷駆動信号ＰＧＭが低論理状態
になるため、制御信号ＣＳ０−ＣＳ１５は”１”に維持
される。この場合には、内部回路５が信号ＰＧＥＮを低
論理状態に駆動しても、プログラミング負荷回路ＰＬＯ
ＡＤ０−ＰＬＯＡＤ１５は関連するマトリクス部分ＯＤ
０−ＯＤ１５から切り離されたままになり、従って既に
所望の状態にプログラムされているメモリ素子はプログ
ラミングを受けない。
理状態に維持するため、プログラミング負荷回路がメモ
リマトリクスのビットラインから切り離され、アドレス
されたメモリ素子の現在の論理状態がセンス回路ＳＡ０
−ＳＡ１５（図１）により読み出され、信号ラインＳＯ
０−ＳＯ１５に現れる。現在の列アドレスＣＯＬＡＤＤ
が欠陥ビットラインのアドレスに一致しない場合には冗
長選択信号ＲＳのどれもアクティブにならず、信号ＲＥ
Ｎが高論理状態に維持され、更に、全てのスイッチ１３
（図５）が開くため、信号ＯＣ０−ＯＣ３がどの群の信
号ラインＯＣ０′−ＯＣ３′にも接続されない。しか
し、一般にある種のプルアップ又はプルダウンを信号ラ
インＯＣ０−ＯＣ３の各ラインに与え、これらのライン
がフローティングにならないようにするため、全ての信
号ラインＯＣ０−ＯＣ３が明確に規定され、例えば低論
理状態になる。信号ＲＥＮがＮＯＲゲート１５の出力を
低論理状態にするため、信号ＯＣ３が低論理状態でも信
号ＯＣ３Ｎは低論理状態になる。従って、信号ＯＣ０−
ＯＣ３，ＯＣ０Ｎ−ＯＣ３Ｎの組み合わせは制御回路Ｃ
Ｎ０−ＣＮ１５により認識しうる１６種類の組み合わせ
に属しない。従って、全ての回路ＣＮＴ０−ＣＮＴ１５
内のＮＡＮＤゲート７の信号ＲＯＵＴが高論理状態にな
り、マルチプレクサＭの出力チャネルＳが、現在アドレ
スされているプログラムすべきメモリ素子から読み出さ
れたデータが存在する信号ラインＳＯ０−ＳＯ１５に接
続される。この情報が検証フリップフロップＦＦＶにラ
ッチされる。制御回路ＣＮＴ０−ＣＮＴ１５内のゲート
１、２及び３からなる比較回路により、メモリ素子の現
在の状態がこれにプログラムすべきデータと比較され
る。メモリ素子の現在の状態がこれにプログラムすべき
データと一致する場合には、信号ＣＭＰが高論理状態に
なり、プログラミング負荷駆動信号ＰＧＭが低論理状態
になるため、制御信号ＣＳ０−ＣＳ１５は”１”に維持
される。この場合には、内部回路５が信号ＰＧＥＮを低
論理状態に駆動しても、プログラミング負荷回路ＰＬＯ
ＡＤ０−ＰＬＯＡＤ１５は関連するマトリクス部分ＯＤ
０−ＯＤ１５から切り離されたままになり、従って既に
所望の状態にプログラムされているメモリ素子はプログ
ラミングを受けない。
【００２８】次に、マトリクス部分ＯＤ０内のアドレス
されたメモリ素子の現在の状態がこれにプログラムすべ
きデータＤ０と一致しないものと仮定すると、信号ＣＭ
Ｐが低論理状態に維持される。しかし、Ｄ０が論理値”
１”である場合、即ちアドレスされたメモリ素子の現在
の状態が論理値”０”である場合には、ＣＮＴ０のＮＯ
Ｒゲート４の一つの入力が高論理値になるため、内部制
御回路５が信号ＰＥＧＮを低論理状態に駆動すると、プ
ログラミング負荷駆動信号ＰＧＭが低論理状態のままに
なり、従って信号ＣＳ０−ＣＳ１５が高論理状態に維持
され、プログラミング負荷回路ＰＬＯＡＤ０は駆動され
ない。これは、このメモリ素子はプログラムする必要が
あるのではなく消去する必要があるからである。
されたメモリ素子の現在の状態がこれにプログラムすべ
きデータＤ０と一致しないものと仮定すると、信号ＣＭ
Ｐが低論理状態に維持される。しかし、Ｄ０が論理値”
１”である場合、即ちアドレスされたメモリ素子の現在
の状態が論理値”０”である場合には、ＣＮＴ０のＮＯ
Ｒゲート４の一つの入力が高論理値になるため、内部制
御回路５が信号ＰＥＧＮを低論理状態に駆動すると、プ
ログラミング負荷駆動信号ＰＧＭが低論理状態のままに
なり、従って信号ＣＳ０−ＣＳ１５が高論理状態に維持
され、プログラミング負荷回路ＰＬＯＡＤ０は駆動され
ない。これは、このメモリ素子はプログラムする必要が
あるのではなく消去する必要があるからである。
【００２９】その代わりにＤ０が論理値”０”である場
合、即ちアドレスされたメモリ素子の現在の状態が論理
値”１”である場合には、内部制御回路５が信号ＰＧＥ
Ｎを低論理状態に駆動すると、プログラミング負荷駆動
信号ＰＧＭが高論理状態になり、制御信号ＣＳ０が低論
理状態になる。この場合、プログラミング負荷回路ＰＬ
ＯＡＤ０内のＰチャネルＭＯＳＦＥＴ Ｔ７がオンにな
り、従って信号ラインＰＧ０が高電圧源ＶＰＰに接続さ
れ、メモリ素子をプログラムすることができる。
合、即ちアドレスされたメモリ素子の現在の状態が論理
値”１”である場合には、内部制御回路５が信号ＰＧＥ
Ｎを低論理状態に駆動すると、プログラミング負荷駆動
信号ＰＧＭが高論理状態になり、制御信号ＣＳ０が低論
理状態になる。この場合、プログラミング負荷回路ＰＬ
ＯＡＤ０内のＰチャネルＭＯＳＦＥＴ Ｔ７がオンにな
り、従って信号ラインＰＧ０が高電圧源ＶＰＰに接続さ
れ、メモリ素子をプログラムすることができる。
【００３０】所定の時間間隔後に、制御回路５が信号Ｐ
ＧＥＮを高論理状態に駆動し、メモリ素子に記憶された
情報を再びセンス回路ＳＡ０−ＳＡ１５により読み出
し、メモリ素子が既にプログラムされているか検証す
る。即ち、再び、メモリ素子の現在の状態が検証フリッ
プフロップＦＦＶにラッチされ、プログラムすべきデー
タと比較される。内部制御回路５が再びＰＧＥＮを低論
理状態に駆動すると、プログラミング負荷回路ＰＬＯＡ
Ｄ０−ＰＬＯＡＤ１５が再駆動されて最初のパルスでプ
ログラムされなかったメモリ素子に第２プログラミング
パルスを供給する。この動作が繰り返されて反復パルス
によるプログラミングが得られる。各反復サイクルごと
に未だプログラムされていないメモリ素子のみにプログ
ラム電圧が供給される。
ＧＥＮを高論理状態に駆動し、メモリ素子に記憶された
情報を再びセンス回路ＳＡ０−ＳＡ１５により読み出
し、メモリ素子が既にプログラムされているか検証す
る。即ち、再び、メモリ素子の現在の状態が検証フリッ
プフロップＦＦＶにラッチされ、プログラムすべきデー
タと比較される。内部制御回路５が再びＰＧＥＮを低論
理状態に駆動すると、プログラミング負荷回路ＰＬＯＡ
Ｄ０−ＰＬＯＡＤ１５が再駆動されて最初のパルスでプ
ログラムされなかったメモリ素子に第２プログラミング
パルスを供給する。この動作が繰り返されて反復パルス
によるプログラミングが得られる。各反復サイクルごと
に未だプログラムされていないメモリ素子のみにプログ
ラム電圧が供給される。
【００３１】メモリ装置に供給される列アドレスＣＯＬ
ＡＤＤが、テスト中に冗長回路１７の不揮発性レジスタ
ＲＲの一つに記憶された欠陥ビットラインのアドレスと
一致する場合には、前記不揮発性レジスタＲＲがその第
１回路部分１１の出力信号ＲＳをアクティブにする。こ
の場合、関連するスイッチ１３が信号ラインＯＣ０′−
ＯＣ３′をそのレジスタＲＲの第２回路部分１２の信号
ラインＯＣ０−ＯＣ３に接続する。また、信号ＲＥＮが
低論理状態になるため、信号ＯＳ３Ｎが信号ＯＣ３の正
しい論理補数になる。例えば現在アドレスされている欠
陥ビットラインがマトリクス部分ＯＤ０に属する場合に
は、信号ラインＯＣ０−ＯＣ３が全て高論理状態にな
り、制御回路ＣＮＴ０内の信号ＲＯＵＴが低論理状態に
なる。この場合、マルチプレクサＭがその出力チャネル
Ｓを信号ＳＯＲが供給される入力チャネルに接続するた
め、検証フリップフロップＦＦＶが、マトリクス部分Ｏ
Ｄ０内の欠陥ラインＢＬと置換する冗長ビットラインＢ
ＬＲに接続された冗長メモリ素子から冗長センス回路Ｓ
ＡＲにより読み出された情報をラッチすることができ
る。信号ＲＯＵＴは選択信号ＣＳ０をプログラミング負
荷駆動信号ＰＧＭの論理状態と無関係に”１”に維持せ
しめるため、プログラミング負荷回路ＰＬＯＡＤ０が駆
動されず、またスイッチＳＷが閉じるため、信号ＰＧＭ
が信号ラインＲＣＳＮに接続される。ＲＥＮ信号は低論
理状態であるため、内部制御回路５がＰＧＥＮを低論理
状態に駆動すると、２つのＭＯＳＦＥＴ Ｔ８及びＴ９
がオフになり、ＲＣＳＮラインの電圧はプログラミング
負荷駆動信号ＰＧＭの論理状態にのみ依存する。この論
理状態は上述したように冗長メモリ素子の現在の状態と
プログラムすべきデータとの比較結果に依存する。冗長
メモリ素子をプログラムする必要がある場合には、ＲＣ
ＳＮ信号が高論理状態になり、ＲＣＳ信号が低論理状態
になるため、冗長プログラム負荷回路ＰＬＯＡＤＲが駆
動される。その代わりに、冗長メモリ素子がＤ０と一致
する状態にあるため、又はＤ０が”１”で、メモリ素子
が”０”状態にあるために冗長メモリ素子をプログラム
する必要がない場合には、信号ＲＣＳＮが低論理状態に
維持され、ＲＣＳが高論理状態になるため、プログラミ
ング負荷回路ＰＬＯＡＤＲは駆動されない。
ＡＤＤが、テスト中に冗長回路１７の不揮発性レジスタ
ＲＲの一つに記憶された欠陥ビットラインのアドレスと
一致する場合には、前記不揮発性レジスタＲＲがその第
１回路部分１１の出力信号ＲＳをアクティブにする。こ
の場合、関連するスイッチ１３が信号ラインＯＣ０′−
ＯＣ３′をそのレジスタＲＲの第２回路部分１２の信号
ラインＯＣ０−ＯＣ３に接続する。また、信号ＲＥＮが
低論理状態になるため、信号ＯＳ３Ｎが信号ＯＣ３の正
しい論理補数になる。例えば現在アドレスされている欠
陥ビットラインがマトリクス部分ＯＤ０に属する場合に
は、信号ラインＯＣ０−ＯＣ３が全て高論理状態にな
り、制御回路ＣＮＴ０内の信号ＲＯＵＴが低論理状態に
なる。この場合、マルチプレクサＭがその出力チャネル
Ｓを信号ＳＯＲが供給される入力チャネルに接続するた
め、検証フリップフロップＦＦＶが、マトリクス部分Ｏ
Ｄ０内の欠陥ラインＢＬと置換する冗長ビットラインＢ
ＬＲに接続された冗長メモリ素子から冗長センス回路Ｓ
ＡＲにより読み出された情報をラッチすることができ
る。信号ＲＯＵＴは選択信号ＣＳ０をプログラミング負
荷駆動信号ＰＧＭの論理状態と無関係に”１”に維持せ
しめるため、プログラミング負荷回路ＰＬＯＡＤ０が駆
動されず、またスイッチＳＷが閉じるため、信号ＰＧＭ
が信号ラインＲＣＳＮに接続される。ＲＥＮ信号は低論
理状態であるため、内部制御回路５がＰＧＥＮを低論理
状態に駆動すると、２つのＭＯＳＦＥＴ Ｔ８及びＴ９
がオフになり、ＲＣＳＮラインの電圧はプログラミング
負荷駆動信号ＰＧＭの論理状態にのみ依存する。この論
理状態は上述したように冗長メモリ素子の現在の状態と
プログラムすべきデータとの比較結果に依存する。冗長
メモリ素子をプログラムする必要がある場合には、ＲＣ
ＳＮ信号が高論理状態になり、ＲＣＳ信号が低論理状態
になるため、冗長プログラム負荷回路ＰＬＯＡＤＲが駆
動される。その代わりに、冗長メモリ素子がＤ０と一致
する状態にあるため、又はＤ０が”１”で、メモリ素子
が”０”状態にあるために冗長メモリ素子をプログラム
する必要がない場合には、信号ＲＣＳＮが低論理状態に
維持され、ＲＣＳが高論理状態になるため、プログラミ
ング負荷回路ＰＬＯＡＤＲは駆動されない。
【図１】電気的プログラム可能メモリ装置のメモリマト
リクス構成の概略図である。
リクス構成の概略図である。
【図２】図１の電気的プログラム可能メモリ装置用の本
発明によるプログラミング回路の概略図である。
発明によるプログラミング回路の概略図である。
【図３】図２のプログラミング回路のプログラミング負
荷回路の回路図である。
荷回路の回路図である。
【図４】前記プログラミング回路のプログラミング負荷
制御回路の回路図である。
制御回路の回路図である。
【図５】前記電気的プログラム可能メモリ装置の冗長回
路の回路図である。
路の回路図である。
ＯＤ０−ＯＤ１５ マトリクス部分 ＲＢ 冗長ビットライン群 ＳＥＬ０−ＳＥＬ１５ 選択手段 ＳＥＬＲ 冗長選択手段 ＳＡ０−ＳＡ１５ センス回路 ＲＳＡ 冗長センス回路 ＰＬＯＡＤ０−ＰＬＯＡＤ１５ プログラミング負荷回
路 ＰＬＯＡＤＲ 冗長プログラミング負荷回路 ＣＮＴ０−ＣＮＴ１５ プログラミング負荷制御回路 ＦＦＤ データフリップフロップ ＦＦＶ 検証フリップフロップ ＰＧＥＭ プログラムイネーブル信号 １−３ 比較回路 ４ ＮＯＲゲート回路 ５ 内部制御回路 ７ デコーダ ６ ＮＡＮＤゲート回路 ８ スイッチ ＣＳ０−ＣＳ１５、ＲＣＳ 制御信号 ＲＲ レジスタ １１ 第１レジスタ部分 １２ 第２レジスタ部分 １３ スイッチ １６ ＮＯＲゲート回路 １７ 冗長回路
路 ＰＬＯＡＤＲ 冗長プログラミング負荷回路 ＣＮＴ０−ＣＮＴ１５ プログラミング負荷制御回路 ＦＦＤ データフリップフロップ ＦＦＶ 検証フリップフロップ ＰＧＥＭ プログラムイネーブル信号 １−３ 比較回路 ４ ＮＯＲゲート回路 ５ 内部制御回路 ７ デコーダ ６ ＮＡＮＤゲート回路 ８ スイッチ ＣＳ０−ＣＳ１５、ＲＣＳ 制御信号 ＲＲ レジスタ １１ 第１レジスタ部分 １２ 第２レジスタ部分 １３ スイッチ １６ ＮＯＲゲート回路 １７ 冗長回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シルヴィア パドアン イタリア国 フォルリ 47037 リミニ ヴィア サン ベルナルド 35 (72)発明者 マルコ マッカーローネ イタリア国 パヴィア 27030 パレスト ロ ヴィア フォルナセ ８
Claims (3)
- 【請求項１】 行及び列（ＢＬ）の交点にメモリ素子を
具えるメモリマトリクスを具え、該マトリクスの列（Ｂ
Ｌ）が複数のデータ入／出力パッド（ＩＯＰＡＤ０−Ｉ
ＯＰＡＤ１５）にそれぞれ関連する複数のマトリクス部
分（ＯＤ０−ＯＤ１５）を形成するようグループ化され
ており、且つ前記メモリマトリクス内に設けられた少な
くとも一つの冗長列（ＲＢＬ）の群（ＲＢ）を形成する
それぞれの冗長列（ＲＢＬ）に関連するプログラム可能
不揮発性メモリレジスタ（ＲＲ）を具え、各不揮発性メ
モリレジスタ（ＲＲ）を欠陥列（ＢＬ）のアドレス（Ｃ
ＯＬＡＤＤ）及び欠陥列（ＢＬ）が属するマトリクス部
分（ＯＤ０−ＯＤ１５）を識別する識別コード（ＯＣ
０′−ＯＣ３′）を記憶するようプログラムすることが
できる電気的プログラム可能半導体メモリ装置の集積プ
ログラミング回路であって、それぞれ一つのマトリクス
部分（ＯＤ０−ＯＤ１５）に関連し、駆動時に当該マト
リクス部分（ＯＤ０−ＯＤ１５）の列（ＢＬ）をプログ
ラミング電圧ライン（ＶＰＰ）に電気的に接続する複数
のプログラミング負荷回路（ＰＬＯＡＤ０−ＰＬＯＡＤ
１５）と、それぞれ一つのプログラミング負荷回路（Ｐ
ＬＯＡＤ０−ＰＬＯＡＤ１５）の駆動を、プログラムす
べきデータを供給するそれぞれのデータ信号ライン（Ｄ
０−Ｄ１５）の論理状態に従って制御する複数のプログ
ラミング負荷制御回路（ＣＮＴ０−ＣＮＴ１５）と、前
記冗長列（ＲＢＬ）の群（ＲＢ）に関連する冗長プログ
ラミング負荷回路（ＰＬＯＡＤＲ）とを具えるプログラ
ミング回路において、各プログラミング負荷制御回路
（ＣＮＴ０−ＣＮＴ１５）が、プログラミング中に欠陥
列アドレス（ＣＯＬＡＤＤ）がメモリ装置に供給される
と、この欠陥列アドレス（ＣＯＬＡＤＤ）が記憶された
不揮発性レジスタ（ＲＲ）に記憶されている識別コード
（ＯＣ０′−ＯＣ３′）から発生された信号（ＯＣ０−
ＯＣ３、ＯＣ０Ｎ−ＯＣ３Ｎ）が供給される復号手段
（７）と、前記復号手段（７）の出力端子の復号出力信
号（ＲＯＵＴ）に応答して冗長プログラミング負荷回路
（ＰＬＯＡＤＲ）の駆動を前記データライン（Ｄ０−Ｄ
１５）の論理状態に従ってイネーブルするとともにそれ
ぞれ関連するプログラミング負荷回路（ＰＬＯＡＤ０−
ＰＬＯＡＤ１５）の駆動を禁止せしめるスイッチ手段
（ＳＷ，６）とを具えることを特徴とする集積プログラ
ミング回路。 - 【請求項２】 前記スイッチ手段（ＳＷ，６）が前記復
号出力信号（ＲＯＵＴ）及びプログラミング負荷駆動信
号（ＰＧＭ）を受信しそれぞれ関連するプログラミング
負荷回路（ＰＬＯＡＤ０−ＰＬＯＡＤ１５）の制御信号
（ＣＳ０−ＣＳ１５）を出力する論理ゲート（６）と、
前記復号出力信号（ＲＯＵＴ）により制御され、閉成時
に前記プログラミング負荷駆動信号（ＰＧＭ）を冗長プ
ログラミング負荷回路（ＰＬＯＡＤ０−ＰＬＯＡＤ１
５）の冗長制御信号ライン（ＲＣＳＮ）に転送するスイ
ッチ（ＳＷ）とを具え、前記復号出力信号（ＲＯＵＴ）
がアクティブのときは、プログラミング負荷駆動信号
（ＰＧＭ）がアクティブであっても前記制御信号（ＣＳ
０−ＣＳ１５）が禁止されると同時に前記スイッチ（Ｓ
Ｗ）が閉成されるように構成されていることを特徴とす
る請求項１記載の集積プログラミング回路。 - 【請求項３】 各プログラミング負荷制御回路（ＣＮＴ
０−ＣＮＴ１５）が、前記データ信号ライン（Ｄ０−Ｄ
１５）により供給されるデータをアドレスされたメモリ
素子に記憶されている信号（Ｓ）と比較し、このアドレ
スされたメモリ素子が非欠陥列に属するときは当該マト
リクス部分（ＯＤ０−ＯＤ１５）に関連するセンス回路
（ＳＯ０−ＳＯ１５）の出力信号（ＳＯ０−ＳＯ１５）
と比較し、このアドレスされたメモリ素子が欠陥ビット
ラインに属するときは冗長列（ＲＢＬ）の群（ＲＢ）に
関連する冗長センス回路（ＳＡＲ）の出力信号（ＳＯ
Ｒ）と比較する比較回路（１−４）を具え、メモリ装置
がプログラミングモードにあり且つアドレスされたメモ
リ素子がプログラムされてない状態にあるとともにデー
タ信号ライン（Ｄ０−Ｄ１５）により供給されるデータ
の状態がメモリ素子のプログラムされた状態に対応する
場合にのみ前記比較回路（１−４）がプログラム負荷駆
動信号（ＰＧＭ）をアクティブにするよう構成されてい
ることを特徴とする請求項２記載の集積プログラミング
回路。
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|---|---|---|---|
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|---|---|
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |