KR20160012751A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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Abstract

반도체 메모리 장치는 제 1 데이터 저장 영역으로부터 출력된 제 1 데이터; 제 2 데이터 저장 영역으로부터 출력된 제 2 데이터; 제 3 데이터 저장 영역으로부터 출력된 제 3 데이터; 제 4 데이터 저장 영역으로부터 출력된 제 4 데이터; 상기 제 1 데이터와 상기 제 2 데이터를 비교하여 제 1 비교 신호를 생성하는 제 1 비교부; 상기 제 2 데이터와 상기 제 3 데이터를 비교하여 제 2 비교 신호를 생성하는 제 2 비교부; 상기 제 3 데이터와 상기 제 4 데이터를 비교하여 제 3 비교 신호를 생성하는 제 3 비교부; 및 상기 제 1 내지 제 3 비교 신호에 응답하여 결과 신호를 출력하는 신호 조합부를 포함한다.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체집적 회로에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하고, 저장된 데이터를 출력하도록 구성된다.
그러므로, 반도체 메모리 장치는 데이터가 정상적으로 저장되고, 저장된 데이터가 정상적으로 출력되는지를 테스트한다.
반도체 메모리 장치의 모든 데이터 저장 영역에 동일한 데이터를 저장하고, 각각의 데이터 저장 영역에 저장된 데이터가 출력될 경우 모두 동일한 데이터인지를 판단하는 테스트가 반도체 메모리 장치에 수행되며, 이러한 테스트를 수행하는 테스트 회로 또한 반도체 메모리 장치에 포함된다.
본 발명은 저장된 데이터들이 출력될 때 모두 동일한 데이터인지를 판단할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 제 1 데이터 저장 영역으로부터 출력된 제 1 데이터; 제 2 데이터 저장 영역으로부터 출력된 제 2 데이터; 제 3 데이터 저장 영역으로부터 출력된 제 3 데이터; 제 4 데이터 저장 영역으로부터 출력된 제 4 데이터; 상기 제 1 데이터와 상기 제 2 데이터를 비교하여 제 1 비교 신호를 생성하는 제 1 비교부; 상기 제 2 데이터와 상기 제 3 데이터를 비교하여 제 2 비교 신호를 생성하는 제 2 비교부; 상기 제 3 데이터와 상기 제 4 데이터를 비교하여 제 3 비교 신호를 생성하는 제 3 비교부; 및 상기 제 1 내지 제 3 비교 신호에 응답하여 결과 신호를 출력하는 신호 조합부를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 복수개의 데이터 저장 영역; 상기 복수개의 데이터 저장 영역에서 출력되는 각 데이터들을 서로 비교하되, 적어도 하나의 데이터는 다른 데이터와 적어도 복수번이상 비교하도록 구성된 복수개의 비교부; 및 상기 복수개의 비교부의 출력들에 응답하여 결과 신호를 출력하는 신호 조합부를 포함한다.
본 발명에 따른 반도체 메모리 장치는 저장된 데이터들이 출력될 때 모두 동일한 데이터인지를 판단할 수 있어, 반도체 메모리 장치의 불량 유무를 판단할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 3은 도 2의 제 1 비교부의 구성도,
도 4는 도 2의 신호 조합부의 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 제 1 내지 제 4 데이터 저장 영역(10, 20, 30, 40), 및 비교부(50)를 포함한다.
상기 제 1 데이터 저장 영역(10)은 데이터를 저장하고, 저장된 데이터를 제 1 데이터(DQ_A<0:7>)로서 출력하도록 구성될 수 있다.
상기 제 2 데이터 저장 영역(20)은 데이터를 저장하고, 저장된 데이터를 제 2 데이터(DQ_B<0:7>)로서 출력하도록 구성될 수 있다.
상기 제 3 데이터 저장 영역(30)은 데이터를 저장하고, 저장된 데이터를 제 3 데이터(DQ_C<0:7>)로서 출력하도록 구성될 수 있다.
상기 제 4 데이터 저장 영역(30)은 데이터를 저장하고, 저장된 데이터를 제 4 데이터(DQ_D<0:7>)로서 출력하도록 구성될 수 있다.
상기 비교부(50)는 상기 제 1 내지 제 4 데이터(DQ_A<0:7>, DQ_B<0:7>, DQ_C<0:7>, DQ_D<0:7>)가 모두 동일한 데이터인지를 판단하여, 판단 결과를 결과 신호(Result_s)로서 출력한다. 예를 들어, 상기 비교부(50)는 상기 제 1 내지 제 4 데이터(DQ_A<0:7>, DQ_B<0:7>, DQ_C<0:7>, DQ_D<0:7>)가 모두 동일하면 상기 결과 신호(Result_s)를 인에이블시킨다. 상기 비교부(50)는 상기 제 1 내지 제 4 데이터(DQ_A<0:7>, DQ_B<0:7>, DQ_C<0:7>, DQ_D<0:7>)가 모두 동일하지 않으면 상기 결과 신호(Result_s)를 디스에이블시킨다.
이와 같이 구성된 반도체 메모리 장치는 상기 제 1 내지 제 4 데이터 저장 영역(10, 20, 30, 40)에 모두 동일한 데이터를 저장하고, 각 데이터 저장 영역(10, 20, 30, 40)에 저장된 데이터를 상기 제 1 내지 제 4 데이터(DQ_A<0:7>, DQ_B<0:7>, DQ_C<0:7>, DQ_D<0:7>)로서 출력하도록 동작한다. 이때, 상기 비교부(50)는 상기 제 1 내지 제 4 데이터(DQ_A<0:7>, DQ_B<0:7>, DQ_C<0:7>, DQ_D<0:7>)가 모두 동일하면 상기 결과 신호(Result_s)를 인에이블시킨다. 반대로, 상기 비교부(50)는 상기 제 1 내지 제 4 데이터(DQ_A<0:7>, DQ_B<0:7>, DQ_C<0:7>, DQ_D<0:7>)가 모두 동일하지 않으면 상기 결과 신호(Result_s)를 디스에이블시킨다.
반도체 메모리 장치는 상기 결과 신호(Result_s)의 인에이블 여부로서 각 데이터 저장 영역(10, 20, 30, 40)이 정상적으로 데이터를 저장하는지에 대한 테스트를 수행할 수 있다.
상기 제 1 내지 제 4 데이터 저장 영역(10, 20, 30, 40)으로부터 상기 비교부(50)에 상기 제 1 내지 제 4 데이터(DQ_A<0:7>, DQ_B<0:7>, DQ_C<0:7>, DQ_D<0:7>)를 전달하기 위한 데이터 입출력 라인들이 연결되어야 한다. 상기 제 1 내지 제 4 데이터(DQ_A<0:7>, DQ_B<0:7>, DQ_C<0:7>, DQ_D<0:7>) 각각 8개의 비트로 구성되고, 각 비트는 하나의 데이터 입출력 라인으로 상기 비교부(50)에 전달된다. 그러므로, 4개의 데이터 저장 영역(DQ_A<0:7>, DQ_B<0:7>, DQ_C<0:7>, DQ_D<0:7>)으로부터 하나의 비교부(50)에 총 32개의 데이터 입출력 라인이 연결되어야 한다. 하나의 회로에 많은 개수의 데이터 입출력 라인 즉, 메탈 라인(metal line)이 연결됨으로써, 메탈 라인으로 인한 반도체 메모리 장치의 면적 효율이 떨어진다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 2에 도시된 바와 같이, 제 1 내지 제 4 데이터 저장 영역(10, 20, 30, 40), 제 1 내지 제 3 비교부(51, 52, 53), 및 신호 조합부(54)를 포함한다.
상기 제 1 데이터 저장 영역(10)은 데이터를 저장하고, 저장된 데이터를 제 1 데이터(DQ_A<0:7>)로서 출력하도록 구성될 수 있다.
상기 제 2 데이터 저장 영역(20)은 데이터를 저장하고, 저장된 데이터를 제 2 데이터(DQ_B<0:7>)로서 출력하도록 구성될 수 있다.
상기 제 3 데이터 저장 영역(30)은 데이터를 저장하고, 저장된 데이터를 제 3 데이터(DQ_C<0:7>)로서 출력하도록 구성될 수 있다.
상기 제 4 데이터 저장 영역(30)은 데이터를 저장하고, 저장된 데이터를 제 4 데이터(DQ_D<0:7>)로서 출력하도록 구성될 수 있다.
상기 제 1 비교부(51)는 상기 제 1 데이터(DQ_A<0:7>)와 상기 제 2 데이터(DQ_B<0:7>)를 비교하여 제 1 비교 신호(com_s1)를 생성한다. 예를 들어, 상기 제 1 비교부(51)는 상기 제 1 데이터(DQ_A<0:7>)와 상기 제 2 데이터(DQ_B<0:7>)가 모두 동일하면 상기 제 1 비교 신호(com_s1)를 인에이블시킨다. 상기 제 1 비교부(51)는 상기 제 1 데이터(DQ_A<0:7>)와 상기 제 2 데이터(DQ_B<0:7>)가 모두 동일하지 않으면 상기 제 1 비교 신호(com_s1)를 디스에이블시킨다.
상기 제 2 비교부(52)는 상기 제 2 데이터(DQ_B<0:7>)와 상기 제 3 데이터(DQ_C<0:7>)를 비교하여 제 2 비교 신호(com_s2)를 생성한다. 예를 들어, 상기 제 2 비교부(52)는 상기 제 2 데이터(DQ_B<0:7>)와 상기 제 3 데이터(DQ_C<0:7>)가 모두 동일하면 상기 제 2 비교 신호(com_s2)를 인에이블시킨다. 상기 제 2 비교부(52)는 상기 제 2 데이터(DQ_B<0:7>)와 상기 제 3 데이터(DQ_C<0:7>)가 모두 동일하지 않으면 상기 제 2 비교 신호(com_s2)를 디스에이블시킨다.
상기 제 3 비교부(53)는 상기 제 3 데이터(DQ_C<0:7>)와 상기 제 4 데이터(DQ_D<0:7>)를 비교하여 제 3 비교 신호(com_s3)를 생성한다. 예를 들어, 상기 제 3 비교부(53)는 상기 제 3 데이터(DQ_C<0:7>)와 상기 제 4 데이터(DQ_D<0:7>)가 모두 동일하면 상기 제 3 비교 신호(com_s3)를 인에이블시킨다. 상기 제 3 비교부(53)는 상기 제 3 데이터(DQ_C<0:7>)와 상기 제 4 데이터(DQ_D<0:7>)가 모두 동일하지 않으면 상기 제 3 비교 신호(com_s3)를 디스에이블시킨다.
상기 신호 조합부(54)는 상기 제 1 내지 제 3 비교 신호(com_s1, com_s2, com_s3)에 응답하여 결과 신호(Result_s)를 생성한다. 예를 들어, 상기 신호 조합부(54)는 상기 제 1 내지 제 3 비교 신호(com_s1, com_s2, com_s3)중 하나라도 디스에이블되면 상기 결과 신호(Result_s)를 디스에이블시킨다. 상기 신호 조합부(54)는 상기 제 1 내지 제 3 비교 신호(com_s1, com_s2, com_s3)가 모두 인에이블되어야만 상기 결과 신호(Result_s)를 인에이블시킨다.
상기 제 1 내기 제 3 비교부(51, 52, 53)는 각각의 구성이 입력되는 신호와 출력되는 신호만 다를 뿐 모두 동일하다. 그러므로, 상기 제 1 비교부(51)의 구성을 설명함으로써, 나머지 비교부(52, 53)의 구성 설명을 대신한다.
상기 제 1 비교부(51)는 도 3에 도시된 바와 같이, 제 1 내지 제 8 판단부(51-1. 51-2, 51-3, 51-4, 51-5, 51-6, 51-7, 51-8), 및 비교 신호 생성부(51-9)를 포함한다.
상기 제 1 판단부(51-1)는 상기 제 1 데이터(DQ_A<0:7>) 중 첫번째 비트(DQ_A<0>)와 상기 제 2 데이터(DQ_B<0:7>) 중 첫번째 비트(DQ_B<0>)를 비교하여 제 1 판단 신호(D_s1)를 생성한다. 예를 들어, 상기 제 1 판단부(51-1)는 상기 제 1 데이터(DQ_A<0:7>) 중 첫번째 비트(DQ_A<0>)와 상기 제 2 데이터(DQ_B<0:7>) 중 첫번째 비트(DQ_B<0>)가 동일하면 상기 제 1 판단 신호(D_s1)를 로우 레벨로 인에이블시킨다. 상기 제 1 판단부(51-1)는 상기 제 1 데이터(DQ_A<0:7>) 중 첫번째 비트(DQ_A<0>)와 상기 제 2 데이터(DQ_B<0:7>) 중 첫번째 비트(DQ_B<0>)가 서로 다르면 상기 제 1 판단 신호(D_s1)를 하이 레벨로 디스에이블시킨다.
상기 제 1 판단부(51-1)는 익스클루시브 오어 게이트(exclusive or gate, XOR)를 포함할 수 있다. 상기 익스클루시브 오어 게이트(XOR)는 상기 제 1 데이터(DQ_A<0:7>) 중 첫번째 비트(DQ_A<0>)와 상기 제 2 데이터(DQ_B<0:7>) 중 첫번째 비트(DQ_B<0>)를 입력 받고, 상기 제 1 판단 신호(D_s1)를 출력한다.
상기 제 2 판단부(51-2)는 상기 제 1 데이터(DQ_A<0:7>) 중 두번째 비트(DQ_A<1>)와 상기 제 2 데이터(DQ_B<0:7>) 중 두번째 비트(DQ_B<1>)를 비교하여 제 2 판단 신호(D_s2)를 생성한다. 예를 들어, 상기 제 2 판단부(51-2)는 상기 제 1 데이터(DQ_A<0:7>) 중 두번째 비트(DQ_A<1>)와 상기 제 2 데이터(DQ_B<0:7>) 중 두번째 비트(DQ_B<1>)가 동일하면 상기 제 2 판단 신호(D_s2)를 로우 레벨로 인에이블시킨다. 상기 제 2 판단부(51-2)는 상기 제 1 데이터(DQ_A<0:7>) 중 두번째 비트(DQ_A<1>)와 상기 제 2 데이터(DQ_B<0:7>) 중 두번째 비트(DQ_B<1>)가 서로 다르면 상기 제 2 판단 신호(D_s2)를 하이 레벨로 디스에이블시킨다. 상기 제 2 판단부(51-2)는 상기 제 1 판단부(51-1)와 동일하게 익스클루시브 오어 게이트(exclusive or gate)로 구성될 수 있다.
상기 제 3 판단부(51-3)는 상기 제 1 데이터(DQ_A<0:7>) 중 세번째 비트(DQ_A<2>)와 상기 제 2 데이터(DQ_B<0:7>) 중 세번째 비트(DQ_B<2>)를 비교하여 제 3 판단 신호(D_s3)를 생성한다. 예를 들어, 상기 제 3 판단부(51-3)는 상기 제 1 데이터(DQ_A<0:7>) 중 세번째 비트(DQ_A<2>)와 상기 제 2 데이터(DQ_B<0:7>) 중 세번째 비트(DQ_B<2>)가 동일하면 상기 제 3 판단 신호(D_s3)를 로우 레벨로 인에이블시킨다. 상기 제 3 판단부(51-3)는 상기 제 1 데이터(DQ_A<0:7>) 중 세번째 비트(DQ_A<2>)와 상기 제 2 데이터(DQ_B<0:7>) 중 세번째 비트(DQ_B<2>)가 서로 다르면 상기 제 3 판단 신호(D_s3)를 하이 레벨로 디스에이블시킨다. 상기 제 3 판단부(51-3)는 상기 제 1 판단부(51-1)와 동일하게 익스클루시브 오어 게이트(exclusive or gate)로 구성될 수 있다.
상기 제 4 판단부(51-4)는 상기 제 1 데이터(DQ_A<0:7>) 중 네번째 비트(DQ_A<3>)와 상기 제 2 데이터(DQ_B<0:7>) 중 네번째 비트(DQ_B<3>)를 비교하여 제 4 판단 신호(D_s4)를 생성한다. 예를 들어, 상기 제 4 판단부(51-4)는 상기 제 1 데이터(DQ_A<0:7>) 중 네번째 비트(DQ_A<2>)와 상기 제 2 데이터(DQ_B<0:7>) 중 네번째 비트(DQ_B<3>)가 동일하면 상기 제 4 판단 신호(D_s4)를 로우 레벨로 인에이블시킨다. 상기 제 4 판단부(51-4)는 상기 제 1 데이터(DQ_A<0:7>) 중 네번째 비트(DQ_A<3>)와 상기 제 2 데이터(DQ_B<0:7>) 중 네번째 비트(DQ_B<3>)가 서로 다르면 상기 제4 판단 신호(D_s4)를 하이 레벨로 디스에이블시킨다. 상기 제 4 판단부(51-4)는 상기 제 1 판단부(51-1)와 동일하게 익스클루시브 오어 게이트(exclusive or gate)로 구성될 수 있다.
상기 제 5 판단부(51-5)는 상기 제 1 데이터(DQ_A<0:7>) 중 다섯번째 비트(DQ_A<4>)와 상기 제 2 데이터(DQ_B<0:7>) 중 다섯번째 비트(DQ_B<4>)를 비교하여 제 5 판단 신호(D_s5)를 생성한다. 예를 들어, 상기 제 5 판단부(51-5)는 상기 제 1 데이터(DQ_A<0:7>) 중 다섯번째 비트(DQ_A<4>)와 상기 제 2 데이터(DQ_B<0:7>) 중 다섯번째 비트(DQ_B<4>)가 동일하면 상기 제 5 판단 신호(D_s5)를 로우 레벨로 인에이블시킨다. 상기 제 5 판단부(51-5)는 상기 제 1 데이터(DQ_A<0:7>) 중 다섯번째 비트(DQ_A<4>)와 상기 제 2 데이터(DQ_B<0:7>) 중 다섯번째 비트(DQ_B<4>)가 서로 다르면 상기 제5 판단 신호(D_s5)를 하이 레벨로 디스에이블시킨다. 상기 제 5 판단부(51-5)는 상기 제 1 판단부(51-1)와 동일하게 익스클루시브 오어 게이트(exclusive or gate)로 구성될 수 있다.
상기 제 6 판단부(51-6)는 상기 제 1 데이터(DQ_A<0:7>) 중 여섯번째 비트(DQ_A<5>)와 상기 제 2 데이터(DQ_B<0:7>) 중 여섯번째 비트(DQ_B<5>)를 비교하여 제 6 판단 신호(D_s6)를 생성한다. 예를 들어, 상기 제 6 판단부(51-6)는 상기 제 1 데이터(DQ_A<0:7>) 중 여섯번째 비트(DQ_A<5>)와 상기 제 2 데이터(DQ_B<0:7>) 중 여섯번째 비트(DQ_B<5>)가 동일하면 상기 제 6 판단 신호(D_s6)를 로우 레벨로 인에이블시킨다. 상기 제 6 판단부(51-6)는 상기 제 1 데이터(DQ_A<0:7>) 중 여섯번째 비트(DQ_A<5>)와 상기 제 2 데이터(DQ_B<0:7>) 중 여섯번째 비트(DQ_B<5>)가 서로 다르면 상기 제6 판단 신호(D_s6)를 하이 레벨로 디스에이블시킨다. 상기 제 6 판단부(51-6)는 상기 제 1 판단부(51-1)와 동일하게 익스클루시브 오어 게이트(exclusive or gate)로 구성될 수 있다.
상기 제 7 판단부(51-7)는 상기 제 1 데이터(DQ_A<0:7>) 중 일곱번째 비트(DQ_A<6>)와 상기 제 2 데이터(DQ_B<0:7>) 중 일곱번째 비트(DQ_B<6>)를 비교하여 제 7 판단 신호(D_s7)를 생성한다. 예를 들어, 상기 제 7 판단부(51-7)는 상기 제 1 데이터(DQ_A<0:7>) 중 일곱번째 비트(DQ_A<6>)와 상기 제 2 데이터(DQ_B<0:7>) 중 일곱번째 비트(DQ_B<6>)가 동일하면 상기 제 7 판단 신호(D_s7)를 로우 레벨로 인에이블시킨다. 상기 제 7 판단부(51-7)는 상기 제 1 데이터(DQ_A<0:7>) 중 일곱번째 비트(DQ_A<6>)와 상기 제 2 데이터(DQ_B<0:7>) 중 일곱번째 비트(DQ_B<6>)가 서로 다르면 상기 제7 판단 신호(D_s7)를 하이 레벨로 디스에이블시킨다. 상기 제 7 판단부(51-7)는 상기 제 1 판단부(51-1)와 동일하게 익스클루시브 오어 게이트(exclusive or gate)로 구성될 수 있다.
상기 제 8 판단부(51-8)는 상기 제 1 데이터(DQ_A<0:7>) 중 여덟번째 비트(DQ_A<7>)와 상기 제 2 데이터(DQ_B<0:7>) 중 여덟번째 비트(DQ_B<7>)를 비교하여 제 8 판단 신호(D_s8)를 생성한다. 예를 들어, 상기 제 8 판단부(51-8)는 상기 제 1 데이터(DQ_A<0:7>) 중 여덟번째 비트(DQ_A<7>)와 상기 제 2 데이터(DQ_B<0:7>) 중 여덟번째 비트(DQ_B<7>)가 동일하면 상기 제 8 판단 신호(D_s8)를 로우 레벨로 인에이블시킨다. 상기 제 8 판단부(51-8)는 상기 제 1 데이터(DQ_A<0:7>) 중 여덟번째 비트(DQ_A<7>)와 상기 제 2 데이터(DQ_B<0:7>) 중 여덟번째 비트(DQ_B<7>)가 서로 다르면 상기 제8 판단 신호(D_s8)를 하이 레벨로 디스에이블시킨다. 상기 제 8 판단부(51-8)는 상기 제 1 판단부(51-1)와 동일하게 익스클루시브 오어 게이트(exclusive or gate)로 구성될 수 있다.
상기 비교 신호 생성부(51-9)는 상기 제 1내지 제 8 판단 신호(D_s1~D_s8) 중 하나라도 디스에이블되면 상기 제 1 비교 신호(com_s1)를 디스에이블시킨다. 또한 상기 비교 신호 생성부(51-9)는 상기 제 1 내지 제 8 판단 신호(D_s1~ D_s8)가 모두 인에이블되면 상기 제 1 비교 신호(com_s1)를 인에이블시킨다.
상기 비교 신호 생성부(51-9)는 제 1 노어 게이트(NOR1) 및 제 1인버터(IV1)를 포함한다. 상기 제 1 노어 게이트(NOR1)는 상기 제 1 내지 제 8 판단 신호(D_s1 ~ D_s8)를 입력 받는다. 상기 제 1 인버터(IV1)는 상기 제 1 노어 게이트(NOR1)의 출력 신호를 입력 받아 상기 제 1 비교 신호(com_s1)를 출력한다.
상기 신호 조합부(54)는 도 4에 도시된 바와 같이, 제 2 노어 게이트(NOR2), 및 제 2 인버터(IV2)를 포함한다. 상기 제 2 노어 게이트(NOR2)는 상기 제 1 내지 제 3 비교 신호(com_s1, com_s2, com_s3)를 입력 받는다. 상기 제 2 인버터(IV2)는 상기 제 2 노어 게이트(NOR2)의 출력 신호를 입력 받아 상기 결과 신호(Result_s)로서 출력한다.
상기 신호 조합부(54)는 상기 제 1 내기 제 3 비교 신호(com_s1, com_s2, com_s3)가 모두 로우 레벨로 인에이블되면 로우 레벨로 인에이블되는 상기 결과 신호(Result_s)를 출력한다. 상기 신호 조합부(54)는 상기 제 1 내지 제 3 비교 신호(com_s1, com_s2, com_s3) 중 하나라도 하이 레벨로 디스에이블되면 상기 결과 신호(Result_s)를 하이 레벨로 디스에이블시킨다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
제 1 데이터 저장 영역(10), 제 2 데이터 저장 영역(20), 제 3 데이터 저장 영역(30), 및 상기 제 4 데이터 저장 영역(40)에 동일한 데이터를 저장시킨 이후 저장된 데이터를 출력한다. 이때, 상기 제 1 데이터 저장 영역(10)에서 출력되는 데이터는 제 1 데이터(DQ_A<0:7>)이고, 상기 제 2 데이터 저장 영역(20)에서 출력되는 데이터는 제 2 데이터(DQ_B<0:7>)이며, 상기 제 3 데이터 저장 영역(30)에서 출력되는 데이터는 제 3 데이터(DQ_C<0:7>)이고, 상기 제 4 데이터 저장 영역(40)에서 출력되는 데이터는 제 4 데이터(DQ_D<0:7>)이다.
제 1 비교부(51)는 상기 제 1 데이터(DQ_A<0:7>)와 상기 제 2 데이터(DQ_B<0:7>)가 모두 동일할 경우 제 1 비교 신호(com_s1)를 로우 레벨로 인에이블시킨다. 또한 상기 제 1 비교부(51)는 상기 제 1 데이터(DQ_A<0:7>)와 상기 제 2 데이터(DQ_B<0:7>)가 동일하지 않을 경우 상기 제 1 비교 신호(com_s1)를 하이 레벨로 디스에이블시킨다.
제 2 비교부(52)는 상기 제 2 데이터(DQ_B<0:7>)와 상기 제 3 데이터(DQ_C<0:7>)가 모두 동일할 경우 제 2 비교 신호(com_s1)를 로우 레벨로 인에이블시킨다. 또한 상기 제 2 비교부(52)는 상기 제 2 데이터(DQ_B<0:7>)와 상기 제 3 데이터(DQ_C<0:7>)가 동일하지 않을 경우 상기 제 2 비교 신호(com_s2)를 하이 레벨로 디스에이블시킨다.
제 3 비교부(53)는 상기 제 3 데이터(DQ_D<0:7>)와 상기 제 4 데이터(DQ_D<0:7>)가 모두 동일할 경우 제 3 비교 신호(com_s1)를 로우 레벨로 인에이블시킨다. 또한 상기 제 3 비교부(53)는 상기 제 3 데이터(DQ_C<0:7>)와 상기 제 4 데이터(DQ_D<0:7>)가 동일하지 않을 경우 상기 제 3 비교 신호(com_s3)를 하이 레벨로 디스에이블시킨다.
신호 조합부(54)는 상기 제 1 내지 제 3 비교 신호(com_s1, com_s2, com_3)가 모두 로우 레벨로 인에이블되면 로우 레벨로 인에이블된 결과 신호(Result_s)를 출력한다. 또한 상기 신호 조합부(54)는 상기 제 1 내지 제 3 비교 신호(com_s1, com_s2, com_s3)중 하나라도 하이 레벨로 디스에이블되면 상기 결과 신호(Result_s)를 하이 레벨로 디스에이블시킨다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 표로 만들면 다음과 같다. L: 동일함, H: 동일하지 않음
DQ_A<0:7>와 DQ_B<0:7>의 비교 결과 DQ_B<0:7>와 DQ_C<0:7>의 비교 결과 DQ_C<0:7>와 DQ_D<0:7>의 비교 결과 결과 신호(Result_s)
L L L L(인에이블)
L L H H(디스에이블)
L H L H(디스에이블)
L H H H(디스에이블)
H L L H(디스에이블)
H L H H(디스에이블)
H H L H(디스에이블)
H H H H(디스에이블)
상기 표와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 복수개의 데이터 저장 영역으로부터 출력된 데이터들이 모두 동일할 경우 결과 신호를 인에이블시키고, 동일하지 않을 경우 결과 신호를 디스에이블시켜, 복수개의 데이터 저장 영역이 정상적으로 데이터를 저장하였는지를 알 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 복수개의 데이터 저장 영역에서 출력되는 각 데이터들을 서로 비교하되, 적어도 하나의 데이터(예들 들어, 제 2 및 제 3 데이터(DQ_B<0:7>, DQ_C<0:7>)는 다른 데이터와 적어도 복수번이상 비교하도록 복수개의 비교부를 포함한다. 더욱 상세히 설명하면, 상기 복수개의 비교부는 상기 복수개의 데이터 저장 영역에서 출력되는 데이터들 중 적어도 하나의 데이터를 서로 다른 데이터 저장 영역에서 출력되는 2개 이상의 데이터와 각각 비교하도록 구성된다. 도 2를 참조하면, 상기 제 2 데이터(DQ_B<0:7>)는 상기 제 1 데이터(DQ_A<0:7>)와 비교되고, 상기 제 3 데이터(DQ_C<0:7>)와 비교되며, 상기 제 3 데이터(DQ_C<0:7>)는 상기 제 2 데이터(DQ_B<0:7>)와 비교되고 상기 제 4 데이터(DQ_D<0:7>)와 비교된다. 도2에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 도시된 반도체 메모리 장치와는 달리 각 데이터 저장 영역으로부터 출력된 데이터들을 분산시켜 비교함으로써, 즉 두 개의 데이터 저장 영역에서 출력된 데이터들을 각각 비교함으로써, 각각의 데이터 저장 영역에서 출력되는 데이터를 전달하기 위한 데이터 입출력 라인의 분산 배치시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (8)

  1. 제 1 데이터 저장 영역으로부터 출력된 제 1 데이터;
    제 2 데이터 저장 영역으로부터 출력된 제 2 데이터;
    제 3 데이터 저장 영역으로부터 출력된 제 3 데이터;
    제 4 데이터 저장 영역으로부터 출력된 제 4 데이터;
    상기 제 1 데이터와 상기 제 2 데이터를 비교하여 제 1 비교 신호를 생성하는 제 1 비교부;
    상기 제 2 데이터와 상기 제 3 데이터를 비교하여 제 2 비교 신호를 생성하는 제 2 비교부;
    상기 제 3 데이터와 상기 제 4 데이터를 비교하여 제 3 비교 신호를 생성하는 제 3 비교부; 및
    상기 제 1 내지 제 3 비교 신호에 응답하여 결과 신호를 출력하는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 내지 제 3 비교부 각각은
    각각에 입력되는 데이터가 모두 동일하면 각 비교 신호를 인에이블시키고, 동일하지 않으면 각 비교 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 신호 조합부는
    상기 제 1 내지 제 3 비교 신호가 모두 인에이블되면 상기 결과 신호를 인에이블시키고, 상기 제 1 내지 제 3 비교 신호 중 하나라도 디스에이블되면 상기 결과 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  4. 복수개의 데이터 저장 영역;
    상기 복수개의 데이터 저장 영역에서 출력되는 각 데이터들을 서로 비교하되, 적어도 하나의 데이터는 다른 데이터와 적어도 복수번이상 비교하도록 구성된 복수개의 비교부; 및
    상기 복수개의 비교부의 출력들에 응답하여 결과 신호를 출력하는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 복수개의 비교부는
    상기 복수개의 데이터 저장 영역에서 출력되는 데이터들 중 적어도 하나의 데이터를 서로 다른 데이터 저장 영역에서 출력되는 2개 이상의 데이터와 각각 비교하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 복수개의 데이터 저장 영역은 제 1 내지 제 4 데이터 저장 영역을 포함하고,
    상기 복수개의 비교부는 제 1 내지 제 3 비교부를 포함하며,
    상기 제 1 비교부는 상기 제 1 데이터 저장 영역과 상기 제 2 데이터 저장 영역으로부터 출력된 데이터를 비교하고,
    상기 제 2 비교부는 상기 제 2 데이터 저장 영역과 상기 제 3 데이터 저장 영역으로부터 출력된 데이터를 비교하고,
    상기 제 3 비교부는 상기 제 3 데이터 저장 영역과 상기 제 4 데이터 저장 영역으로부터 출력된 데이터를 비교하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 내지 제 3 비교부 각각은
    각각에 입력되는 데이터가 모두 동일하면 각 비교 신호를 인에이블시키고, 동일하지 않으면 각 비교 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 신호 조합부는
    상기 제 1 내지 제 3 비교부 각각에서 출력된 비교 신호들이 모두 인에이블되면 상기 결과 신호를 인에이블시키고,
    상기 제 1 내지 제 3 비교부 각각에서 출력된 비교 신호들 중 하나라도 디스에이블되면 상기 결과 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
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