JP5345508B2

JP5345508B2 - 半導体メモリテスト装置

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Publication number: JP5345508B2
Application number: JP2009258985A
Authority: JP
Inventors: 雅人廣嶋; 栄俊斉藤
Original assignee: Toshiba Corp; Toppan Inc
Current assignee: Toshiba Corp; Toppan Inc
Priority date: 2009-11-12
Filing date: 2009-11-12
Publication date: 2013-11-20
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Description

本発明は、フラッシュメモリ等の半導体メモリの不良セルを自動的に判定する半導体メモリテスト装置に関する。

数百Ｋビット単位の複数のメモリセルを一括で消去する方式の、所謂フラッシュメモリはセル面積が小さく、大容量化が容易なＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅ＆ＰｒｏｇｒａｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）としてよく知られている。

このフラッシュメモリについて、シンプルなメモリセル構造と大規模の複数セルを一括で同時に消去することにより、消去時にばらつきが生じて、１〜数ビットの不良セルが発生するチップが存在する。この不良セルが存在すると後々消去不良となるので、テスト工程で不良と判定する必要がある。

図５は、フラッシュメモリの書き込みセルと消去セルとの閾値分布を示す説明図である。
書き込み時は、ホットエレクトロン注入により閾値が高くなり、設定された書き込み判定レベル（例えば６Ｖ）を超えると、内部の自動判定回路により書き込み完了と判定される。

また、消去時には数百Ｋビット単位で一括消去され、ファウラーノルトハイムのトンネル電流によって閾値が下がり、設定された消去判定レベル（例えば３．７５Ｖ）より閾値が下がれば自動判定回路により消去終了と判定される。

例えば、１２８Ｍｂｉｔのフラッシュメモリの場合には、書き込みセルも消去セルも１億２千８百万セル分の分布となり、書き込みを行ったセルも消去を行ったセルも理論的には正規分布を示す。

しかしながら、特に消去に関して不良ビットがあると消去が遅くなり、正規分布を外れて図６に示すような離れビットになる。離れビットが存在すると消去時の閾値分布が見かけ上広がるので、最も消去が早いセルは過消去状態となり不良となってしまう。したがって、テスト時にこの離れビットの存在を検知して不良と判断する必要が有る。

従来技術では、図７に示すように、通常は内部回路により設定される消去判定レベルである３．７５Ｖを外部からテスターで入力した後、消去判定レベルから例えば０．０５Ｖステップで判定電圧レベル（この場合はメモリセルのゲート電圧）を順次入力し、閾値分布における離れビットを１ビット毎にチェックし判定していた。

特開２００３−２２３８００号公報

しかしながら、従来技術にかかる判定方法では、テスト時間が長くなることから、高価なテスターを長時間使用し、テストコストが大幅に高くなるという問題があった。

本発明はかかる課題を解決するためになされたもので、高価なテスターを長時間使用することなく離れビット判定を行うことが可能な半導体メモリテスト装置を提供することを目的とする。

本発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、半導体メモリのメモリセルについて離れビットを有する不良セルであるか否かを、所定のビット単位で判定する第１の判定部であって、前記ビット単位内の不良ビットの数が１ビット又は２ビットであるか否かを判定し、当該判定結果を示す第１の判定信号を出力する第１判定回路と、前記ビット単位内の不良ビットの数が０ビットであるか否かを判定し、当該判定結果を示す第２の判定信号を出力する第２判定回路とを有する第１の判定部と、前記第１の判定部で不良セルと判定されたメモリセルに関する情報が記憶される記憶部と、前記メモリセルを所定のビット単位で判定するときに、前記第１判定回路が出力する前記第１の判定信号に基づいて、前記ビット単位内での離れビットの数を前記記憶部に記憶させて計数する計数部と、前記計数部により計数された前記離れビットの数と、前記第２判定回路が出力する前記第２の判定信号とに基づいて、前記メモリセルが不良セルであるか否かを判定する第２の判定部と、を前記半導体メモリを有する半導体チップ内に備えることを特徴とする半導体メモリテスト装置である。

また、請求項２に記載の発明は、前記半導体メモリのテストを制御するプログラムを記憶する不揮発性記憶部を前記半導体チップ内に備えずに構成され、前記計数部は、前記メモリセルを前記ビット単位で判定するときに、前記第１判定回路が出力する前記第１の判定信号に基づいて、当該ビット単位内に１又は２ビットの離れビットが生じている個数を計数し、前記第２の判定部は、前記計数部で計数された前記１又は２ビットの離れビットが生じている個数と、前記第２判定回路が出力する前記第２の判定信号とに基づいて、前記メモリセルを不良セルと判定する、ことを特徴とする請求項１に記載の半導体メモリテスト装置である。

また、請求項３に記載の発明は、前記半導体メモリのテストを制御するプログラムを記憶する不揮発性記憶部を前記半導体チップ内に備えずに構成され、前記第１判定回路は、前記ビット単位内の不良ビットの数が１ビット又は２ビットである場合に、当該不良ビットの数が２ビットであるか否かを示す第３の判定信号を出力し、前記計数部は、前記メモリセルを前記ビット単位で判定するときに、前記第１判定回路が出力する前記第１の判定信号及び前記第３の判定信号に基づいて、当該ビット単位内に１ビットの離れビットが生じている個数を計数するとともに、当該ビット単位内に２ビットの離れビットが生じている個数を計数し、前記第２の判定部は、前記計数部で計数された前記１ビットの離れビットが生じている個数と前記２ビットの離れビットが生じている個数と、前記第２判定回路が出力する前記第２の判定信号とに基づいて、前記メモリセルを不良セルと判定する、ことを特徴とする請求項１に記載の半導体メモリテスト装置である。

本発明によれば、チップ内部に離れビットを自動的に判定する機能ブロックを組み込むことにより、高価なテスターを長時間使用することなく離れビット判定を行うことが可能な半導体メモリテスト装置を提供することが可能となる。

本発明の第１の実施形態にかかる半導体メモリテスト装置の構成を示す構成図である。本発明の第１の実施形態にかかる半導体メモリテスト装置の動作を示すフローチャートである。本発明の第２の実施形態にかかる半導体メモリテスト装置の構成を示す構成図である。本発明の第２の実施形態にかかる半導体メモリテスト装置の動作を示すフローチャートである。フラッシュメモリの書き込みセルと消去セルとの閾値分布を示す説明図である。フラッシュメモリの消去セルの閾値分布における離れビットについて示す説明図である。従来技術でのフラッシュメモリ消去セルの閾値分布における離れビット判定方法を示す説明図である。

＜第１の実施形態＞
以下、図面を参照して本発明の実施形態について説明する。図１は第１の実施形態における半導体メモリテスト装置の構成を示すブロック図である。図１の半導体メモリテスト装置は、判定回路部（第１の判定部、第２の判定部、計数部）１００と、カウンタ回路部（記憶部）２００とを有し、判定回路部１００は、離れＢｉｔ用Ｖｅｒｉｆｙ回路１０１と、Ｖｅｒｉｆｙ回路１０２と、ラッチ素子１０３、１０４と、ＳＲフリップフロップ素子１０５と、ＮＯＲ素子Ｒ１、Ｒ２と、ＮＯＴ素子Ｎ１〜Ｎ３と、ＮＡＮＤ素子Ａ１〜Ａ４と、ＥＸＮＯＲ素子Ｅ１とを具備している。

カウンタ回路部２００は、カウンタ素子２０１、２０２と、ＮＯＲ素子Ｒ３と、ＮＯＴ素子Ｎ４とを具備している。また、半導体メモリテスト装置内には、離れビット判定時の不良セルのアドレス等の情報を記憶するためのレジスタを有するものとする。

信号Ａ＿ＢＬＫＡＤは、ブロックアドレスを進める際に「Ｈ」にされる。信号ＣＭＰＳＥＴは、判定電圧との比較結果の取り込み信号である。信号ＣＭＰＲＳＴは、比較結果の初期化のための信号である。信号ＩＮＨＭＤは、ブロックアドレスのインクリメント時に遷移する準備ステートに対応する信号である。信号ＰＯＮＲＳＴはＰｏｗｅｒＯｎ時のリセット信号である。信号ＦＡＩＬＳＥＴは、レジスタに不良セルに関する情報を記憶するときに出力される信号である。

この信号Ａ＿ＢＬＫＡＤ、信号ＣＭＰＳＥＴ、信号ＣＭＰＲＳＴ、信号ＩＮＨＭＤ、および、信号ＰＯＮＲＳＴは、それぞれ、当該半導体メモリテスト装置を制御する上位制御装置から、当該半導体メモリテスト装置に入力される信号である。そして、当該半導体メモリテスト装置からは、信号ＦＡＩＬＳＥＴが、出力される。

離れＢｉｔ用Ｖｅｒｉｆｙ回路１０１は、離れビット判定を１６ビット単位で行った場合に、ＮＧビットが０又は３ビット以上のときに「Ｈ（ハイ）」を出力する。またＶｅｒｉｆｙ回路１０２は、ＮＧビットが０ビットのときに「Ｈ」を出力する。

判定回路部１００では、判定結果Ｃｏｍｐａｒｅ［１５：０］が離れＢｉｔ用Ｖｅｒｉｆｙ回路１０１、Ｖｅｒｉｆｙ回路１０２にそれぞれ入力され、信号ＶＦＹＯＫ、ＩＴＶＯＫがそれぞれ出力されている。信号ＶＦＹＯＫはＮＯＴ素子Ｎ２を介しラッチ素子１０３に入力され、信号ＩＴＶＯＫはラッチ素子１０４に入力される。信号ＣＭＰＳＥＴがラッチ素子１０３、１０４のそれぞれのクロック端子に接続される。また信号ＩＴＶＲＳＴがラッチ素子１０３、１０４のそれぞれのリセット端子に接続されている。

ラッチ素子１０３の出力はＮＡＮＤ素子Ａ１に入力され、ラッチ素子１０４の出力はＮＡＮＤ素子Ａ１とＮＯＲ素子Ｒ１に入力される。また信号ＣＭＰＲＳＴ、ＦＵＬＬＮＧがＮＯＲ素子Ｒ１に入力され、ＮＯＲ素子Ｒ１からは信号ＮＧＣＯＵＮＴＵＰが出力されている。
また、信号ＮＧＣＯＵＮＴＵＰはＮＯＴ素子Ｎ１の入力端子に入力され、このＮＯＴ素子Ｎ１の出力端子からは信号ＮＧＣＯＵＮＴＵＰＢが出力される。

ＮＡＮＤ素子Ａ２はＳＲフリップフロップ素子１０５のＳＥＴ端子に接続され、ＳＲフリップフロップ素子１０５からは信号ＯＫＦＩＸが出力される。また信号ＩＴＶＲＳＴはＳＲフリップフロップ素子１０５のＲＥＳＥＴ端子に接続されている。

信号ＮＧＣＯＵＮＴ０、ＮＧＣＯＵＮＴ１はＮＡＮＤ素子Ａ３及びＥＸＮＯＲ素子Ｅ１に入力され、ＮＡＮＤ素子Ａ３の出力はＮＡＮＤ素子Ａ２とＮＯＴ素子Ｎ３に入力されている。
ＮＯＴ素子Ｎ３からは信号ＦＵＬＬＮＧが出力される。ＥＸＮＯＲ素子Ｅ１の出力は、信号ＯＫＦＩＸと共にＮＯＲ素子Ｒ２に入力され、ＮＯＲ素子Ｒ２の出力と信号ＩＮＨＭＤとがＮＡＮＤ素子Ａ４に入力され、ＮＡＮＤ素子Ａ４からは信号ＦＡＩＬＳＥＴが出力されている。

カウンタ回路部２００では、信号Ａ＿ＢＬＫＡＤ、ＰＯＮＲＳＴがＮＯＲ素子Ｒ３に入力され、ＮＯＲ素子Ｒ３の出力がＮＯＴ素子Ｎ４を介しカウンタ素子２０１、２０２のＲＥＳＥＴ端子にそれぞれ入力される。信号ＮＧＣＯＵＮＴＵＰ、ＮＧＣＯＵＮＴＵＰＢがカウンタ素子２０１に入力され、カウンタ素子２０１、２０２が接続されている。カウンタ素子２０１、２０２からはそれぞれ信号ＮＧＣＯＵＮＴ０、ＮＧＣＯＵＮＴ１が出力されている。

次に、図１を用いて説明した本発明の第１の実施形態による半導体メモリテスト装置の動作について説明する。図２は本発明の実施形態の半導体メモリテスト装置の動作内容を示すフローチャートである。

ステップＳ０では、離れビット測定のためのテスト条件の設定が行われる。即ち、全メモリセルを消去状態にしてテストモードに入り、判定開始電圧レベル、判定終了電圧レベル、判定電圧ステップ等が設定される。このときの消去判定レベルは例えば３．７５Ｖとしている。また、たとえば、判定開始電圧レベル（判定電圧レベルの初期値）を、３．５Ｖに設定し、判定終了電圧レベルを３．７５Ｖに設定し、判定電圧ステップを０．０５Ｖに設定する。

ステップＳ１では、チップイレースコマンドを出力し、テスト対象となる全メモリセルを消去状態にする。

ステップＳ２では、判定電圧レベルでの離れビット判定を行う。なお、最初にこのステップＳ２が実行される場合、判定電圧レベルは、判定開始電圧レベルである３．５Ｖ。この時の判定は１ワード（１６ビット）単位で行う。
具体的には、信号ＣＭＰＳＥＴが入力されたことに応じて、ラッチ素子１０３、１０４は、離れＢｉｔ用Ｖｅｒｉｆｙ回路１０１とＶｅｒｉｆｙ回路１０２とから出力される信号ＶＦＹＯＫ及び信号ＩＴＶＯＫを取り込む。尚、信号ＣＭＰＳＥＴ＝Ｈとなるまでに、Ｃｏｍｐａｒｅの結果によって生成されるＶＦＹＯＫ、および、ＩＴＶＯＫは確定している。ここでは、本実施形態では離れビット判定を１６ビット単位で行う場合について記載するが、このビット単位数に限るものではない。
このステップＳ２で判定した結果、離れビットがある場合には、ステップＳ３に進み、離れビットがない場合には、後述するステップＳ７に進む。

ステップＳ３では、ステップＳ２の判定した結果、離れビットが有る場合であって、判定結果Ｃｏｍｐａｒｅ［１５：０］が入力された後の離れＢｉｔ用Ｖｅｒｉｆｙ回路１０１の出力ＩＴＶＯＫが、「Ｈ」の場合はステップＳ６へ進み、「Ｌ（ロー）」の場合はステップＳ４へ進む。
ステップＳ４では、信号ＮＧＣＯＵＮＴＵＰが「Ｈ」、信号ＮＧＣＯＵＮＴＵＰＢが「Ｌ」で、カウンタ素子２０１、２０２でのカウントが加算されることにより、１６ビット内にＮＧビットがあるのでＮＧカウントを“１”加算する。

ステップＳ５は、信号ＯＫＦＩＸの状態により、ＮＧカウントが２以内であるかを判定する。信号ＯＫＦＩＸが「Ｌ」であり、即ちＮＧカウントが２以内である場合はステップＳ７へと進み、信号ＯＫＦＩＸが「Ｈ」であり、即ちＮＧカウントが３以上である場合はステップＳ６へと進む。なお、このステップＳ５において、ＮＧカウントが２以内であるかを判定は、信号ＮＧＣＯＵＮＴ０〜１の結果に基づいて判定する。

ステップＳ６は、不良ビットが０もしくは３以上の場合の処理に相当し、このステップＳ６では、離れビットが無い状態と判定し、Ｖｅｒｉｆｙ回路１０２の出力を「Ｈ」にする。ここで、不良ビットが３以上の場合については、そのときの判定電圧が閾値分布の勾配部分にあるものとみなし、離れビットで無いと判定している。
次に、ステップＳ７では、メモリアドレスがブロック内の最終アドレスであるかどうかを判定する。最終アドレスである場合はステップＳ９へと進み、最終アドレスでない場合はステップＳ８へと進む。

ステップＳ８では、メモリアドレスをインクリメントして、次の１ワード分にあたるアドレスのメモリセルへと進み、ステップＳ２に戻って、当該メモリセルについて同様の測定を行う。

ステップＳ９では、ＮＧカウントが１又は２のメモリセルがあるかどうかを判定する。この判定は、具体的には、信号ＮＧＣＯＵＮＴ０と信号ＮＧＣＯＵＮＴ１とのうち、いずれか一方がＨｉｇｈであるか否かを判定することにより、判定する。このステップＳ９で判定した結果、ＮＧカウントが１又は２のメモリセルがある場合はステップＳ１０へと進み、ない場合はステップＳ１１へと進む。

ステップＳ１０では、離れビットありで不良セルであると判定する。この時、信号ＦＡＩＬＳＥＴが「Ｈ」になることにより判定し、不良セルのアドレス等の情報を内部のレジスタに記憶する。ステップＳ１１では、最終ブロックまで全セルをチェックしたかどうかを判定する。チェックした場合はステップＳ１４に進み、チェックしていない場合はステップＳ１２へと進む。

ステップＳ１２では、ブロックアドレスをインクリメントして、信号Ａ＿ＢＬＫＡＤを「Ｈ」とすると共に、次のブロックに移り、ステップＳ１３へ処理を進める。ステップＳ１３では、Ｖｅｒｉｆｙ結果をリセットする。このＶｅｒｉｆｙ結果のリセットは、ＩＴＶＲＳＴ信号を「Ｈ」とすることにより、実行する。このステップＳ１３に続いて、上述したステップＳ２からの処理が繰り返される。

ステップＳ１４では、判定電圧レベル（Ｖｅｒｉｆｙ電圧）の電圧値が、判定終了電圧レベルである３．７５Ｖであるか否かを判定する。この判定した結果が、判定電圧レベルの電圧値が３．７５Ｖである場合には、処理を終了する。一方、この判定した結果が、判定電圧レベルの電圧値が３．７５Ｖでない場合には、処理をステップＳ１５に進める。

ステップＳ１５では、判定電圧レベルの電圧値をインクリメントするとともに、アドレスをリセットし、処理をステップＳ１６に進める。このステップＳ１５において、具体的には、判定電圧レベルの電圧値を、０．０５Ｖ上げる。この０．０５Ｖとは、上述したステップＳ０で設定された判定電圧ステップ単位に相当する。また、信号Ａ＿ＢＬＫＡＤを「Ｈ」とすることにより、アドレスをリセットする。

ステップＳ１６では、ステップＳ１３の場合と同様に、Ｖｅｒｉｆｙ結果をリセットする。このＶｅｒｉｆｙ結果のリセットは、ＩＴＶＲＳＴ信号を「Ｈ」とすることにより、実行する。このステップＳ１６に続いて、上述したステップＳ１からの処理が繰り返される。

このようにして、ステップＳ０で設定された判定電圧ステップ単位で判定電圧レベルを順次変更していき、上記と同様の判定を各判定電圧レベルについて行う。

図１および図２を用いて説明したように、判定回路部１００では、離れビット測定のためのテスト条件設定を行い、判定開始電圧レベル、判定終了電圧レベル、判定電圧ステップ等の設定が行われる。判定電圧レベルを判定開始電圧レベルである３．５Ｖに設定して離れビット判定を行う。判定単位の１６ビット内にＮＧビットがあればＮＧカウントを順次加算していく。ここで、１６ビット内でＮＧビットが１又は２ビットの場合は離れビットありと判定し、不良セルと判定する。ＮＧビットが０又は３ビット以上の場合については離れビットで無いと判定する。

これにより、高価なテスターを長時間占有せずに、離れビットの有無を判定できる半導体メモリテスト装置が提供できる。

＜第２の実施形態＞
次に、図３のブロック図を用いて、第２の実施形態における半導体メモリテスト装置の構成について説明する。この第２の実施形態における半導体メモリテスト装置は、図１を用いて説明した第１の実施形態における半導体メモリテスト装置と同様の構成を備えている。そのため、ここでは、第２の実施形態における半導体メモリテスト装置と、第１の実施形態における半導体メモリテスト装置との、相違点のみについて説明する。

この第２の実施形態における半導体メモリテスト装置は、第１の実施形態における半導体メモリテスト装置の判定回路部１００と、カウンタ回路部２００とに対応して、判定回路部１１０と、カウンタ回路部２１０とを備えている。

まず、判定回路部１１０の構成について説明する。この判定回路部１１０は、判定回路部１００に対比して、判定回路部１００の離れＢｉｔ用Ｖｅｒｉｆｙ回路１０１とＮＡＮＤ素子Ａ３とに対応する、離れＢｉｔ用Ｖｅｒｉｆｙ回路１０１ＢとＮＡＮＤ素子Ａ３Ｂとを備えている。

また、判定回路部１１０は、判定回路部１００に対比して、ＮＯＴ素子Ｎ１１と、ＮＯＴ素子Ｎ１２と、ＮＯＴ素子Ｎ１３と、ＮＡＮＤ素子Ａ１１と、ＮＡＮＤ素子Ａ１２とを、ＮＯＴ素子Ｎ１に代えて、備えている。また、判定回路部１１０は、判定回路部１００に対比して、ＮＯＴ素子Ｎ１０を、更に備えている。

離れＢｉｔ用Ｖｅｒｉｆｙ回路１０１Ｂは、離れＢｉｔ用Ｖｅｒｉｆｙ回路１０１と同様に、離れビット判定を１６ビット単位で行った場合に、ＮＧビットが０又は３ビット以上のときに「Ｈ」となる信号ＩＴＶＯＫを出力するとともに、ＮＧビットが２ビットの場合にだけ「Ｈ」となる信号ＮＧＢＩＴ２を出力する。

ＮＡＮＤ素子Ａ３Ｂは、ＮＡＮＤ素子Ａ３が２入力のＮＡＮＤ素子なのに対して、３入力のＮＡＮＤ素子である。このＮＡＮＤ素子Ａ３Ｂには、信号ＮＧＣＯＵＮＴ０とＮＧＣＯＵＮＴ１とに加えて、更に、信号ＮＧＣＯＵＮＴがＮＯＴ素子Ｎ１０を介して入力される。

離れＢｉｔ用Ｖｅｒｉｆｙ回路１０１Ｂから出力される信号ＮＧＢＩＴ２は、ＮＡＮＤ素子Ａ１２に入力されるとともに、ＮＯＴ素子Ｎ１１を介してＮＡＮＤ素子Ａ１１に入力される。また、ＮＯＲ素子Ｒ１から出力される信号ＮＧＣＯＵＮＴＵＰは、ＮＡＮＤ素子Ａ１１とＡ１２とに入力される。

ＮＡＮＤ素子Ａ１１からは、信号ＮＧ１ＣＯＵＮＴＵＰＢが出力される。この信号ＮＧ１ＣＯＵＮＴＵＰＢは、ＮＯＴ素子Ｎ１２に入力され、ＮＯＴ素子Ｎ１２から信号ＮＧ１ＣＯＵＮＴＵＰが出力される。

ＮＡＮＤ素子Ａ１２からは、信号ＮＧ２ＣＯＵＮＴＵＰＢが出力される。この信号ＮＧ２ＣＯＵＮＴＵＰＢは、ＮＯＴ素子Ｎ１３に入力され、ＮＯＴ素子Ｎ１３から信号ＮＧ２ＣＯＵＮＴＵＰが出力される。

次に、カウンタ回路部２１０の構成について説明する。カウンタ回路部２１０は、カウンタ回路部２００に対比して、カウンタ素子２０１Ｂ、２０２Ｂ、２０３Ｂを、カウンタ素子２０１、２０２に代えて備えている。また、カウンタ回路部２１０は、カウンタ回路部２００に対比して、ＯＲ素子Ｒ１１と、ＮＡＮＤ素子Ａ１３と、ＮＯＴ素子Ｎ１４、ＮＯＴ素子Ｎ１５とを、更に備えている。

このカウンタ回路部２１０において、カウンタ回路部２００の場合と同様に、ＮＯＲ素子Ｒ３の出力がＮＯＴ素子Ｎ４を介しカウンタ素子２０１Ｂ、２０２Ｂおよび２０３ＢのＲＥＳＥＴ端子にそれぞれ入力される。

信号ＮＧ１ＣＯＵＮＴＵＰ、ＮＧ１ＣＯＵＮＴＵＰＢがカウンタ素子２０３Ｂに入力され、カウンタ素子２０３Ｂの出力は、ＯＲ素子Ｒ１１とＮＯＴ素子Ｎ１４とを介して、および、ＮＡＮＤ素子Ａ１３とＮＯＴ素子Ｎ１５とを介して、カウンタ素子２０１Ｂに入力される。そして、カウンタ素子２０１Ｂとカウンタ素子２０２Ｂとが接続されている。なお、ＯＲ素子Ｒ１１には信号ＮＧ２ＣＯＵＮＴＵＰが入力され、ＮＡＮＤ素子Ａ１３には信号ＮＧ２ＣＯＵＮＴＵＰＢが入力されている。

そして、カウンタ素子２０１Ｂ、２０２Ｂ、２０３Ｂからは、それぞれ信号ＮＧＣＯＵＮＴ０、ＮＧＣＯＵＮＴ１、ＮＧＣＯＵＮＴ２が出力されている。

次に、図４のフローチャートを用いて、図３を用いて説明した本発明の第２の実施形態による半導体メモリテスト装置の動作について説明する。ここでは、図４のフローチャートによる第２の実施形態による半導体メモリテスト装置の動作について、上記に図２のフローチャートを用いて説明した第１の実施形態による半導体メモリテスト装置の動作との相違点のみについて説明する。

図４のフローチャートにおいては、図２のフローチャートにおけるステップＳ４に代わって、次に説明するステップＳ４１、Ｓ４２、Ｓ４３とが実行される。

上述したステップＳ３で、判定結果Ｃｏｍｐａｒｅ［１５：０］が入力された後の離れＢｉｔ用Ｖｅｒｉｆｙ回路１０１の出力ＩＴＶＯＫが、「Ｌ（ロー）」の場合、ステップＳ４１で、ＮＧＢｉｔの個数が１個であるか否かを判定する。このステップＳ４１で判定した結果が、ＮＧＢｉｔの個数が１個である場合には、１６ビット内に１つのＮＧビットがあるので、ステップＳ４２で、ＮＧカウントを“１”加算する。

一方、ステップＳ４１で判定した結果が、ＮＧＢｉｔの個数が１個でない場合には、１６ビット内に２つのＮＧビットがあるので、ステップＳ４３で、ＮＧカウントを“２”加算する。そして、ステップＳ４２またはステップＳ４２に続いて、上述したステップＳ５が実行される。

上述した第１の実施形態における半導体メモリテスト装置では、離れＢｉｔ用Ｖｅｒｉｆｙ回路でＮＧＢｉｔ数が１ｏｒ２でＩＴＶＯＫ＝Ｌとし、カウントアップしていた。すなわち、ＮＧＢｉｔ数が１でも２でもカウンターは＋１されるので、Ｂｌｏｃｋ当たりで１〜４のＮＧＢｉｔがあると不良Ｂｌｏｃｋとしていた。

これに対して、第２の実施形態における半導体メモリテスト装置では、離れＢｉｔ用Ｖｅｒｉｆｙ回路から２ＢｉｔＮＧの時に「Ｈ」となるＮＧＢＩＴ２の信号が追加されている。そして、上記構成により、２ＢｉｔＮＧの時は、カウンターに＋２、１ＢｉｔＮＧの時は＋１するようにされている。
そのため、第２の実施形態における半導体メモリテスト装置は、第１の実施形態における半導体メモリテスト装置に対比して、より詳細にＮＧビットを計数することができるため、より詳細に、離れビットの有無を判定できる半導体メモリテスト装置が提供できる。

なお、従来、テスターにて離れＢｉｔを判定している場合、Ｂｌｏｃｋ当たりで１〜２個のＮＧＢｉｔ数がある場合、不良であると判定されている。第２の実施形態における半導体メモリテスト装置では、上記のように構成されていることにより、従来のテスターでのテストと同じ基準で結果判定ができる。

尚、本発明の実施形態の各構成は各種の変形、変更が可能であり、本発明の要旨を逸脱しない範囲について、本実施形態の記述に限定されるものではない。

１００，１１０…判定回路部、２００，２１０・‥カウンタ回路部、１０１・‥離れＢｉｔ用Ｖｅｒｉｆｙ回路、１０２…Ｖｅｒｉｆｙ回路

Claims

半導体メモリのメモリセルについて離れビットを有する不良セルであるか否かを、所定のビット単位で判定する第１の判定部であって、前記ビット単位内の不良ビットの数が１ビット又は２ビットであるか否かを判定し、当該判定結果を示す第１の判定信号を出力する第１判定回路と、前記ビット単位内の不良ビットの数が０ビットであるか否かを判定し、当該判定結果を示す第２の判定信号を出力する第２判定回路とを有する第１の判定部と、
前記第１の判定部で不良セルと判定されたメモリセルに関する情報が記憶される記憶部と、
前記メモリセルを所定のビット単位で判定するときに、前記第１判定回路が出力する前記第１の判定信号に基づいて、前記ビット単位内での離れビットの数を前記記憶部に記憶させて計数する計数部と、
前記計数部により計数された前記離れビットの数と、前記第２判定回路が出力する前記第２の判定信号とに基づいて、前記メモリセルが不良セルであるか否かを判定する第２の判定部と、
を前記半導体メモリを有する半導体チップ内に備えることを特徴とする半導体メモリテスト装置。
前記半導体メモリのテストを制御するプログラムを記憶する不揮発性記憶部を前記半導体チップ内に備えずに構成され、
前記計数部は、
前記メモリセルを前記ビット単位で判定するときに、前記第１判定回路が出力する前記第１の判定信号に基づいて、当該ビット単位内に１又は２ビットの離れビットが生じている個数を計数し、
前記第２の判定部は、
前記計数部で計数された前記１又は２ビットの離れビットが生じている個数と、前記第２判定回路が出力する前記第２の判定信号とに基づいて、前記メモリセルを不良セルと判定する、
ことを特徴とする請求項１に記載の半導体メモリテスト装置。
前記半導体メモリのテストを制御するプログラムを記憶する不揮発性記憶部を前記半導体チップ内に備えずに構成され、
前記第１判定回路は、
前記ビット単位内の不良ビットの数が１ビット又は２ビットである場合に、当該不良ビットの数が２ビットであるか否かを示す第３の判定信号を出力し、
前記計数部は、
前記メモリセルを前記ビット単位で判定するときに、前記第１判定回路が出力する前記第１の判定信号及び前記第３の判定信号に基づいて、当該ビット単位内に１ビットの離れビットが生じている個数を計数するとともに、当該ビット単位内に２ビットの離れビットが生じている個数を計数し、
前記第２の判定部は、
前記計数部で計数された前記１ビットの離れビットが生じている個数と前記２ビットの離れビットが生じている個数と、前記第２判定回路が出力する前記第２の判定信号とに基づいて、前記メモリセルを不良セルと判定する、
ことを特徴とする請求項１に記載の半導体メモリテスト装置。