TW530303B - Semiconductor integrated circuit device - Google Patents

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TW530303B
TW530303B TW089115348A TW89115348A TW530303B TW 530303 B TW530303 B TW 530303B TW 089115348 A TW089115348 A TW 089115348A TW 89115348 A TW89115348 A TW 89115348A TW 530303 B TW530303 B TW 530303B
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TW
Taiwan
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memory
memory cell
gate
transistor
line
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TW089115348A
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Yoshiaki Kamigaki
Shinichi Minami
Kozo Katayama
Masataka Kato
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Hitachi Ltd
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530303 經濟部智慧財產局員工消費合作社印制衣 A7 B7 五、發明說明（1 ) (發明所屬技術領域） 本發明關於具1個記憶格電晶體至少可儲存2位元分 資訊的多重儲存形態之非揮發性記憶元件的非揮發性半導 體記憶裝置’以及內藏上述非揮發性半導體記憶裝置的微 電腦° (習知技術） 具非揮發性記憶元件之非揮發性半導體記憶裝置，係 以位元組爲單位之電氣更新寫入可能之E E P R〇Μ ( Electrically Erasable and Programmable Read Only Memory )，以及一次抹除型快閃記憶體爲其代表。 非揮發性半導體記憶裝置在無電力供給狀態下乃可保 有記憶資訊，故用於攜帶容易之記憶卡，及可遠距操作之 裝置等，作爲裝置稼動初期設定之以非揮發性記憶之資料 儲存或程式儲存之功能。 非揮發性半導體記憶裝置，廣泛應用於計算機，通信 機器’控制裝置，0 A機器，民生機器等，特別是最近被 應用於攜帶型通信機器，銀行終端機等之I C卡，照相機 之影像記憶用媒體等，隨該市場之擴大，系統之發展，而 要求更高速重寫，高集積度，且高功能。 以下比較習知非揮發性半導體記憶裝置’亦即 E E P R〇Μ與快閃記憶體。 E E P R〇Μ，其記憶格大多由Μ Ν〇S等之記憶體 電晶體及開關電晶體等2種電晶體構成’雖不過合筒集積 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） " -4 - --------------------訂---------線 (請先閱讀背面之注咅？事項再填寫本頁) 530303 A7 __ B7 五、發明說明（2 ) (請先閱讀背面之注意事項再填寫本頁) 度’卻可實現高功能化。另--方面，快閃記憶體，其記憶 格僅由記憶體電晶體之1種電晶體構成，雖不適合高功能 化’卻可實現高集積度。如上述，E E P R〇Μ與快閃記 憶體有.其構造上之區別。 又，就重寫速度而言，E E P R〇Μ及快閃記憶體， 其習知之寫入時間，因採用隧道寫入，或熱載子寫入之任 一方式而需約m s (毫秒）。和C P U (中央運算裝置） 之約n s (毫微秒，1 〇 < 9秒）之處理速度比較相差懸殊 ’該重寫速度需極長之動作時間。 經濟部智慧財產局員工消費合作社印製 在說明本發明之記憶格之前，因和本發明距相同主旨 及目標之記憶格曾被提案，以下以圖3 -圖5說明該記憶 格構造，以圖6 -圖9說明其記憶格陣列之動作偏壓。圖 3 —圖5之記憶格構造，係在1 9 9 8年1 2月之半導體 介面專家會議（S emiconductor Interface Specialist Conference: SC，San Diego )之招待演講中，揭示於 Nissan-C o he η博士所提案之文件。該記憶格構造，係在1 9 9 9年 9月之固態元件國際會議（I n t e r n a 11 ο n a 1 C ο n f e r e n c e ο η S o 11 d S t a t e D e v i c e s a n d M a t e r i a 1 s: S D Μ，T o k y o )之招待演 講中Boaz Ehan博士對一般大眾公開其內容者，稱爲 N R 〇 Μ。 就該記憶體之動作言，該記憶體係由在閘極絕緣膜具 備離散式陷阱（Trap )之1電晶體型非揮發性半導體記憶 體形成，寫入係藉汲極端之所謂熱載子植入而局部寫入離 散式陷阱電荷，該寫入而被捕捉之電荷於電晶體之源極側 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -5- 530303 A7 _ B7 五、發明說明（3 ) (請先閱讀背面之注咅？事項再填寫本頁) 讀出之方式。如圖3所示使流通記憶體電晶體之電流方向 相反（Reverse read )。亦即，寫入與讀出係變化源極線及 位元線之功能而動作，又，如圖4所示因採離散式陷阱之 局部寫入，於記憶體電晶體之通道內，可使另一方之端同 樣具記憶體功能 亦即，使記憶體電晶體之動作方向變微 完全相反，俾儲存另一個資訊。亦即可實現2位元/ 1電 晶體型局集積度記憶格。具備離散式陷阴1之閘極絕緣膜之 材料已明白者有砂化氣膜（S i N膜）。如圖5所示，該 記憶體電晶體構成之格，其最小加工尺寸假設爲F時，該 記憶體電晶體構成之格，其1電晶體相當於4 F 2，1位元 可視爲相當於2 F 2，和習知高集積度之快閃記憶體，其1 位元相當於6 F 2 - 1 〇 F 2者比較，可大幅實現高集積度 〇 6 -圖9係記憶格陣列及其抹除、寫入、讀出之動 作偏壓。 經濟部智慧財產局員工消費合作社印製 關於抹除，圖6係字元單位之頁抹除，圖7係區塊單 位之晶片抹除。抹除，係於位元線擴散層施加高電未知 8 V，產生穿遂作用C Band-to-Band tunneling )，注入電 洞。圖6及圖7中，僅式出單方之通道端模樣，但通道兩 端同時抹除亦可能。 圖8係寫入。通道內之熱載子（電子）於汲極端向閘 極方向穿透，陷入閘極絕緣膜中之離散式陷阱中。此時電 子之穿透區域僅一部分，檢測時必要之電荷量，和以導體 多晶矽之浮動閘極作爲電荷儲存部而持有於閘極絕緣膜中 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -6- 經濟部智慧財產局員工消費合作社印製 530303 A7 B7 五、發明說明（4 ) 之習知快閃記憶體比較約1 〇 〇分之一，有助於重寫時間 之縮短。因此即使熱載子注入乃司實現高速重寫’而且重 寫引起之絕緣膜劣化因注入電荷量減少而可減少’況且即 使存在絕緣膜劣化，電荷僅由該部分之空間之離散式陷阱 洩漏，對儲存電荷量之大勢不會有影響。因此，重寫之資 料保持特性不致會衰減，有助於非揮發性記憶體之高信賴 性。 圖9係讀出。讀出係檢測依寫入之有無產生之通道電 流量，但電晶體之通道電流量係由源極端限制。結果’寫 入之有無檢測時’以源極_作爲侍檢測端進行讚取者其感 度最高，因此讀出之電流方向設爲與寫入反向。 又，該1電晶體型非禪發性半導體記憶體，儲存2位 元分資訊，令動作方向互爲相反方向以檢測通道兩端之寫 入之有無時，識別2位元分信號之讀出餘裕度成爲其問題 。讀出時，信號之'' 1 〃 、 '' 0 〃之判斷採用依電流大小 判斷之電流檢測方式，以及單方面之位元資訊干涉檢測電 流使信號檢測之餘裕度變窄乃無可避免者。該餘裕度之解 析報告見於 Martino Lor enzini 之、' A Dual Gate Flash EEPROM Cell with Two-Bit Storage Capacity /r I'JEEE Transactions on Components,Packaging, and Manufacturing Technology Part A，vol . 2 0，P 1 8 2 ( 1 9 9 7 )。 關於寫入，斷8係藉通道熱電子使電荷注入汲極側之 閘極絕緣膜中之離散式陷阱之方式，至於其他寫入之例有 使電荷注入源極側之閘極絕緣膜中之離散式陷阱之方式。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------訂--------- (請先閱讀背面之注音？事項再填寫本頁) 530303 A7 --------- B7 五、發明說明（5 ) (請先閱讀背面之注音？事項再填寫本頁) 藉源極側注入（Source Side in」ection; SI )使載子電荷注 入氮化物膜內之離散式陷阱之寫入之例見於Kqu-Tung Chang 等發表之 A New SON 〇S Memory Using Sour ce-Side Injection tor Programming /r IEEE Electron Device
Letters，v〇l .19，p253(1998)。該元件之斷 面構造式於圖1〇。 經濟部智慧財產局員工消費合作社印製 此係在選擇電晶體之閘極側藉側壁閘極技術形成記憶 體電晶體之構造。選擇電晶體之通道內藉5 V之汲極電壓 加速產生之熱載子，在穿過記憶體電晶體之通道內之瞬間 ，於記憶體電晶體之源極側感應閘極側之高電場（1 2 V )，而朝閘極方向穿過，被捕獲於閘極絕緣膜中之離散式 陷阱般地動作。此時選擇.電晶體之閘極電位，設爲稍大（ 1 V )於臨界値電壓，通道電流則處於低電流之飽和區域 。該低電流收束之熱載子被有效捕獲於閘極絕緣膜中之離 散式陷阱。寫入需要之通道電流量’和通道熱電子引起之 汲極側注入比較，源極側注入方式約爲3 0分之一即可。 因此，就寫入時間之縮短，或重寫次數之增加等信賴性之 提升言，源極側注入方式之寫入方式有效。問題在於，需 將選擇電晶體（開關電晶體）組入記憶格內，該如何抑制 格面積之增大。 以下說明與本發明有關之選擇電晶體（開關電晶體 )組入記憶格內之高集積度記憶格之例。亦即說明1格藉 雙方向動作可持有2位元資訊’圖1 1所示之1格具有2 個記憶體電晶體及1個開關電晶體及2個擴散層配線的2 -8- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 530303 Α7 Β7 五、發明說明（6 ) (請先閱讀背面之注咅？事項再填寫本頁) 位元/格型之高集積度非揮發性半導體記憶裝置。圖1 1 之記憶格（D S G格）構造，係揭示於1 9 9 4年之國際 電子元件會議（Internati0nal Electr〇n Device Meeting )之 文獻：I EDM 94 ，p57 — 6〇，Yale Ma et al. VN A Dual-Bit Split-Gate EEPROM (DSG) Cell in Contactless Array for Single-Vcc High Density Flash Memories o 圖1 1之2位元/格型之高集積度非揮發性半導體記 憶裝置（DSG格）’係在B7基板l.t’形成具多晶矽浮 動閘極2 - 1 、2 — 2及控制閘極3 — 1 、3 - 2的2個 記憶格電晶體，於其外側形成連接源極線/位元線之擴散 層4 一 1 、4 一 2 ，於上述2個記憶格電晶體間形成具連 接字元線5之開關閘極8的開關電晶體。上述2個記憶格 電晶體共用上述1個開關電晶體，該開關電晶體’砂於2 個記憶格電晶體間以自行對齊方式形成’考慮到不造成面 積之增加。配線用接觸孔不具備於記憶格陣列內之構造’ 該2位元/格可實現相當於1位元自行對齊方式之】_· 5 電晶體之構成之高集積度° 經濟部智慧財產局員工消費合作社印製 該2位元/格型之高集積度非揮發性半導體記憶裝置 (D S G格），當對圖1 1之1格內肢2位元記憶體進行 讀寫時，2位元之流經通道之電流方向互成相反。2位兀 之記憶體資訊之儲存分別存於記憶體電晶體。亦即1格內 肢2位元之記憶動作呈逆向對稱。寫入係採熱載子寫入方 式，但除習知通道方向以外，因開關電晶體之功能闊極方 向亦呈高電場，亦即藉所謂源極側注入方式之易入貫現筒 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公爱） 530303 A7 B7 五、發明說明（7 ) 速度化。 (請先閱讀背面之注意事項再填寫本頁) 又，該2位元/格型之高集積度非揮發性半導體記憶 裝置（D S G格）之抹除，係採藉由施加於與圖1 1之控 制閘極3 - 1 、3 - 2平行配置之位元線、源極線用擴散 層4 一 1、4 — 2間之高電場使電子由浮動閘極2 ’ 一 1、 2 ’ - 2排出之方式。因此圖1 1之記憶格，係沿位元線記 憶格全被抹除。此情況可由圖1 2所示記憶格陣列中之選 擇格與非選擇格之偏壓關係Γ解。亦即沿位元線1列兩側 之記憶體電晶體（A 1 、C 1 、B 1 、D 1 )之抹除全部 同時進行，位元單位或位元組單位之重寫成不可能，亦即 以區塊單位進行抹除。 (發明欲解決之問題） 經濟部智慧財產局員工消費合作社印製 圖3 -圖5之記憶格（NROM)雖大幅提升高集積 度，寫入電荷量因使用閘極絕緣膜中之離散式陷阱，約爲 習知之1 0 0分之一即可。但是寫入採用通道熱載子注入 方式，和源極側注入方式比較，寫入電流約需3 0倍。另 外，隨讀出之累積將有礙於非選擇格，容易造成信號餘裕 度之劣化。另外，由圖6 -圖9之記憶格陣列偏爾關係可 知，因採源極線與位元線切換動作之虛擬接地（virtual g r ◦ u n cl )方式，特別在讀出時，除通過特定通道被檢測出 之通道電流以外，傳至半導體表面之表面電流亦有可能被 檢測出。 圖1 0係使用閘極絕緣膜中之離散式陷畊之源極側注 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -10- 530303 A7 B7 五、發明說明（8 ) 入方式之記憶體電晶體，僅圖式源極/汲極被固定之單方 向動作方式，但實際之記憶格陣列之構成則未明確。 (請先閱讀背面之注意事項再填寫本頁) 圖1 1及圖1 2之記憶格（D S G ) ’如習知技術之 記述般，記憶體電晶體之閘極及源極線/位元線平行配置 ，因此字元線單位之抹除不可能。又’儲存部之導體之浮 動閘極2 / - 1 、2 > - 2和其他記憶格係由獨立之電極 構成。 又，圖1 1之記憶格中，覆蓋浮動閘極2 / — 1 ' 2 > - 2般配置記憶體電晶體之控制閘極3 - 1 、3 - 2 。因此，橫切閘極上之字元線5及浮動閘極2 / — 1、 2 > - 2之加工無法以自行對齊方式之重疊切斷加工方式 進行。因此重疊之浮動閘極2 > — 1 、2 / — 2與字元線 5間之加工，需進行加工定位’該加工定位餘裕度分之面 積增大。以最小加工尺寸F表示時，圖1 1之記憶格中1 位元相當之格面積，因定位餘裕度分增加之結果，成爲 5 · 4F2。圖1之記憶格，雖可實現高集積度’但和不必 加工定位之情況下之4 F 2比較，面積增大3 5 %。 經濟部智慧財產局員工消費合作社印製 本發明目的在於提供，-一種具備通過特定通道被檢測 出之通道電流以外之表面電流被檢測出之司能性較少的非 揮發性記憶體的半導體積體電路。 本發明另--目的在於提供可對多重儲存形態之非揮發 性記憶格可進行字元線單位抹除的技術。 本發明另一目的在於提供一種’可抑制晶片面積增加 ，實現多重儲存形態之非揮發性記憶元件的半導體積體電 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -11 - 530303 經濟部智慧財產局員工消費合作社印製 A7 ___B7__ 五、發明說明（9 ) 路。 .本發明另一目的在於提供一種，具高集積度、高速、 高信賴性之非揮發性半導體記憶體的半導體積體電路。 本發明之目的及特徵可由以卜說明及圖面了肖牛。 (解決問題之手段） 以下簡單說明本發明之代表性槪要。
亦即，本發明係使用包含離散式陷阱之閘極絕緣膜， 藉局部寫入使1個記憶體電晶體部構成至少可儲存2位元 資訊的多重儲存（m u 111 - s t ◦ r a g e )格，使儲存電荷量較導 體之浮動閘極大幅減少， V 寫入，至少以源極側注入方式進行，寫入效率較通道 熱電子之汲極側注入方式高，可減少寫入必要之通道電流 ，增加寫入可能之位元數，甚而達成晶片寫入時間之縮短 ，增加寫入次數。 令實現源極側注入方式必要之開關電晶體部，於記憶 格內與記憶體電晶體以自行對齊方式形成，抑制面積之增 加。又，於該開關電晶體部之配線採取對策，切斷虛擬接 地引起之表面漏電流之流入源極線/位元線。 記憶體電晶體之閘極連接字元線，使至少字元單位之 重寫爲可能。 ’ 記憶體電晶體部與開關電晶體部構成之記憶格中，爲 確保源極側注入方式寫入之儲存電荷之保持特性，且可抹 除之1個方法，可採用使儲存電荷由記憶體電晶體部之言己 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂------.—線 (請先閱讀背面之注意事項再填寫本頁) -12- 530303 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（1〇 ) 憶體閘極側，亦即字元線側排出之方式。因此’關於具離 散式陷阱之閘極絕緣膜，例如氮化物膜之上下設置之氧化 矽膜之厚度，構成下部之氧化膜厚度大於上部之氧化膜厚 度。 以下列舉本發明之記憶格之數種類。第1記憶格之構 造，該1個記憶格係由1個記憶體電晶體部’ 2個開關電 晶體部，及2個擴散層配線構成。上述記憶體電晶體部係 具有··包含離散式陷阱之閘極絕緣膜，及連接字元線之記 憶體閘極；上述2個擴散層配線係構成源極線及位元線； 上述2個開關電晶體部之開關閘極，係沿上述源極線及位 元線延伸而成。 第2記憶格之構造，該1個記憶格係由1個記憶體電 晶體部，2個開關電晶體部，及2個電晶體反轉層配線構 成。上述記憶體電晶體部係具有：包含離散式陷阱之閘極 絕緣膜，及連接字元線之記憶體閘極；上述2個電晶體反 轉層配線係構成源極線及位元線；上述2個開關電晶體部 及構成上述源極線及位元線的2個電晶體反轉層配線係互 相共用閘極。 第3記憶格之構造，該1個記憶格係由1個記憶體電 晶體部，1個開關電晶體部，1個電晶體反轉層配線，及 1個擴散層配線構成。上述記憶體電晶體部係具有··包含 離散式陷阱之閘極絕緣膜，及連接字元線之記憶體閘極； 上述1個電晶體反轉層配線係構成源極線，上述1個擴散 層配線係構成位元線；上述1個開關電晶體部及構成上述 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -13- 經濟部智慧財產局員工消費合作社印制衣 530303 A7 --- B7 五、發明說明（11) 源極線之1個電晶體反轉層配線係互相共用閘極。 第4記憶格之構造，該〗個記憶格係由2個記憶體電 晶體部，1個開關電晶體部，及2個擴散層配線構成；其 特徵爲：上述記憶體電晶體部係具有：包含離散式陷阱之 閘極絕緣膜，及連接字元線之記憶體閘極；上述2個擴散 層配線係構成源極線及位元線，而且上述1個開關電晶體 部之開關閘極，係沿上述源極線及位元線延伸而成。 (發明之實施形態） 本發明之半導體積體電路所採用之非揮發性記憶格之 基本形態，如圖1所示，係具記憶體電晶體部T r m c ， g亥記fe.體亀晶體部T r m c具備包含有離散式陷阴:之閘極 絕緣膜2 ，及記憶體閘極（亦稱控制閘極）7 ，於其兩側 具具備開關閘極6 - 1 、6 - 2的選‘擇電晶體（開關電晶 體）部T r s w。該記憶格，係在作爲儲存資訊電荷之儲 存部的包含有離散式陷阱的閘極絕緣膜2 ，進行局部寫入 ，構成1記憶格至少儲存2位元資訊之多重儲存格。記憶 格，爲實現源極側注入方式而具備具開關閘極6 - 1 、6 一 2之開關電晶體部T r s w，記憶體電晶體部T r m c 係以自行對齊方式形成。記憶體電晶體部T r m c之記憶 體閘極7連接字元線5。 圖2係半導體積體電路採用之非揮發性記憶格之另-· 基本形態。圖2之構造之記憶格，係在基板1上，具備具 開關閘極6之選擇電晶體（開關電晶體）部T r s w ’於 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------雙------- 訂---------線 (請先閱讀背面之注意事項再填寫本頁) -14- 經濟部智慧財產局員工消費合作社印製 530303 A7 ^^ B7 五、發明說明（12) 其兩側形成記憶體電晶體部T r m C ，該記憶體電晶體部 T r m c具有包含離散式陷阱之閘極絕緣膜2 — 1 、2 - 2 ，及記憶體閘極7 — 1 、7 - 2 ，於其外側形成連接源 極線及位元線的擴散層4 - 1 、4 一 2。於該構造中，至 少2個記憶體電晶體部T r m c之記憶體閘極7 - 1 、7 - 2連接字元線5 ’因此字元單位之重寫爲可能。 以上係本發明之基本形態。以下說明本發明之實施形 態。又，爲說明方便起見，稱本發明提供之非揮發性半導 體記憶體爲S ( S u p e r ) E E P R〇Μ ’其基本型、改良型 、擴張型、以及變形例等多數實施形態’以附加號碼及文 字予μ區別。 (非揮發性半導體記憶裝置） 以圖1 3說明非揮發性半導體記憶裝置之方塊構成。 非揮發性半導體記憶裝置，具有其記憶格以矩陣狀配置之 記憶格陣列部5 1。配置於記憶格陣列部5 1之記憶格’ 例如源極、汲極依每一列連接資料線’開關聞極依每一列 配置於開關閘極控制線，記憶體閘極依每一行連接字元線 。記憶格陣列部5 1之上述資料線’一方接資料載入拴鎖 電路5 2 ，另-…方接Υ _極感側放大器5 3。Υ閘極感側 放大器5 3 ，係令位址緩衝器5 7受:信之Υ位址（計數位 址）於Υ解碼器5 6解碼，藉解碼形成之選擇信號選擇Υ 閘極感側放大器5 3之資料線’使選擇之貧料線與輸出入 緩衝電路5 4間之資料輸出入爲可能。又，資料線及開關 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -------------------^訂---------線-^1^· (請先閱讀背面之注音？事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 530303 A7 ___ B7 五、發明說明（13 ) 閘極控制線接字元/開關解碼器5 5。字元/開關解碼器 5 5對位址緩衝器5 7輸人之位址解碼，使用該解碼結果 產生字元線及開關控制線選擇信號。又，晶片選擇、讀出 平旲悲、寫入模態、抹除模態，係由模態控制電路5 8依來 自外部之指令或選通信號之狀態來控制。寫入模態或抹除 模態’係由電源電路5 9經高電壓昇壓電路6 0產生寫入 或抹除程式所要之高電壓。爲防止雜訊等不當動作產生高 電壓破壞資料，經由資料保護電路6 1將必要之高電壓供 至資料載入時序控制器6 2及抹除控制電路6 3 ◦抹除控 制電路6 3 ，係回覆模態控制電路5 8之抹除選擇指示而 開始抹除動作。寫人資料由輸出入緩衝電路5 4拴瑣於資 料載入拴鎖電路5 2 ，和資料載入時序控制器6 2之寫入 時序同步地，寫入資料由資料載入拴鎖電路5 2供至記憶 格陣列部5 1 ◦資料載入時序控制器6 2則依內部時序進 行位元線與源極線之切換。寫入抹除之程式所要時間，和 微電腦之時脈頻率比較相差懸殊。此時，非揮發性半導體 記憶裝置，其微電腦與匯流排連接被切斷，爲使能對微電 腦及對非揮發性半導體記憶體容許個別之控制動作，葬揮 發性半導體記憶體內部之控制進行之寫入、抹除動作之終 了由寫入·抹除檢測電路6 4供至外部.要言之，即〇 κ /忙線（ready/busy )信號可輸出至外部，·當〇K /忙線 (ready/busy )信號表示非揮發性半導體記憶體成〇K狀態 時，微電腦進行存取控制即可。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------------------訂---------線 (請先閱讀背面之注音？事項再填寫本頁) -16- 經濟部智慧財產局員工消費合作社印製 530303 Α7 Β7 五、發明說明（14 ) 、（記憶格之第1形態） 多重儲存形態之非揮發性記憶格之第1形態，爲解決 寫入之高速度化、讀出干擾、及雙方項信讀出餘裕度之擴 大等，採用在記憶體電晶體部T r m c之兩側設置開關電 晶體部T r s w之記憶格構造。在兩側設置開關電晶體部 丁 r s w，在某種程度下會犧牲高集積度，但藉由自行對 齊技術之使用可抑制高集積度降低之構造式於圖1 4 -圖 1 6。又，本發明中記載之電晶體部，係爲使本發明之多 重儲存形態非揮發性記憶格之構造容易被理解之表現，並 不意味完全之電晶體，理解爲以著眼於閘極構造之表現即 可。 圖1 4 -圖1 6之記憶格，係於矽基板1上具備記憶 體電晶體部T r m c，該記憶體電晶體部T r m c具有包 含離散式陷阱之閘極絕緣膜2，及記憶體閘極7。包含離 散式陷阱之閘極絕緣膜2由例如氮化矽膜構成。在記憶體 電晶體部T r m c之兩側形成具開關閘極6 - 1 、6 - 2 之開關電晶體部T r s w、T r s w，於其外側形成連接 源極線及位元線的擴散層4 一 1 、4 一 2。亦即，兩側之 開關電晶體部T r s w、T r s w之間被埋入記憶體電晶 體部T r m c，於外側形成構成源極線/位元線之擴散層 4 一 1、4 一 2。該記憶格構造中，鄰接之格共用源極線 /位元線。由此如圖1 6所示般1個記憶格之面積爲8 F 2 ，但因可儲存2位元資訊，相當於1位元之面積爲4 F 2。 習知E E P R Ο Μ及快閃記憶體中最小記憶格構造約爲 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------訂---------線 *^1^· (請先閱讀背面之注咅？事項再填寫本頁) -17- 經濟部智慧財產局員工消費合作社印製 530303 A7 -----B7 五、發明說明（15 ) 6 F 2，與之相比圖1 4 一圖1 6之記憶格尺寸變小。 關方〉局入動作，係採所謂源極側注入方式，約爲u s (微眇）可實現寫入高速度化。該高速度化之理由爲，寫 入時當載子通過最初之開關電晶體部T r s w之縮小之通 道時被加速能量被提升，隨後穿越記憶體電晶體部 T r m c之通道的載子，再於記憶體閘極7方向感應施加 於記憶體電晶體部T r m c之高偏壓，穿越而至上述包含 離散式陷阱之閘極絕緣膜2，陷入（捕獲）於離散式陷阱 。源極側注入方式，可考慮係在通道方向極窄區域進行， 但穿越之電荷陷入離散式陷阱固定於該位置之情況下，因 陷入之電荷之自生電位使源極側注入之位置時時刻刻變化 ，結果在記憶體電晶體部之源極區域具某.種程度分布，電 荷被蓄積。又，達成寫入極高速度化之重要之點，不僅在 於應用面之優點，更在於熱載子寫入之重寫劣化與其時間 成比例被抑制。 又，讀出時，半選擇記憶格之開關電晶體部T r s w 、T r s w切斷讀出電壓之影響，發揮迴避讀出千擾之功 能。又，讀出側之開關電晶體部T r s w之開關閘極電壓 之提升，可擴大信號檢測之餘裕度。圖3 -圖5所示1電 晶體型非揮發性半導體記憶體，其寫入與讀出，記憶體電 晶體部之通道電流方向互爲相反，但圖1 4 -圖1 6之記 憶格構造，係在源極側進行寫入，因此讀出之通道電流可 用同一方向。 圖1 4 -圖1 6之本發明提供之記憶格構成之記憶格 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------------------訂---------線 ^1^· (請先閱讀背面之注咅？事項再填寫本頁) -18- 經濟部智慧財產局員工消費合作社印製 530303 A7 B7 五、發明說明（16 ) 陣列之動作偏壓之第1例式於圖1 7 —圖2 0，第2例式 於圖2 1 -圖2 4。任一記憶體電晶體部T r m c之記憶 體閘極7均連接代表性顯不之字元線5Li、5L^j 。設 置與其交叉之位元線/源極線4 L i 、4 L j 、4 L k ◦ 又，與兩側之開關電晶體部T r s w之開關閘極6 - 1 、 6 - 2連接之代表性顯示之開關控制線6 L i — 6 L 1亦 與字元線5 L 1 、5 L、j交叉。 v圖1 7係頁模態之抹除偏壓關係，僅在之字元線 5 L 1施加較大正偏壓，其他均施加〇 V。選擇之記憶體 電晶體之抹除時，捕獲之電子因來自記憶體閘極側之較大 正偏壓而被排至記憶體閘極側。圖1 8係對全字元線 5 L i 、5. L、1施加正偏壓之9 V。亦即，抹除可以字元 線單位（頁單位）及全晶片單位之2種方式。圖1 7係字 儿線單位，圖1 8係晶片單位之抹除。 圖1 9係寫人。選擇之記憶格之源極側之開關閘極電 壓係介由開關控制線6 L i設爲1 . 5 V，汲極側之開關 閘極電壓係介由開關控制線6 L j設未3 V，記憶體電晶 體部T t m c之記憶體閘極係介由字元線5 L j設未6 V ，以進行寫入。 瀾2 0係讀出。選擇之記憶格之記憶體閘極係介由字 元線5 L j施加3 V，兩側之開關電晶體之開關閘極係介 由開關控制線6 L 1， 6 L j施加3 V，汲極連接之源極 線/位元線4L 施加1 · 5V，進行讀出。或者讀出時 ，源極側之開關電晶體之閘極電壓介由開關控制線6 L i 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) •19- 經濟部智慧財產局員工消費合作社印製 530303 A7 ____Β7_ 五、發明說明（17 ) 施加3 V，汲極側之開關電晶體之閘極介由開關控制線 6L j施加4 . 5V，可擴大2位元/格之讀出餘裕度。 _ 2 1 —圖2 4之方式，係將鄰接之記t思格之開關電 晶體部T r s w之開關閘極短路。如圖2 1 —圖2 4所示 ，抹除、寫入、讀出動作爲可能。此方式之優點如圖4 4 所示，以最小加工尺寸以F形成之側壁閘極形成時之開關 電晶體部及周邊電路，其連接之形成容易。圖2 4之讀出 ，之所以將位元線側之開關電晶體部之閘極電壓提升爲 4 . 5 V，係爲擴大讀出餘裕度。又，藉鄰接之記憶格之 開關電晶體部T r s w之開關閘極短路，使圖2 3之寫入 半選擇之記憶格（5L 1 、6Lk、6L 1連接之記憶格 )存在。該寫入半選擇之記憶格，由圖2 3可知雖有千擾 ，但藉由源極側注入方式之寫入高速度化，可使千擾影響 變爲非常小。 又，圖1 7 、圖1 8、圖2 1及圖2 2中對應記憶體 閘極、位元線/源極線記載之電壓，特別是括弧內記載之 値，係假設基板與上述包含離散式陷阱之閘極絕緣膜間之 閘極氧化膜厚度爲1 · 8 n m，將電荷排放至基板側抹除 者，括弧外記載之値，係假設基板與上述包含離散式陷阱 之閘極絕緣膜間之閘極氧化膜厚度爲5 n m，將電荷排放 至字元線（閘極）側抹除者 圖1 7 -圖2 4之說明中，僅圖式在記憶體電晶體部 T r m c對一方源極進行源極側注入方式寫入之例，但將 偏壓條件左右變化，將記憶體電晶體部T r m c之源極、 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線 (請先閱讀背面之注音？事項再填寫本頁) -20- 經濟部智慧財產局員工消費合作社印製 530303 A7 — —____Β7 _ 五、發明說明（18 ) 汲極左右變化，對相反側之端部進行源極側注入方式寫入 亦可。圖1 4、圖1 5之擴散層4 一 1、4 — 2附加之 Source、Drain用語，係將偏壓條件於源極、汲極間互換時 之相對電極名稱。 圖1 7 —圖2 4說明之抹除、寫入、及讀出係以記憶 格陣列之偏壓關係之形成動作手續說明之。 圖2 5係記憶格陣列部5 1之詳細-例及其周邊電路 之具體例。又，圖26係動作手續之槪略。 圖25中，字元線解碼器55 — 1係形成字‘元線5L 之選擇信號，開關解碼器5 5 - 2係形成開關控制線6 L 之選擇信號之電路，含於圖1 3之字元/開關解碼器5 5 .。資料拴鎖電路.5 2，係同圖1 3之資料載入拴鎖電路 5 2，源極線、位元線解碼器6 2係同圖1 3之資料載入 時序控制器6 2。 存取控制手續，如圖2 6之例所示，首先，於資料處 理系統或記憶體系統中，由其記憶體晶片被選擇開始（ S 1 )。之後，存取，係指寫入指示/讀出指示信號被輸 入，指定晶片內位址之信號被取入（S 2 )。當指定位-址 儲存之舊資料以新資料重寫時，舊資料之抹除爲必要（ S3)。該抹除包含，字元被選擇時，僅該字元於寫入胃 予以抹除之情況，或者以區塊單位之記憶體事先被抹_ 5 而致寫入之情況，此時寫入前之抹除爲不必要。之後，寫 入之新資料被拴鎖（S 4 )，進入記憶格之寫入動作（ S 5 )。殘留一部分舊資料時，在抹除前將舊資料存於薈 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線蠢 (請先閱讀背面之注意事項再填寫本頁) -21 - 經濟部智慧財產局員工消費合作社印製 530303 A7 _________________ B7 五、發明說明（19 ) 料拴鎖器5 2，於資料拴鎖器5 2內部進行部分新資料與 資料之更換，寫入指定位址之記憶體。寫入時，需較·一般 微處理器之時脈時間長之時間，因此記憶體晶片，具有指 示寫入中之上述〇K /忙線（ready/busy )信號。當檢測出 寫入終了時，微處理器控制記憶體晶片之存取，使寫入之 非揮發性資料設爲可讀出（S 6 )之手續。 以上係一般非揮發性半導體記憶體晶片之動作，但本 發明之記憶格，係1個記憶格可儲存2位元之多重儲存形 態記憶格，記憶格·之寫入或讀出設爲2次。此情況下，源 極線及位兀線Z互換，具2個開關電晶體部T r s w之各 閘極電位之互換，及伴·隨其之周邊電路動作之變更爲必要 ，其由受信位址信號來控制。 圖1 1 9及圖1 2 0係1個記憶格儲存2位元資訊之 動作時序流程圖。圖中b l t#l 、b 1 t#2係指1個 記憶格之2位元資訊。圖1 1 9所示般，1個記憶格以1 個位址指定，對1個記憶格使2位元資訊b i t # 1、 b 1 t # 2拴瑣於資料拴鎖器5 2。抹除後，對記憶格之 源極、汲極互換其偏壓條件，對一方之源極側寫入b 1 t # 1，對另一方源極側寫入b 1 t # 2。讀出時，以寫入 側作爲源極動作。源極線及位元線之切換狀態如圖1 2〇 所示。圖1 2 0中，基板與氮化物膜之上述包含離散式陷 阱之閘極絕緣膜間之氧化膜厚爲1 . 8 n m時之抹除，係 使電t排至基板側，閘極偏壓設爲6 V，基板側設爲3 V 。上述氧化膜厚爲5 η nl時之抹除，係使電子排至閘極側 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線 (請先閱讀背面之注音？事項再填寫本頁) - 22- 530303 A7 __ B7 五、發明說明（2〇 ) ，閘極偏壓設爲9 V，基板側設爲0 V。 如上述1個記憶格儲存2位元資訊，資料_出時，在 讀出1個記憶格儲存之資訊時，即使切換讀出方向，一方 之位元資訊亦會影響另一方之位元資訊。圖1 1 6所示讀 出之記憶體電劉宇記憶體閘極電壓之關係可了解其影響。 讀出時原則以寫入側爲源極側。圖1 1 6 ( A )係圖1 4 之右方向讀出時之電流電壓特性。圖1 1. 6 ( B )係圖 1 5之左方向讀出時之電流電壓特性。各圖中，★ 0 〃表 抹除狀態，、、Q 〃表寫入狀態，'' 0 0 〃 、 '' 0 Q 〃 、 '' Q 〇 〃 、 、、Q Q 〃之左側位元表上述包含離散式陷阱之閘 極絕緣膜之左側陷阱狀態，右側位元表上述包含離散式陷 阱之閘極絕緣膜之右側陷阱狀態。由圖可知，多重儲存形 態之記憶格之一方之位元資訊對另一方之位元資訊讀出有 影響，但（A )與（B )中4種狀態，可由字元線電壓及 電流檢測型感側放大器之感度之適當決定做明確識別。 圖2 7 -圖3 4係記憶格陣列部5 1之各種構成例° 該構成大別爲（A ) - （ D )之4種類，分別式出其部局 --------------------訂---------線 (請先閱讀背面之注咅？事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 閘列 a 晶元通 體陣 L 電字係· 憶格 6 關條 4 記憶爲開 8 層 及記設。每散 條。線 4 依擴 8 個配爲 C 線 線 2 極設 6 元 元 列 閘 層 孔 位 字並之散觸/ 以位部擴接極 ，單體線過源 1 小晶元.通 ， 5 最電位係 L 部之關 \ ， 6 列列開極 a 極 陣陣 ，源 L 閘 格格 8 、 6 關 憶憶爲 L 線開 。 記記設 5 配成 路個爲域爲極中 電各作區線閘集 效於個性元之 L 等 8 活字部 5 及 極之 ，體線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 530303 A7 _____B7 ___ 五、發明說明（21 ) 過接觸孔6 C接源極/位元線4 L。M C表1個記憶格。 圖2 7及圖2 8之記憶格陣列，其鄰接之記憶格之開 關電晶體部T r s w之閘極配線6 L係共用，同一記憶格 內之開關電晶體部T r s w之閘極配線獨立之開關閘極配 線6 L a分別配置於字元線5 L上下。如上述短路之開關 電晶體部T r s w之閘極配線，其鄰接之記憶格之記憶體 電晶體部與開關電晶體部之閘極被施加同·一電位，因此可 依源極/位元線擴散層4之電位供給方式來區別鄰接記憶 格之動作·亦即，以存取之記憶格之源極線爲接地電位， 鄰接之未存取之記憶格之源極線，切斷其電位供給，僅使 存取之記憶格活性化。隨記憶格之動作，源極/位元線 4 L亦進行切換，此種配線連接稱爲虛擬接地方式’。 採虛擬接地方式時，源極/位元線4 L成浮游電位， 記憶格陣列內之浮游電荷成不想要之過度電流，成爲錯誤 讀出之原因。爲防止此種過度電流流入，於圖2 9及圖 3〇之記憶格陣列（B )，其最鄰接之記憶格之一方開關 電晶體之閘極電位完全被切斷，於8條字元線5 L之上下 分別各配置2條開關閘極配線6 L a，令開關電晶體部 丁 r s w之開關閘極6 L互相連接開關閘極配線6 L a 。 和圖2 7及圖2 8之構成比較，開關電晶體部T r s w之 開關閘極配線6 L a之數成倍，但浮游電荷被由鄰近之記 憶格傳導，可減低過度電流引起之錯誤讀出。 如圖2 9及圖3 0所示，令開關電晶體部T r s w之 開關閘極配線6 L、6 L交互短路於另一開關閘極配線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------------- 訂---------線 (請先閱讀背面之注意事項再填寫本頁) -24- 經濟部智慧財產局員工消費合作社印製 530303 A7 B7 五、發明說明（22) 6 L a，則開關_極配線6 L a之配線數增加，記憶格陣 列部5 1之面積增大。爲防止此種面積增大，可採用圖 3 1及圖3 2之記憶格陣列（c )。圖3 1及3 2之構成 ，係於源極/位元線4 L方向延伸之鄰接之最小單位之記 憶格陣列部分5 1 A、5 1 B間共用開關電晶體部 丁 r s w之開關閘極配線6 L。共用之配線數，係在上下 兩側鄰接之記憶格陣列間分別分擔一半。此係源自平面配 置不得不之配線。但是，藉開關電晶體部T r s w之開關 閘極配線6 L之共用，實現記憶格陣列面積之減少。 鄰接源極/位元線4 L之延伸方向兩側之記憶格陣歹1』 部分5 1 A、5 1 B，其源極/位元線擴散層4之共用亦 可能，圖3 3及3 4之記憶格陣列（D )，可令由源極/ 位元線擴散層4連接源極/位元線4 L之接觸孔4 C，配 置於開關閘極配線6 L a間。藉此種記憶格陣列之採用， 可減少面積，右，最大優點在於接觸孔4 C之數可減少一 半。接觸孔4 C之加工數減少，可減少加工負賀，降低力口 工不良率，提升信賴性及生產性。 圖3 5 — 4 0係圖1 4 一 1 6說明之記憶格之製程中 所要階段之元件斷面構造之槪略圖。 圖3 5係表示在砂基板1上沈積開關電晶體邰 T r s w用之閘極絕緣膜1 1，及開關閘極材料6。此處 ，閘極絕緣膜1 1，係使用對矽基板1施以高溫熱氧化形 成茲厚2 0 n m之薄矽熱氧化膜，但亦可採用氮氧化膜等 其他絕緣膜。開關閘極材料6則使用厚1 5 0 n m之多晶 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------^ (請先閱讀背面之注意事項再填寫本頁) -25- 經濟部智慧財產局員工消費合作社印製 530303 A7 --- B7 五、發明說明（23 ) 矽薄膜。 _ 3 6表示對開關閘極材料6加工形成開關電晶體部 Tr sw 之開關閘極 6 — 1 、6 — 2 、6 — 3 、6 — 4， 以阻劑1 2 - 1 、1 2 — 2、1 2 — 3作爲位元線部之離 子植入之掩罩，於位元線部藉離子植入砷（A s )及磷（ p )掺雜形成高濃度擴散層4 一 1、4 一 2。 圖37係除去離子植入使用之阻劑掩罩，在較低溫之 7 〇 0 °C施以溼熱氧化。此時形成之熱氧化膜，相對於多 晶矽薄膜之開關電晶體部T r sw之開關閘極6 - 1 、6 一 2、6 — 3、6 — 4及高濃度植入（A s )及（P )離 子之位兀線邰4 一 1 、4 — 2係選擇約1 〇 〇 n m之厚度 ，但矽基板1上直接形成之熱氧化膜爲U甘2 0 n m茲薄 膜u該形成之熱氧化膜之膜厚差起因於氧化之矽之結晶性 〇 圖3 8係表示除去在矽基板1上直接形成之約2 0 n m之薄熱氧化膜之狀態，使矽半導體表面露出記憶體電 晶體部T r m c。 圖3 9係爲形成記憶體電晶體部T r m c，於記憶體 電晶體部之矽半導體表面形成厚1 · 8 n m或5 n m之隧 道氧化膜1 2，之後，沈積厚度約1 5 n m之具離散式陷 阱之矽化氮膜2，再形成氧化膜1 3 ,之後沈積記億體_ 極7之電極材料之狀態。此時氧化膜1 3之形成，亦可對 矽化氮膜之表面部施以高溫熱氧化形成，但此處使用 C V D法沈積厚3 n m之C V D熱氧化膜。記憶體閘極7 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線· (請先閱讀背面之注意事項再填寫本頁) -26- 530303 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（24 ) 之電極材料使用摻雜之厚3 0 0 n m之多晶矽薄膜。又， 該記憶體電晶體部之記憶體閘極7之電極材料，因兼用作 記憶格陣列之字元線，故使用低電阻之鎢（W )等金屬電 極。 又，圖3 9係記憶體閘極7加工成字元線5後之斷面 圖，亦即圖1 6之A — A，部斷面。圖4 V0係字元線5之間 ，亦即圖1 6之B — B ’部之斷面。字元線5之間僅閘極材 被除去，具離散式陷阱之氮化矽膜殘留。此乃因記憶體閘 極下儲存之電荷於橫方向不具傳導性。圖3 9及圖4 〇之 後，藉一般之半導體L S I之製造方法形成層間絕緣膜' 上層金屬配線等。 (記憶格之第2形態） 圖4 1 一 4 3係記憶格之第2形態。圖示之記憶格具 備，使用側壁閘極技術，於記憶體電晶體部T r m c兩個1 以自行對齊方式形成開關電晶體部T r s w之構造。此情 況下，開關電晶體部T r s w之閘極長，可加工至約最/Jn 加工尺寸之1 / 2，由圖4 3可知，記憶格爲6 F 2，因此 1位元相對於3 F 2 ·，和習知比較可實現約一半之格尺寸 ，達成高集積度。記憶格中之電晶體配列及結線，和圖 1 4 - 1 6之記憶格完全相同，故可實現高速寫入，減低 寫入劣化，迴避讀出干擾，擴大信號檢測之餘裕度等。 圖4 4係具圖4 1 — 4 3之構造之記憶格中，以最小 加工尺寸以下形成之側壁閘極6 - 1 、6 — 2之開關電晶 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------^ AW (請先閱讀背面之注意事項再填寫本頁) -27- 經濟部智慧財產局員工消費合作社印製 530303 A7 ---______B7______ 五、發明說明（25 ) 體部T r s w及周邊電路中之連接形態。側壁閘極6 一 1 、6〜2，係利用再記憶體閘極7之側壁部較厚形成之電 極材於垂直方向進行同樣蝕刻所殘留電極材。設置側壁閘 極之寬之約2倍以下寬之溝，則埋於此之電極材較沈積於 平坦部之膜厚形成更厚，故進行垂直異方性鈾刻時，電極 材殘留於溝之間。而且沿溝之形狀，故以自行對齊方式容 易彎成與側壁閘極之連接。圖4 4係，在記憶格陣列內， 爲防止因側壁閘極6 - 1、6 - 2之配線長變長導致電阻 增加，於途中介由接觸孔6 C設置分支之構造。該構造亦 可使用其他電路部分之佈局。 圖45 - 5 1係圖41 一 43說明之記憶格製程中所 要階段之元件斷面構造之槪略圖。 該記憶格構造，係於記憶體電晶體部T r m c之兩側 ，使用側壁閘極技術形成開關電晶體部T r s w。因此， 開始進行記憶體電晶體部T r m c之形成。 圖4 5所示包含，爲在矽半導體基板1上開始形成記 憶格電晶體，厚1 · 8 n m或5 n m之隧道氧化膜1 2之 形成，具離散式陷阱之厚1 5 n m之氮化矽膜之閘極絕緣 膜2之沈積，厚3 n m之氧化膜1 3之形成，厚3〇〇 n m之多晶矽之閘極材之沈積，，之後之加工必要之薄氧 化膜1 4，氮化物膜1 5、及薄氧化膜1 6之形成。 圖4 6係爲形成開關電晶體部T r s w，沿閘極長施 以異方性蝕刻，於露出之矽半導體基板1上同時形成開關 電晶體部T r s w痛之厚2 0 n m之閘極絕緣1 1 — 1 、 --------------------訂---------^ AW (請先閱讀背面之注意事項再填寫本頁) ^紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -28- 530303 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（26 ) 1 1 一 2及構成記憶體電晶體部T r m c側面部之厚約 1〇〇n m之熱氧化膜1 1 — 3 、 1 1 — 4 、 1 1 — 5 、 1 1 一 6。之後，爲形成開關電晶體部T r s w之側壁閘 極6 - 1 、6 — 2而沈積厚4 0 0 n m之多晶砂，之後， 藉離子植入於高濃度擴散層4 一 1 、4 一 2摻雜A s及P 形成位元線部。於記憶體電晶體部T r m c之側面部，多 晶矽之沈積因回流效果導致厚度局部增加。 圖4 7顯示包含，對側壁閘極材6 - 1 、6 — 2之厚 4 0 〇 n m沈積之多晶矽膜，藉略垂直之異方性飩刻除去 厚4 0 〇 n m部分。記憶體電晶體部T r m c之側壁部， 僅圖4 6所示局部厚度部分未被蝕刻而殘留。殘留於該記 憶格電晶體側壁部之側壁閘極6 — 1 、6 — 2、6 — 3、 6 - 4成側壁閘極。 1 4 8係在多晶矽膜構成之側壁閘極6 — 1、6 - 2 、6 - 3 、6 - 4周圍施以熱氧化，形成厚5 0 n m之熱 氧化膜 1 7 — 1、1 7 — 2、1 7 - 3、1 7 — 4 後，藉 C V D法沈積厚4 0 0 n m之氧化膜1 8 °受記憶體電晶 體部T r m c .及側壁閘極6 — 1 、6 — 2等底層形狀之影 響，C V D氧化膜成凹凸。 圖4 9係表示對由沈積之厚4 〇 〇 nm之CVD氧化 膜1 8之凹凸中突起之部分藉C Μ P (化鞋機械硏磨技術 )除去。此時，側壁閘極周圍形成之熱氧化膜1 7 一 1 、 1 了 — 2、1 7 — 3、1 7 — 4 殘留，側壁閘極 6 — 1 、 6 - 2、6 - 3、6 - 4有必要被絕緣保護。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -29- ---------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 530303 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（27 ) 圖5 0係形成圖4 9之狀態之後，以化學方法除去開 關電晶體部T r s w上之薄氧化膜1 4、氮化物膜1 5、 及薄氧化膜1 6，沈積字元線5之材料使與開關電晶體邰 丁 r s w之記憶體閘極電連接般。該字元線5之材料使用 低電阻之W等金屬電極。 圖5 0係字元線5之材料加工之後之斷面，亦即圖 4 3之A — A，部斷面圖。圖5 1係字元線5間，亦即圖 4 3之B - B ’部斷面圖。字元線5之間，字元線5之線材 及記憶體電晶體部T r m c之記憶體閘極7之材料被除去 ，具離散式陷阱之氮化砂膜之包含上述離散式陷阱之閘極 絕緣膜2殘留。此乃因記憶體閘極7下儲存之電荷不傳導 於橫方向，故不必除去。形成圖5 〇及圖5 1之構造後， 依一般半導體積體電路製造方法形成層間絕緣膜，上層金 屬E線。 (記憶格之第3形態） 圖5 2係第3形態之記憶格之斷面構造，圖5 3式出 該記憶格之平面構造。該第3形態之記憶格，係在上述第 1形態之記憶格中，取代記憶格內之擴散層4 一 1 、4 一 2，改用開關電晶體部T r s w之Μ〇S反轉層作爲配線 。亦即，1個記憶格具備，1個記憶體電晶體部T r m c ，2個開關電晶體部T r s w，及2個電晶體反轉層配線 2〇一 1、2 0 - 2構成之記憶格構造。上述記憶體電晶 體部T r m c,具有包含上述離散式陷阱之閘極絕緣膜2， 本紙張尺度適用中國國家標準（CNS)A4規袼（210 X 297公釐） --------------------訂---------線 (請先閱讀背面之注音？事項再填寫本頁) 參照圖· 5 4 - 5 7說明第3形態之記憶格之抹除、寫 中，開關電晶體部T r s w之開關閘 6Lk，及開關電晶體部Tr sw之 530303 A7 __B7_ _ 五、發明說明（28 ) 且上述記憶體電晶體部T r m c之記憶體閘極7接字元線 5，且2個電晶體反轉層配線2 0 — 1 、2 〇 一 2構成源 極線及位元線，且上述2個開關電晶體部T r s w，及構 成上述源極線及位元線的2個電晶體反轉層配線2 0 - 1 、20 — 2，互相共用閘極6 — 1、6 — 2。 第3形態之記憶格，如圖5 $及5 3所示，寫入採用 熱電子之源極側注入方式，讀出亦檢測同方向之電流。在 記憶格內之相反方向之動作爲可能，因此1個記憶格可進 行2位元動作。如平面構造所示，1個記憶格之尺寸爲 4 F 2，相對於資料1位元之尺寸爲2 F 2，可實現高集積 度。 、2〇L j 、2 0 L k係同一配線。 轉層之半導體遥域之電壓，圖之上方 〇 線1條進行抹除的頁模態，圖5 5係 之曰曰片（E塊）模態。抹除動作中令 排出，故記憶體閘極，亦即選擇之字 之高壓，使基板表面成爲接地位準之 源極線之閘極供給例如3 v之電源電 偏壓，對具離散式陷阱電荷之氮化矽 --------------------訂---------線· (請先閱讀背面之注意事項再填寫本頁) 入、及讀出動作。圖 極 6 L i、6 L j 、 反轉層配線2 0 L i 圖之下方圖示構成反 圖示開關閘極之電壓 圖5 4係依字元 多數字元線同時抹除 電子由記憶體閘極側 元線5 L 1施加9 V 偏壓般，對位元線/ 壓，反轉層設爲0 V 膜施加高電場。 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 -31 - 經濟部智慧財產局員工消費合作社印製 530303 A7 -- --J7___ 五、發明說明（29 ) Η 5 6係寫入之偏壓關係，於選擇位元，其源極側之 閘極施加略高於臨界値電壓（〇 · 5 V )之1 · 5 V，此 處熱載子因高電場朝施加高偏壓（6 V )之記憶體閘極移 動，被捕獲於包含離散式陷阱之閘極絕緣膜中。欲使閘極 線側之供給電位爲〇 V，位元線側之供給電位成3 V，對 源極線側開關電晶體部之開關閘極須施加1 . 5 V，對位 元線側開關電晶體部之開關閘極須施加4 . 5 V之高偏壓 〇 圖5 7係讀出之偏壓關係。於選擇位元，供至源極線 側之電位設爲0 V，供至位元線側之電位設爲1 · 5 V， 爲儘可能減少附加之反轉層電阻，使用和寫入蝕相同之偏 壓，對源極線側開關電晶體部之開關閘極施加3 V，對位 元線側開關電晶體部之開關閘極施加4 0 5 V之高偏壓， 以減少反轉層電阻。 圖5 8 - 6 5係採用第3形態之記憶格的記憶格陣列 部5 1之各種構成例。其構成分爲（a ) - （ D )之4 種類，分別圖不其佈局及等效電路。 記憶體陣列之構成，和圖2 7 — 3 4說明之第1形態 之記憶格之不同點在於，在記憶體陣列之活性區域8內， 源極/位元線4 L，係取出通過接觸孔4 C連接2 0反轉 層配線2 0 L之擴散層4之電位。其他點則基本上同圖 27 — 34之構成。 圖6 6 - 7 0係圖5 2說明之第3形態之記憶格之製 程中所要階段之元件斷面構造槪略圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------4------- —訂---------線 (請先閱讀背面之注意事項再填寫本頁) -32- 530303
經濟部智慧財產局員工消費合作社印製 A7 B7 __ 五、發明說明（30 ) 匱^ 6 6所示狀態爲，在矽半導體基板1上，藉高温熱 氧化形成閘極絕緣膜1 1，沈積開關閘極6用之電極材料 例如多晶矽膜，進行光阻劑膜1 8 - 1 、1 8 — 2、1 8 - 3之曝光/顯影加工，俾加工位元線/源極線及開關電 晶體部T r s w共用之閘極配線。 圖67係藉光阻劑膜18 - 1 、18 — 2、18〜：3 蝕刻開關閘極6之電極材料，形成開關閘極6 — 1 、6〜 2、6 — 3之狀態。 圖6 8所示狀態爲記憶體電晶體部T r m c及字元，線 5之加工進行。亦即，於記憶體電晶體部T r ni c施以熱 氧化形成厚度約5 n m之熱氧化矽膜1 2 — 1 、]_ 2 _ 2 ，.之後，沈積約1 0 n m之氮化杨膜作爲包含離散式陷「讲 之閘極絕緣膜2，再於其上藉熱氧化或化學真空蒸|度？去开多 成厚度約3 π m之氧化膜1 3，Z後沈積構成記丨意體電晶 體部T r m c之控制閘極7及字元線5的例如多晶•夕膜之 構造。 於圖69、70，使用光阻劑膜19對字元 加工形成，如圖6 9般殘留多晶矽部分作爲字元@ 5 ^ R 如圖7 0般除去多晶砂邰分，特別如圖7 0，於.字# ,線5 間將硼（B + )植入矽半導體基板1以進行字元線間之電氣 分離。 (記憶格之第4形態） 圖7 1係％ 4形態之1思格之bi面構造圖。薩j $之言己 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） —— f%先閱讀背面之注意事項再填寫本頁) 訂---------線· -33- 530303 經濟部智慧財產局員工消費合作社印製 A7 _____ B7_ _ 五、發明說明（31 ) ;丨思格，其源極線共用開關電晶體部T r s w之反轉層2 0 形成，位元線以擴散層4形成。亦即，1個記憶格，具備 由1個記憶體電晶體部T ]： m c , 1個開關電晶體部 T r s w， 1個電晶體反轉層2 0，及1個擴散層4之配 線構成之構造。上述記憶體電晶體部T r m c之儲存部之 包含離散式陷阱之閘極絕緣膜2係由例如氮化矽膜構成。 上述記憶體電晶體部T r m c之控制閘極7連接字元線5 。上述1個電晶體反轉層2 0之配線構成源極線2 〇 S， 且上述1個擴散層4之配線構成位元線4 B。上述1個開 關電晶體部T r s w及構成上述源極線之1個電晶體反轉 層2 0之配線共用閘極。亦即，第4形態之記憶格，其構 成具備以開關電晶體部T r s w爲境界，於源極側具上述 第3形態之記憶格之構造之一部分，於汲極側具備 N R〇Μ形態之記憶格構造之一部分。 由圖7 1之記憶格斷面構造可知，寫入可採熱電子之 源極側注入方式。及汲極側注入方式。讀出時，因記憶格 相對位元線/源極線爲非對稱，故僅單方向讀出可能。因 此如圖7 2所示般，對4 F 2之記憶格區域，僅進行源極側 注入方式或汲極側注入方式之寫入時，相當於1位元之面 積爲4 F 2。但是，若採同時進行源極側注入方式及汲極側 注入方式之2位元寫入，則1位元面積縮小爲2 F 2。此情 況下，因讀出僅單方向，爲辨識讀出於位元線/源極線之 寫入資料，而進行源極線側之開關電晶體之開關閘極6之 閘極偏壓及位元線側之擴散層4之偏壓控制。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .--------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -34- 經濟部智慧財產局員工消費合作社印製 530303 A7 __B7_____ 五、發明說明（32 ) 參照圖7 3 - 7 8說明第4形態之記憶格之抹除、寫 入、及讀出。圖中之開關電晶體部T r s w之開關閘極 6 L 1 、6 L j，及開關電晶體部T r s w之反轉層配線 之源極線2 0 S 1 、2 0 S j係以同一配線圖示。於圖之 下方圖示構成反轉層之半導體區域之電壓，圖之上方圖示 開關閘極之電壓。 圖7 3係抹除1條字元線之頁模態抹除，圖7 4係同 時抹除多數字元線之晶片（區塊）模態抹除。抹除動作係 使電子由記憶體閘極7側排出，因此對記憶體閘極7，亦 即選擇之字元線5施加高偏壓之9 V，使基板表面成接地 位準（〇 V )偏壓般，對源極線2 0 S 1 、2 0 S j之開 關閘極6 L 1 、. 6 _L j施加例如3 V之電源電壓，使反轉 層成0偏壓般，對t述包含離散式陷阱之氮化矽膜之閘極 絕緣膜2施加高電場。 圖7 5係源極側注入方式之寫入偏壓關係。於選擇之 位元線，源極側之開關閘極6 ( 6 L i )係施加相位比較 臨界値電壓（0 . 5 V )稍咼之1 · 5 V，熱載子因高電 場而靠向施加有高偏壓6 V之上述上述包含離散式陷阱之 閘極絕緣膜2，被捕獲於包含離散式陷阱之閘極絕緣膜2 中。供至源極線2 0 S 1之電位爲〇 v ,因此於源極線側
開關電晶體部T r s w之開關閘極6 L i被施加1 · 5 V 。供至位元線4 B之擴散電位爲3 V。 圖7 6係採源極側注入方式進行源極側寫入時之讀出 之偏壓關係。讀出時，於選擇之位元線，源極線2 〇 S i 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）~ -- -35- --------------------訂---------線· (請先閱讀背面之注意事項再填寫本頁) 530303 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（33 ) 側之供給電位爲0 V，位元線4 B之供給電位爲1 . 5 V 。爲使源極線2 0 S 1側之電晶體反轉層2 0之電阻儘可 能減小，使用和寫入同樣之偏壓，於源極線側開關電晶體 部T r s w之開關閘極6 L 1施加3 V，以減小電晶體反 轉層2 0之電阻。 圖7 7係汲極側注入方式之寫入偏壓關係。於選擇之 位元，源極線側之開關閘極64 L 1施加較臨界値電壓（ 0 · 5 V )高之4 . 5 V ,通道內之熱載子，於汲極端因 高電場靠向施加高偏壓6 V之記憶體閘極7，被捕獲於包 含離散式陷阱之閘極絕緣膜2中。爲使源極線2 0 S 1側 之供給電位成0 V，於源極線側開關電晶體部T r s w之 開關閘極配線6 L 1施加4 · 5 V，供至位元線4 B側之 擴散層4之電位設爲3 V。 圖7 8係汲極側注入方式進行汲極側寫入時之讀出之 偏壓關係。讀出時，於選擇之位元線，源極線20S1側 之供給電位爲0V，位元線4 B之供給電位爲IV。爲使 源極線2 0 S i側之電晶體反轉層2 0之電阻儘可能減小 ，和寫入同樣地於源極線側開關電晶體部T r s w之開關 閘極6施加4 . 5 V，以減小電晶體反轉層2 0之電阻。 如上述藉由圖76及圖78之偏壓條件，可分別對寫入源 極側之資料及寫入汲極側之資料進行讀出。 圖1 2 1及1 2 2係圖7 1之1個記憶格儲存2位元 資訊之動作時序流程圖，其係對應圖7 3 — 7 8之動作。 圖中b 1 t # 1 、b 1 t # 2係指1個記憶格之2位元資 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -36 - 經濟部智慧財產局員工消費合作社印製 530303 A7 _ B7 五、發明說明（34 ) 訊◦圖1 2 1所示般，1個記憶格以1個位址指定，對丄 個記憶格使2位元資訊b i t # 1 、b 1 t # 2拴瑣於資 料拴鎖器5 2。抹除後，藉源極側注入方式將資料b i t # 1寫入源極側之包含離散式陷阱之閘極絕緣膜，之後， 藉汲極側注入方式將資料b i t # 2寫入汲極側之上述& 含離散式陷阱之閘極絕緣膜。讀出時，如圖122所示， 檢測位儿線電位，判斷資料邏輯値即可。 圖1 2 3及1 2 4係對圖7 1之1個記憶格僅進行源 極側寫入之動作時序圖。該動作係對應圖7 3 — 7 6之動 作。寫入僅進行源極側。 圖7 9 - 8 6係採用第4形態之記憶格之記憶格陣列 部5 1之各構成例。該構成可大別爲（A ) — ( D )之4 種，其佈局及等效電路圖分別被圖示。 記憶體陣列之構成，和圖2 7 - 3 4說明之第1形態 之記憶格之之不同點爲，在記憶體陣列之活性區域8內， 由開關電晶體部T r s w之電晶體反轉層2 0構成之源極 線2 0 S、開關電晶體部T r s w之開關閘極配線6 、擴 散層4構成之位元線4 B，及字元線5來定義記憶體電晶 體之區域。源極線2 0 S經由接觸孔2 0 C取出連接反轉 層2 0之擴散層2 Ο P之電位。位元線4 B經由接觸孔 4 C取出位元線擴散層4之電位。開關電晶體部之開關閘 極配線6 L經由接觸孔6 C連接開關配線6 L a 。 圖8 7 - 9 1係圖7 1說明之第4形態之記憶格之製 程中所要階段之元件斷面構造之槪略。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -37- 530303 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（35 ) 圖87中，於矽半導體基板1上藉高溫熱氧化形成閘 極絕緣膜1 1 — 1 、1 1 — 2、1 1 一 3，沈積多晶矽膜 作爲閘極材料以形成開關閘極6 — 1 、6 — 2 、6 — 3。 之後，藉熱氧化法或化學蒸鍍法形成氧化膜3 0，於其上 形成氮化物膜3 1，再於其剩形成氧化膜3 2。之後藉化 學蒸鍍法沈積厚之氧化膜3 3。 於圖8 8，使光阻劑膜3 4曝光，依序蝕刻位元線上 之絕緣膜33、32、31 、30形成開口。 輿圖8 9除去開關閘極配線6 -. 2，於矽半導體基板 1上選擇性植入砷（A s !)離子，形成位元線擴散層4。 於圖9 0全面除去絕緣膜3 3、3 2，位元線擴散層 4之區域意外以氮化物膜3 1覆蓋，於位元線擴散層4上 形成厚之熱氧化膜3 5。 於圖9 1，除去氮化物膜3 1及矽基板1上之氧化膜 3〇，再於矽半導體基板1上形成閘極氧化膜1 2 - 1 、 1 2 - 2，藉化學蒸鑛法形成包含離散式陷阴1之氮化物膜 2，以熱氧化法或化學蒸鍍法形成氧化膜1 3，再沈積字 元線5及控制閘極7之材料。 (記憶格之第5形態） 記憶格之第5形態，係於上述第4形態之記憶格之構 造中，令記憶體電晶體部之通道區域相對於開關電晶體部 之開關閘極以自行對齊方式，以2分之1最小加工尺寸形 成，可實現更高集積度之構造。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -38 - --------------------訂---------線 (請先閱讀背面之注音？事項再填寫本頁) 530303 A7 ___ B7五、發明說明（36 ) 圖9 2 - 9 4係第5形態之記憶格之製造方法之斷 槪略圖。’ 輿圖9 2，於矽半導體基板1上形成閘極絕緣膜1 面 一 1、 6 — 1 1 一 2，形成開關電晶體部T r s w之開關閘極 6 - 2。此時，於開關閘極6 — 1 、6 — 2上， 爲確保閘極高度而沈積氮化物膜等絕緣膜4 6 4 6 2。又，依該閘極6 — 1、6 — 2及絕緣膜4 6 — 1 4 6 2，使用側壁技術形成氮化物膜等側壁絕緣膜4 7 經濟部智慧財產局員工消費合作社印製 —1 、4 7 — 2、4 7 — 3、4 7 — 4。之後，再藉離子 植入技術於開關閘極6 - 1 、6 - 2及側壁絕緣膜4 7 — 1、4 7 — 2、4 7 — 3、4 7 — 4植入擴散層雜質A s 1 ，形成位元線擴散層4。 於圖9 3施以熱氧化，於擴散層4上形成厚之熱氧化 膜4 5。輿圖9 4，除去絕緣膜4 6 — 1 、4 6 — 2，及 側壁絕緣膜 47 — 1 、47 — 2、47 — 3、47 - 4 之 後，藉熱氧化法形成記憶體電晶體部之閘極氧化膜1 2 -1、1 2 - 2，再藉化學蒸鍍法沈積具離散式陷阱之氮化 物膜2，藉熱氧化法或化學蒸鍍法沈積氧化膜1 3，形成 記憶體閘極7及字元線5之材料。此處，開關電晶體部 丁 r s w之開關閘極 1 6 - 2及位元線擴散層4之 間，成爲記憶體電晶體部T r m c之通道區域，該區域係 由氮化物膜2等側壁絕緣膜 3、27 - 4定之區域。 7 7 7 ---------------------訂----^-----線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -39 - 530303 A7 _________B7___ 五、發明說明（37 ) (記憶格之第6形態） (請先閱讀背面之注意事項再填寫本頁) 記憶格之第6形態係構成，1個記憶格具2個記憶格 電晶體部，可保持2位元資訊之2記憶體電晶體/ 2位元 型非揮發性記憶格之構造，可藉自行對齊方式實現高集積 度及位元單位抹除可能之高機能化。 圖95係第6形態之記憶格之斜視圖，圖96係第6 形態之記憶格斷面構造圖。 如圖9 5及9 6所示，開關電晶體部丁 r s w之記憶 體閘極7-1 、7 - 2直接接字元線5。此時，開關電晶 體部T r s w之開關閘極6 A，如圖9 6所示於2個記憶 體電晶體部T r m c之上述包含離散式陷阱之閘極絕緣膜 2 - 1、2 — 2間以自行對齊方式埋入形成。字元線間距 爲2 F，相當於1位元之格面積爲4 F 2。 經濟部智慧財產局員工消費合作社印制衣 於圖9 5及9 6，於開關電晶體部T r sw之通道 5 0 A摻雜基板型及相反型雜質，作爲空乏型通道極其有 效。此乃因可發揮防止記憶體電晶體部T r m c之記憶體 閘極7 - 1 、7 - 2，與開關電晶體部τ r s w之開關閘 極6 A間之間隙部下之通道障壁之功能。 又，關於儲存部2 - 1 、2 - 2之導電幸枝識別之重 要性。上述圖1 1之習知構成，儲存部2 > 一 i 、2，一 2僅述及導體之浮游閘極。本發明之記憶格構造中明言， 儲存部2 - 1、2 - 2並非導體之浮動閘極。而是包含離 散式陷阱之集合材料。具離散式陷阱之材料的話，離散式 陷阱之任一所捕獲之載子，被束縛於該位置，無法游走於
-40- 530303 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（38) 陷阱之集合體，亦即浮游電極內。離散式陷阱之集合體之 浮游電極材料，其代表性者爲氮化矽薄膜。 以下以和圖1 1之關係說明之。圖1 1之構成中，浮 動閘極2 / — 1 、2 — - 2之材料爲導體，但並不限於導 體，只要是離散式陷阱之集合體之浮游電極材料即可，該 浮游電極材料不必依每.•位元進行分離加工。結果，橫切 閘極上之字元線與浮游電極間不須加工定位，定位餘裕度 之面積可減少。亦即，圖1 1之記憶格構造中，浮游電極 材料使用例如離散式陷阱之集合體之氮化矽薄膜，由圖 9 7所示平面可知，因不必加工定位，記憶格面積由先前 之5 . 4 F 2減少爲4 F 2，至少在高集積度之點和圖9 6 所示本發明之記憶格相同。而且，圖1 1之記憶格之抹除 乃可依區塊單位進行，故本發明之構造在以字元線單位抹 除之點有效。 圖9 8係圖9 5及9 6所示記憶格之記憶體動作之偏 壓條件。記憶體電晶體部T r m c之記憶體閘極7 - 1 、 7一2連接字元線5，至少字元線單位之抹除爲可能，和 上述圖1 1之記憶格構造可以區塊單位抹除比較，記憶格 之使用自由度大幅增加。圖9 8中之F表示浮動電位。 圖9 9 - 1 0 2係採用第6形態之記憶格之記憶格陣 列部5 1之各種構成例。其構成可大別爲，最小區塊單位 之上述（A )及（B )方式合成之（A & B )方式，及鄰 接區塊及位址共用之上述（c & D )方式合成之（c & D )，分別圖示其佈局及等效電路。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線· (請先閱讀背面之注咅？事項再填寫本頁) •41 - 530303 A7 B7 五、發明說明（39) 圖1 0 3 - 1 0 8係圖9 5所示第6形態之記憶格之 之製程所要階段之元.件斷面構造槪略圖。 (請先閱讀背面之注意事項再填寫本頁) 圖1 0 3，係於矽半導體基板1上沈積記憶體電晶體 部T r m c用閘極絕緣膜5 8、包含離散式陷阱之閘極絕 緣膜2之電極材、層間絕緣膜5 9，及記憶體閘極7之電 極材料之斷面構造。閘極絕緣膜5 8，係使用在矽半導體 基板1上藉高溫熱氧化形成之厚1 . 8 n m或5 n m之極 薄熱氧矽化膜，但亦可使用氧化氮膜等其他絕緣膜。包含 離散式陷阱之閘極絕緣膜2之電極材料使用厚1 5 n m之 氮化矽薄膜。層間絕緣膜5 9，可對氮化矽薄膜之表面部 施以高溫熱氧化形成厚約3 n m之熱氧化膜，但此處採用 C.VD法沈積之C VD氧化膜。記憶體閘極7之電極材料 採用厚1 5〇nm之多晶矽膜。 經濟部智慧財產局員工消費合作社印製 圖1 0 4，係對上述記憶體閘極7之電極材料、層間 絕緣膜5 9 、包含離散式陷阱之閘極絕緣膜2之電極材料 、及閘極絕緣膜5 8，於位元線方向藉異方性飩刻施以疊 合切割加工，形成包含離散式陷阱之閘極絕緣膜2 - 1 、 2 - 2及記憶體閘極7 - 1 、7 - 2，進行砷摻雜形成通 道部5 Ο A及高耐壓用之低濃度擴散層5 Ο B - 1、 5 〇 B - 2。
圖1 0 5係在施以疊合切割加工之側面形成側壁6 0 —1至6 0 - 4，Z後以阻劑6 0 R爲掩罩於位tc線部錯 離子植入形成摻雜（A s )及（P )高濃度擴散層4 一 1 、4 一 2作爲開關電晶體部T r s w。側壁，係以C V D 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） - 42- 經濟部智慧財產局員工消費合作社印製 530303 A7 B7 五、發明說明（4〇 ) 法沈積之厚熱氧化膜爲段差部利用較厚沈積，形成回蝕之 殘膜，其形成法爲習知者。 圖1 0 6，係於開關電晶體部T r SW藉熱氧化同時 形成1 0 n m之閘極氧化膜6 1 A及位元線用擴散層4 一 1 、4 一 2部分之絕緣膜6 1 B — 1 、6 1 B — 2，沈積 多晶矽膜之開關電晶體部T r s w之開關閘極6 Α及位元 線電阻之低電阻化用配線6 B - 1、6 B — 2。之後藉 C V D法沈積絕緣膜6 2 A、6 2 B - 1。此時，於記憶 體電晶體部T r m c用之記憶體閘極上，亦分別形成多晶 矽膜5 C - 1、5 C - 2及以C V D法形成之絕緣膜 62C — 1、62C - 2。
圖1 0 7係除去圖1 〇 6之記憶體電晶體部T r m C
用之記憶體閘極7 — 1 、7 — 2 —t:之不要之多晶矽膜5 C —1 、5 C — 2 及 C V D 絕緣膜 1 2 C — 1 、1 2 C — 2 。僅除去記憶體電晶體部T r m c用之記憶體閘極7 - 1 、7 - 2上之沈積膜時，以僅該部分有開口之阻劑膜爲掩 罩，藉蝕刻除去即可。不使用阻劑膜，亦可藉化學機械硏 磨法（C Μ P )僅硏磨突出部。記憶體電晶體部T r m c 用之記憶體閘極7 - 1 、7 — 2穿過段差上之情況下，以 阻劑膜爲掩罩之飩刻除去技術較確實。 圖1 0 8係字元線5之電極材料沈積狀態。字元線5 之電極材料使用多晶矽膜，亦可使用高熔點金屬之τ 1 、 W或C 〇等製成之多晶矽化物膜。此處係斷面.圖並不很淸 楚，記憶體閘極了 - 1 、7 - 2於字元線加工時被施以疊 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ~ --------------------訂---------線 ^11 (請先閱讀背面之注意事項再填寫本頁) 530303 A7 B7 五、發明說明（41 ) 合切斷加工分離。開關電晶體部T r s w之閘極6 A及位 元線電阻之低電阻化用配線6 B - 1 、6 B — 2未施以疊 (請先閱讀背面之注音？事項再填寫本頁) 合切斷加工。又，儲存部2 - 1 、2 - 2係使用離散式陷 阱之集合體之氮化矽薄膜，故與字元線5之疊合切斷加工 爲不必要，儲存部由多晶矽膜等導體構成時，儲存部2 -1、2 - 2須進行與字元線5之疊合切斷加工分離。 圖1 0 3 - 1 0 8所示圖9 6之記錄媒體之製程，係 由一般超大型積體電路（UL S I )之製造方法容易導入 之方法。 (記憶格之第7形態） 圖1 .0 9係第7形態,之記憶格之斷面構造，圖示記憶· 格，其記憶體電晶體部T r m c之記憶體閘極2 - 1 、2 一 2連接字元線5之構造，於開關電晶體部T r s w之開 關閘極6 A之兩側壁使用側壁技術形成記憶體電晶體部 T r m c。依此可實現約3 F 2 _面積之記憶格。 圖1 1 0 — 1 1 4係開關電晶體部T r s w用之閘極 經濟部智慧財產局員工消費合作社印制衣 絕緣膜7 1 、開關閘極6 A之電極材料7 5、層間絕緣膜 7 3及層間補強膜7 4之沈積構造。閘極絕緣膜7 1使用 對矽半導體基板1施以高溫熱氧化形成之厚1 0 n m之薄 熱氧化膜，亦可採用氧化氮膜等其他絕緣膜。電極材料 7 5可用厚1 5 0 n m之多晶矽薄膜°層間絕緣膜7 3採 用C V D法沈積之厚約1 5 0 η ηι之C V D氧化膜。與氮 化砂膜疊合之膜亦有效又，層間補強卩吴7 4採用C V D法 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公爱） 530303 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（42 ) 沈積之厚約1 5 0 n m之C V D氧化膜，但亦可以導電性 材料取代絕緣膜。 圖1 1 1，係對上述層間補強膜7 4、層間絕緣膜 7 3、電極材料了 5及閘極絕緣膜了 1，於位元線方向藉 異方性蝕刻法施以疊合切斷加工，於矽半導體基板1上沈 積記憶體電晶體部用之閘極絕緣膜7 8、包含離散式陷阱 之閘極絕緣膜材7 7、層間絕緣膜7 9，及記憶體閘極電 極材料7之狀態。閘極絕緣膜7 8，使用對矽半導體基板 1施以高溫熱氧化形成之厚1 . 8 n m或5 n m之極薄矽 熱氧化膜，但亦可使用氧化氮膜等其他絕緣膜。浮游電極 材料7 7使用厚1 5 n m之氮化矽薄膜。層間絕緣膜7 9 ，可對氮化矽薄膜表面部施以高溫熱氧化形成厚約3 n m 之熱氧化膜，但此處採用C V D法沈積之C V D氧化膜。 記憶體閘極材7，使用厚1 5 0 n m之多晶矽膜。此處， 多晶矽薄膜，係使用側壁閘極技術於開關電晶體部 T r s w之側壁段差部選擇性形成較厚。 圖1 1 2，係利用冋蝕殘膜形成側壁閘極7 - 1 、7 - 2，於位元線部藉A s離子植入摻雜形成高濃度擴散層 4 一 1 、4 — 2。回蝕停止於氮化矽薄膜7 7之前。又， 側壁閘極7 - 1、7 - 2，係作爲記憶體電晶體部 T r m c之記憶體閘極功能，位元線部之高濃度擴散層4 一 1、4 一 2分別相當於源極、汲極。爲求記憶體電晶體 部T r m c之高耐壓，可於高濃度擴散層4 一 1 、4 一 2 適當導入緩和電場之磷（P )，及抑制貫通孔之硼（B ) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -45- 530303 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（43 ) 等雜質。 於圖113，藉CVD法沈積約50〇nm之氧化膜 8 2。該氧化膜8 2，如圖1 1 4所示，藉化學機械硏磨 法使表面平坦化。此時側壁閘極7 - 1 、7 — 2之上部有 必要露出，之後沈積字元線5用之電極材料。如圖9 6之 記憶格所述及，字元線5之電極材料係使用多晶矽膜，但 亦可使用與高熔點金屬之T 1 、W、或C 〇等疊合製成之 多晶矽化物膜。又，記憶體閘極7 - 1 、7 - 2於字元線 加工時被疊合切斷加工分離。開關電晶體部T r s w之開 關閘極6 A未施以疊合切斷加工。因此層間補強膜7 4由 疊合切斷加工之阻隔用材料構成。層間補強膜7 4可用先 前之導電性材料，但此時須注意對側壁閘極電極材之耐蝕 刻性。 圖1 1 5、1.1 6 、1 1 7、1 1 8係整理第1形態 -第7形態之記憶格之信號讀出特徵點。 記憶格雙向動作之2位元讀出時，在讀出1個記憶格 儲存之資料時，即使變化讀出方向，一方之位元資訊不會 影響另一方之位元資訊之讀出。該讀出之記憶體電流與記 憶體閘極電壓之關係如圖1 1 5 — 1 1 8所示。圖1 1 5 係圖3 、圖4之N R〇Μ之讀出之記憶體電流與記憶體閘 極電壓之關係，圖1 1 6係第1 、第2、第3形態之記憶 格中之讀出之記憶體電流與記憶體閘極電壓之關係，圖 1 1 7係第1 、及第5形態之記憶格中之讀出之記憶體電 流與記憶體閘極電壓之關係，圖1 1 8係第6、及第7形 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -46- 經濟部智慧財產局員工消費合作社印製 530303 A7 _ B7 五、發明說明（44) 態之記憶格中之讀出之記憶體電流與記憶體閘極電壓之關 係。各圖之蒽義依圖1 1 6說明之條件可理解。一方係記 憶格左側儲存之資訊爲主體之讀出之電流/電壓特性。另 一方係記憶格右側儲存之資訊爲主體之讀出之電流/電壓 特性，括弧內之箭頭方向係讀出電流之載子方向，記號— 表示讀出電流之載子由記憶格右側流向左側，記號—表示 讀出電流之載子由記憶格左側流向右側。 寫入，係依源極側注入方式或汲極側注入方式而定， 讀出原則上以寫入側爲源極側。但圖1 1 7之實施形態4 、實施形態5之記憶格中，採用即使在汲極側寫入情況下 ，因位元線/源極線非對稱而以寫入側作爲汲極側予以讀 出◦右，圖1 1 8之第6形態及第7形態之記憶格，其1 個記憶格具2個記憶體電晶體部τ I* m c，可謂寫入場所 在閘極絕緣膜內之局部位置。讀出時係和寫入之電流方向 相反之電流方向。 以上係依實施形態說明本發明，但本發明並不限於該 實施形態，在不脫離其要旨下可做各種變更。 例如，儲存部之包含離散式陷阱之閘極絕緣膜不限定 氮化矽膜，例如銘膜，或導體粒子例如多晶砂膜或鶴金屬 之粒子離散式埋入絕緣膜中構成者亦可。又，導體之浮動 閘極材實用化者爲多晶矽，但T 1 、N 1 、C、W等金屬 材料將來亦有可能被採用。 又，抹除、寫入、及讀出之偏壓不限定上述說明之電 壓，可適當變更。本發明不僅用於非揮發性記憶體，亦適 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線· (請先閱讀背面之注音？事項再填寫本頁) -47 - 530303 一------ A7 B7 五、發明說明（45) (請先閱讀背面之注意事項再填寫本頁) 用以非揮發性記憶體作爲程式記憶體或資料記憶體而與 c P u同時存於單晶片之微電腦，或資料處理器，或者搭 載有各種邏輯電路及非揮發性記憶元件之系統L s I等半 導體積體電路。 (發明之效果） 本發明之效果簡單說明如下。 亦即，可提供半導體積體電路，該半導體積體電路具 備通過特定通道被檢測出之通道電流以外之表面電流被檢 測出之可能性較少之非揮發性記憶體。 對多重儲存形態之非揮發性記憶格之字元線單位之抹 除爲可能。 1 提供可抑制晶片面積之增大，實現多重儲存形態之非-揮發性記憶元件的半導體積體電路。 可實現具備高集積度、高速、高信賴性之非揮發性半 導體記憶體的半導體積體電路。 (圖面之簡單說明） 經濟部智慧財產局員工消費合作社印製 圖1 :本發明之半導體積體電路採用之非揮發性記憶 格之基本形態之1個記憶格電晶體部及2個開關電晶體部 所構成非揮發性記憶格之斷面圖。 圖2 :本發明之半導體積體電路採用之非揮發性記憶 格之基本形態之2個記憶格電晶體部及1個開關電晶體部 所構成非揮發性記憶格之斷面圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -48- 經濟部智慧財產局員工消費合作社印製 530303 A7 _______ B7 五、發明說明（46) 圖3 :本發明人先前檢討之N R〇Μ記憶格之第1寫 入讀出形態說明圖。 圖4 :本發明人先前檢討之N R〇Μ記憶格之第2寫 入讀出形態說明圖。 圖5 : N R〇Μ記憶格之平面佈局圖。 圖6 : N R〇Μ之頁模態抹除動作之說明圖。 圖7 : N R〇Μ之晶片模態抹除動作之說明圖。 圖8 : N R〇Μ之寫入動作之說明圖。 圖9 : N R〇Μ之讀出動作之說明圖。 圖1 0 :本發明人先前檢討之另一記憶格之說明圖。 圖1 1 :本發明人先前檢討之另一記憶格之說明圖。 圖1 2 :對圖1 1之記憶格選擇、非選擇之偏壓關係 之說明圖。 圖1 3 :非揮發性半導體記憶裝置之一例之方塊圖。 圖1 4 :本發明第1形態之非揮發性記憶格著眼於第 1寫入、讀出形態之斷面圖。 圖1 5 :本發明第1形態之非揮發性記憶格著眼於第 2寫入、讀出形態之斷面圖。 圖1 6 :圖1 4及圖1 5之記憶格之佈局_型。 圖1 7 :對第1形態之記憶格之第1頁模態抹除動作 之偏壓條件之電路圖。 Η 1 8 ·對桌1形態之記fe格之第1晶片模態抹除動 作之偏壓條件之電路圖。 圖1 9 :對第1形態之記憶格之第1寫入動作之偏壓 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) ，49- 經濟部智慧財產局員工消費合作社印制衣 530303 A7 _B7_ 五、發明說明（47 ) 條件之電路圖。 圖2 0 :對第1形態之記憶格之第1讀出動作之偏壓 條件之電路圖。 圖2 1 :對第1形態之記憶格之第2頁模態抹除動作 之偏壓條件之電路圖。 圖2 2 :對第1形態之記憶格之第2晶片模態抹除動 作之偏壓條件之電路圖。 圖2 3 :對第1形態之記憶格之第2寫入動作之偏壓 條件之電路圖。 圖2 4 :對第1形態之記憶格之第2讀出動作之偏壓 條件之電路圖。 圖2 5 :記憶格陣列及周邊電路之一例之方塊圖。 圖2 6 :記憶體動作之代表性流程圖。 圖2 7 :包含第1形態之記憶格的記憶格陣列之第1 構成例（A )之佈局圖形。 圖2 8 :包含第1形態之記憶格的記憶格陣列之第1 構成例（A )之電路。 圖2 9 :包含第1形態之記憶格的記憶格陣列之第2 構成例（B )之佈局圖形。 圖3 0 :包含第1形態之記憶格的記憶格陣列之第2 構成例（B )之電路。 圖3 1 :包含第1形態之記憶格的記憶格陣列之第3 構成例（C )之佈局圖形。 圖3 2 :包含第1形態之記憶格的記憶格陣列之第3 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------^ (請先閱讀背面之注意事項再填寫本頁) -50- 530303 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（48) 構成例（C )之電路。 圖33 :包含第1形態之記憶格的記憶格陣列之第4 構成例（D )之佈局圖形。 圖3 4 :包含第1形態之記憶格的記憶格陣列Z弟4 構成例（D )之電路。 圖3 5 :第1形態之記憶格製程中之第1階段之兀件 斷面圖。 圖3 6 :第1形態之記憶格製程中之第2階段之兀件 斷面圖。 圖3 7 :第1形態之記憶格製程中之第3階段之元件 斷面圖。 圖3 8 :第1形態之記憶格製程中之第4階段之件1 斷面圖。 圖3 9 :第1形態之記憶格製程中之第5階段之兀{牛 斷面圖。 圖4 0 :第1形態之記憶格製程中之第5階段之另一 元件斷面圖。 圖4 1 :本發明第2形態之非揮發性記憶格著眼於第 1寫入、讀出形態之斷面圖。 圖4 2 :本發明第2形態之非揮發性記憶格著眼於弟 2寫入、讀出形態之斷面圖。 圖4 3 :第2形態之非揮發性記憶格之佈局圖型。 圖4 4 :使用第2形態之非揮發性記憶格的記憶格陣 列之佈局圖形。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -51 一 -----II------1—I—^ 0—I—11^ (請先閱讀背面之注意事項再填寫本頁) 530303 A7 _B7_ 五、發明說明（5〇) 圖5 7 :對第3形態之記憶格之讀出動作之偏壓條件 之電路圖。 (請先閱讀背面之注意事項再填寫本頁) 圖5 8 :包含第3形態之記憶格的記憶格陣列之第1 構成例（A )之佈局圖形。 圖5 9 :包含第3形態之記憶格的記憶格陣列之第1 構成例（A )之電路。 圖6 0 :包含第3形態之記憶格的記憶格陣列之第2 構成例（B )之佈局圖形。 圖6 1 :包含第3形態之記憶格的記憶格陣列之第2 構成例（B )之電路。 圖6 2 :包含第3形態之記憶格的記憶格陣列之第3 構成例（C )之佈局圖形。 圖6 3 :包含第3形態之記憶格的記憶格陣列之第3 構成例（C )之電路。 圖6 4 :包含第3形態之記憶格的記憶格陣列之第4 構成例（D )之佈局圖形。 圖6 5 :包含第3形態之記憶格的記憶格陣列之第4 構成例（D )之電路。 經濟部智慧財產局員工消費合作社印製 圖6 6 :第3形態之記憶格製程中之第1階段之元件 斷面圖。 圖6 7 :第3形態之記憶格製程中之第2階段之元件 斷面圖。 圖6 8 :第3形態之記憶格製程中之第3階段之元件 斷面圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -53- 530303 A7 B7 五、發明說明（51 ) 經濟部智慧財產局員工消費合作社印製 件 一 圖圖 偏之入 偏入偏 11 元另面 局之作 注之注 之第第 之之， 斷 佈作動 側作側 作之之 段段 之之動 除極動 .極 動列列 階階格 格除抹 源出汲 出陣陣 4 4 憶憶抹 態 { 讀 ί 讀 格 格 第 第 記 記態模 I II I 憶憶 之之性 性模片 SSSS 記記 中中發 發頁晶 s s D D 的的 程 程 揮 揮 之 之 之«之 之a之 格 格 製 製 非 非 格 格 格：^格 格^格 憶 憶 格格之 之憶憶. 憶®5憶 憶«^憶 記 記 憶 憶 態 態 記 記 記5:1記 記 ^ 記 之 .之 記 記 形 形 之 之 之牛之 之牛之 態。態 之之 4 4 態 態 態fif態 態fif態 形形形 態 態 第 第 形 形 形壓形 形壓形 4圖4 。 形 形 明 明 4 4。 4 偏 4 4 偏 4 第局第路 3 3 發 發 第。第圖第之第。第之第。含佈含電 第 第 本 本 對圖 對路對 作對圖S作 對圖包 之包之 : :。： ： ：路..電：動：路：動 ·.路 ：}:} 9 ο 圖 1 2 3 電 4 之 5 入 6 電 7 入 8 電 9AOA 6〇7 面 7 7 7 之 7 件 7 寫 7 之 7 寫 7 之 7i8c 圖圖 圖斷圖 圖 圖件 圖條圖 } 圖件圖 } 圖件圖 例圖例 面件 。條壓 式條式 條成成 斷元 。 形壓偏 方壓方 壓構構 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） _ 54 - 530303 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（52 )
μ ^ 1丨办谈的記憶格陣列之第2 圖8 1 :包含第4形態之記丨思格日J 構成例（B )之佈局圖形。 /A^ 1 % ^ ^彳音格的記憶格陣列之第2 圖8 2 :包含第4形態Z ^彳息格 構成例（B )之電路。 圖8 3 :包含第4形態之記憶格的記憶格陣列之第3 構成例（C )之佈局圖形。 圖8 4 :包含第4形態之記憶格的記I思格陣列之第3 構成例（C )之電路。 圖8 5 :包含第4形態之記憶格的丨思格陣列之第4 構成例（D )之佈局圖形。 圖8 6 :包含第4形態之記憶格的記憶格陣列之第4 構成例（D )之電路。 圖8 7 :第4形態之記憶格製程中之第1階段之元件 斷面圖。 圖8 8 :第4形態之記憶格製程中之第2階段之元件 斷面圖。 圖8 9 :第4形態之記憶格製程中之第3階段之元件 斷面圖。 圖9 0 :第4形態之記憶格製程中之第4階段之元件 斷面圖。 圖9 1 :第5形態之記憶格製程中之第5階段之元件 斷面圖。 圖9 2 :本發明第5形態之記憶格製程中之第1階段 之元件斷面圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線一 (請先閱讀背面之注意事項再填寫本頁) «55- 經濟部智慧財產局員工消費合作社印製 530303 A7 B7 五、發明說明（53) 圖£ )3 :第5 形態之記憶格製程中之第2階 段 之 元 件 斷 面 圖。 圖S )4 :第5 形態之記憶格製程中之第3階 段 之 元 件 斷 面 圖。 圖9 5 : :本發 明第6形態之記憶格之斜視圖。 圖9 6 : :第6 形態之記憶格之斷面構造圖。 圖9 丨7 : :第6 形態之記憶格之佈局圖形。 圖E )8 :對第 6形態之記憶格之體動作之偏 壓 條 件 之 電 路 圖。 圖£ )9 :包含 第6形態之記憶格的記憶格陣 列 之 第 1 構成例（A & B )之佈局圖形。 圖1 0 0 :包含第6形態之記憶格的記憶格陣列之第 1構成例（A & B )之電路。 圖1 0 1 :包含第6形態之記憶格的記憶格陣列之第 2構成例（C&D)之佈局圖形。 圖1 0 2 :包含第4形態之記憶格的記憶格陣列之第 2構成例（C & D )之電路。 圖1 0 3 :第6形態之記憶格製程中之第1階段之元 件斷面圖。 圖1 0 4 :第6形態之記憶格製程中之第2階段之元 件斷面圖。 圖1 0 5 :第6形態之記憶格製程中之第3階段之元 件斷面圖。 圖1 0 6 :第6形態之記憶格製程中之第4階段之元 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -56- 530303 A7 B7_ 五、發明說明（54) 件斷面圖。 (請先閱讀背面之注音？事項再填寫本頁) 圖1 0 7 :第6形態之記憶格製程中之第5階段之元 件斷面圖。 圖1 0 8 :第6形態之記憶格製程中之第6階段之元 件斷面圖。 圖1 0 9 :本發明第7形態之記憶格之斷面構造圖。 圖1 1 0 :第7形態之記憶格製程中之第1階段之元 件斷面圖。 圖1 1 1 :第7形態之記憶格製程中之第2階段之元 件斷面圖。 圖112:第7形態之記憶格製程中之第3階段之元 件斷面圖.。 圖113:第7形態之記憶格製程中之第4階段之元 件斷面圖。 圖1 1 4 :第7形態之記憶格製程中之第5階段之元 件斷面圖。 圖1 1 5 :圖3、4所示N R〇Μ之讀出記憶體電流 與記憶體閘極電壓之關係特性圖。 經濟部智慧財產局員工消費合作社印製 圖1 1 6 :第1 、第2 、第3形態之記憶格之讀出記 憶體電流與記憶體閘極電壓之關係特性圖。 圖1 1 7 :第4、及第5形態之記憶格之讀出記憶體 電流與記憶體閘極電壓之關係特性圖。 圖1 1 8 :第6、及第7形態之記憶格之讀出記憶體 電流與記憶體閘極電壓之關係特性圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -57- β〇3〇3 、發明說明（55) 圖1 1 9 :第1 、第2、第3形態之記憶格之抹除 _人 '及讀出動作之第1時序圖。 _ 1 2 0 :第1 、第2、第3形態之記憶格之抹除 Μ λ '及讀出動作之第2時序圖。 圖1 2 1 :第4、第5形態之記憶格之抹除 及D s I寫入、及讀出動作之第1時序圖。 圖1 2 2 :第4、第5形態之記憶格之抹除 及D s I寫入、及讀出動作之第2時序圖。 圖1 2 3 :第4、第5形態之記憶格之抹除 寫入、及讀出動作之第1時序圖。 圖1 2 4 :第4、第5形態之記憶格之抹除 舄入、及讀出動作之第2時序圖。
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S S (請先閱讀背面之注音Μ事項再填寫本頁) 經濟部智慧財產局員工消費合作社印制衣 極極 極 閘閘 閘層 關體 動散 開憶部 浮擴 ：記體部 層 :: A : 晶體 轉 2 2 6 2 電晶 反 I _ 、 I 體電列 ： 板 CX14 27 憶關陣 1 } 基、、 I 、 記開體一 明體 11 線 61::憶 ο 說導 I I 元、 i CW記 2 號半 004 字 17111S: 、 W寸： 、 、 ： j 、 Γ Γ τ—ΐ nw (124567TT52 -I 1 ! I I I 訂·！1111 ·*^ . 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -58- 530303 A7 _B7五、發明說明（56 ) M C :記憶格 (請先閱讀背面之注意事項再填寫本頁) 訂---------線i 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -59-

Claims (1)

  1. 53030
    in::” 魏 i A8 B8 C8 D8 六、申請專利枕圍 附件la:第89 1 1 5 3 48號專利申請案 中文申請專利範圍修正本 (請先閲讀背面之注意事項再填寫本頁) 民國91年7月I5日修正 1 . 一種半導體積體電路，係具有記憶格構造之非揮 發性記憶體的半導體積體.電路，該1個記憶格係由1個記 憶體電晶體部，2個開關電晶體部，及2個擴散層配線構 成；其特徵爲ί上述記憶體電晶體部係具有：包含離散式 陷阱之閘極絕緣膜，及連接字元線之記憶體閘極；上述2 個擴散層配線係構成源極線及位元線；上述2個開關電晶 體部之開關閘極，係沿上述源極線及位元線延伸而成。 2 .如申請專利範圍第1項之半導體積體電路，其中 共用擴散層配線之開關電晶體部之閘極被共通連接而 成。 3 .如申請專利範圍第1或2項之半導體積體電路， 其中 經濟部智慧財產局員工消費合作社印製 上述開關電晶體部之閘極，係具有較最小加工尺寸更 小之寬度。 4 . 一種半導體積體電路，係具有記憶格構造之非揮 發性記憶體的半導體積體電路，該.1個記憶格係由1個記 憶體電晶體部，2個開關電晶體部，及2個電晶體反轉層 配線構成；其特徵爲：上述記憶體電晶體部係具有：包含 離散式陷阱之閘極絕緣膜，及連接字元線之記憶體閘極； 上述2個電晶體反轉層配線係構成源極線及位元線；上述 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 530303p kz A8 B8 C8 D8 六、申請專利範圍 2個開關電晶體部及構成上述源極線及位元線的2個電晶 體反轉層配線係互相共用閘極。 (請先閱讀背面之注意事項再填寫本頁) 5 · —種半導體積體電路，係具有記憶格構造之非揮 發性記憶體的半導體積體電路，該1個記憶格係由1個記 憶體電晶體部，1個開關電晶體部，1個電晶體反轉層配 線’及1個擴散層配線構成；其特徵爲：上述記憶體電晶 體部係具有：包含離散式陷阱之閘極絕緣膜，及連接字元 線之記憶體閘極；上述1個電晶體反轉層配線係構成源極 線’上述1個擴散層配線係構成位元線；上述1個開關電 晶體部及構成上述源極線之1個電晶體反轉層配線係互相 共用閘極。 6…如申請專利範圍第1 、2、4、5項中任一項之 半導體積體電路，其中 具有控制電路，用於加速由上述開關電晶體部之通道 .導入記憶體電晶體部之通道的載子，使之注入包含有離散 式陷阱之閘極絕緣膜以進行寫入。 經濟部智慧財產局員工消費合作社印製 7 ·如申請專利範圍第6項之半導體積體電路，其中. 具有控制電路，用於將上述包含離散式陷阱之閘極絕 緣膜所保持載子，排放置至字元線以進行抹除。 8 . —種半導體積體電路，係具有記憶格構造之非揮 發性記憶體的半導體積體電路，該1個記憶格係由2個記 憶體電晶體部，1個開關電晶體部，及2個擴散層配線構 成；其特徵爲：上述記憶體電晶體部係具有：包含離散式 陷阱之閘極絕緣膜，及連接字元線之記憶體閘極；上述2 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 530303^ 年月 L A8 B8 C8 D8 六、申請專利範圍 個擴散層配線係構成源極線及位元線，而且上述1個開關 電晶體部之開關閘極，係沿上述源極線及位元線延伸而 成。 9 .如申請專利範圍第8項之半導體積體電路，其中 上述記憶體電晶體部之記憶體閘極，係具有較最小加 工尺寸更小之寬度。 1〇·如申請專利範圍第1 、2、4、5 、8、9項 中任一項之半導'體積體電路，其中 上述包含離散式陷阱之閘極絕緣膜，係由氮化矽膜構 成。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -3-
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8188536B2 (en) 2006-06-26 2012-05-29 Macronix International Co., Ltd. Memory device and manufacturing method and operating method thereof

Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19946883A1 (de) * 1999-09-30 2001-04-12 Micronas Gmbh Verfahren zur Herstellung eines integrierten CMOS-Halbleiterspeichers
JP4899241B2 (ja) * 1999-12-06 2012-03-21 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
JP4923321B2 (ja) * 2000-09-12 2012-04-25 ソニー株式会社 不揮発性半導体記憶装置の動作方法
JP4058232B2 (ja) 2000-11-29 2008-03-05 株式会社ルネサステクノロジ 半導体装置及びｉｃカード
JP4083975B2 (ja) * 2000-12-11 2008-04-30 株式会社ルネサステクノロジ 半導体装置
JP3496932B2 (ja) 2001-01-30 2004-02-16 セイコーエプソン株式会社 不揮発性半導体記憶装置を含む半導体集積回路装置
JP4715024B2 (ja) * 2001-05-08 2011-07-06 セイコーエプソン株式会社 不揮発性半導体記憶装置のプログラム方法
JP2002334588A (ja) * 2001-05-11 2002-11-22 Seiko Epson Corp 不揮発性半導体記憶装置のプログラム方法
KR100416599B1 (ko) * 2001-05-31 2004-02-05 삼성전자주식회사 집적도와 독출동작 속도를 향상시키고 전력소모를감소시킬 수 있는 메탈 프로그래머블 롬의 메모리셀 구조
TW546840B (en) 2001-07-27 2003-08-11 Hitachi Ltd Non-volatile semiconductor memory device
US20040212017A1 (en) * 2001-08-07 2004-10-28 Hirotaka Mizuno Semiconductor device and ic card
JP2003091999A (ja) * 2001-09-19 2003-03-28 Seiko Epson Corp 不揮発性半導体記憶装置
JP2003091996A (ja) * 2001-09-19 2003-03-28 Seiko Epson Corp 不揮発性半導体記憶装置
JP2003091998A (ja) * 2001-09-19 2003-03-28 Seiko Epson Corp 不揮発性半導体記憶装置
JP2003218244A (ja) 2002-01-24 2003-07-31 Seiko Epson Corp 半導体装置の製造方法
JP3702851B2 (ja) * 2002-01-24 2005-10-05 セイコーエプソン株式会社 不揮発性半導体装置の昇圧回路
JP3993438B2 (ja) * 2002-01-25 2007-10-17 株式会社ルネサステクノロジ 半導体装置
US6901010B1 (en) * 2002-04-08 2005-05-31 Advanced Micro Devices, Inc. Erase method for a dual bit memory cell
US6670672B1 (en) * 2002-06-21 2003-12-30 Macronix International Co., Ltd. Structure of discrete NROM cell
EP1376676A3 (en) * 2002-06-24 2008-08-20 Interuniversitair Microelektronica Centrum Vzw Multibit non-volatile memory device and method
US6853035B1 (en) * 2002-06-28 2005-02-08 Synopsys, Inc. Negative differential resistance (NDR) memory device with reduced soft error rate
JP4177329B2 (ja) 2002-08-29 2008-11-05 株式会社ルネサステクノロジ 半導体処理装置及びｉｃカード
JP2004152924A (ja) * 2002-10-30 2004-05-27 Renesas Technology Corp 半導体記憶素子および半導体装置
JP2004152977A (ja) 2002-10-30 2004-05-27 Renesas Technology Corp 半導体記憶装置
US6831325B2 (en) * 2002-12-20 2004-12-14 Atmel Corporation Multi-level memory cell with lateral floating spacers
US6816414B1 (en) * 2003-07-31 2004-11-09 Freescale Semiconductor, Inc. Nonvolatile memory and method of making same
JP2005056889A (ja) 2003-08-04 2005-03-03 Renesas Technology Corp 半導体記憶装置およびその製造方法
US7608882B2 (en) * 2003-08-11 2009-10-27 Macronix International Co., Ltd. Split-gate non-volatile memory
US6987689B2 (en) 2003-08-20 2006-01-17 International Business Machines Corporation Non-volatile multi-stable memory device and methods of making and using the same
JP2005085903A (ja) 2003-09-05 2005-03-31 Renesas Technology Corp 半導体装置およびその製造方法
JP2005101174A (ja) * 2003-09-24 2005-04-14 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
JP2005191542A (ja) * 2003-12-01 2005-07-14 Renesas Technology Corp 半導体記憶装置
US7050330B2 (en) * 2003-12-16 2006-05-23 Micron Technology, Inc. Multi-state NROM device
US7569882B2 (en) * 2003-12-23 2009-08-04 Interuniversitair Microelektronica Centrum (Imec) Non-volatile multibit memory cell and method of manufacturing thereof
JP2005209931A (ja) 2004-01-23 2005-08-04 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
JP2005223234A (ja) * 2004-02-09 2005-08-18 Renesas Technology Corp 半導体記憶装置およびその製造方法
JP4640918B2 (ja) * 2004-03-11 2011-03-02 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置及びその製造方法
JP2005302850A (ja) 2004-04-08 2005-10-27 Renesas Technology Corp 半導体記憶装置
JP2005353646A (ja) 2004-06-08 2005-12-22 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
JP2006048784A (ja) * 2004-08-02 2006-02-16 Renesas Technology Corp 不揮発性メモリ
JP2006060030A (ja) 2004-08-20 2006-03-02 Renesas Technology Corp 半導体記憶装置
JP2006059481A (ja) * 2004-08-23 2006-03-02 Renesas Technology Corp 半導体記憶装置
JP4794462B2 (ja) 2004-11-30 2011-10-19 スパンション エルエルシー 不揮発性記憶装置、およびその製造方法
CN101091252B (zh) 2004-12-28 2012-09-05 斯班逊有限公司 半导体装置以及控制半导体装置操作的方法
CN101120443B (zh) 2004-12-28 2010-04-14 斯班逊有限公司 半导体装置
JP4628114B2 (ja) * 2005-01-20 2011-02-09 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP4890435B2 (ja) 2005-01-28 2012-03-07 スパンション エルエルシー 不揮発性メモリ及びその制御方法
US7312495B2 (en) * 2005-04-07 2007-12-25 Spansion Llc Split gate multi-bit memory cell
US20060226467A1 (en) * 2005-04-07 2006-10-12 Macronix International Co., Ltd. P-channel charge trapping memory device with sub-gate
US7091551B1 (en) 2005-04-13 2006-08-15 International Business Machines Corporation Four-bit FinFET NVRAM memory device
JP4836487B2 (ja) * 2005-04-28 2011-12-14 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US7158420B2 (en) * 2005-04-29 2007-01-02 Macronix International Co., Ltd. Inversion bit line, charge trapping non-volatile memory and method of operating same
US8099783B2 (en) * 2005-05-06 2012-01-17 Atmel Corporation Security method for data protection
JP4657813B2 (ja) * 2005-05-31 2011-03-23 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP4790335B2 (ja) * 2005-07-07 2011-10-12 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
KR100746198B1 (ko) * 2005-07-08 2007-08-06 삼성전자주식회사 데이터 저장장치, 데이터 저장방법, 및 그 기록매체
JP4794231B2 (ja) * 2005-07-22 2011-10-19 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US7206214B2 (en) * 2005-08-05 2007-04-17 Freescale Semiconductor, Inc. One time programmable memory and method of operation
JP5250182B2 (ja) * 2005-10-28 2013-07-31 シャープ株式会社 不揮発性メモリ装置およびその駆動方法
JP2007184466A (ja) * 2006-01-10 2007-07-19 Renesas Technology Corp 半導体装置およびその製造方法
JP2007281137A (ja) * 2006-04-05 2007-10-25 Sharp Corp 不揮発性半導体記憶装置およびその製造方法、前記不揮発性半導体記憶装置を備えてなる携帯電子機器
US7414889B2 (en) * 2006-05-23 2008-08-19 Macronix International Co., Ltd. Structure and method of sub-gate and architectures employing bandgap engineered SONOS devices
US7718491B2 (en) * 2006-06-16 2010-05-18 Macronix International Co., Ltd. Method for making a NAND Memory device with inversion bit lines
US7697344B2 (en) * 2006-11-03 2010-04-13 Samsung Electronics Co., Ltd. Memory device and method of operating and fabricating the same
JP5735726B2 (ja) * 2008-09-19 2015-06-17 スパンション エルエルシー 半導体記憶装置およびその読出方法
KR20100097468A (ko) * 2009-02-26 2010-09-03 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
JP5538024B2 (ja) * 2010-03-29 2014-07-02 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
CN101814510B (zh) * 2010-04-29 2015-07-29 上海华虹宏力半导体制造有限公司 共享字线的无触点sonos分栅式闪存
US20120119280A1 (en) * 2010-11-11 2012-05-17 Paolo Tessariol Charge Trap Non-Volatile Memory
JP5878797B2 (ja) * 2012-03-13 2016-03-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8809184B2 (en) * 2012-05-07 2014-08-19 Globalfoundries Inc. Methods of forming contacts for semiconductor devices using a local interconnect processing scheme
US10170493B1 (en) * 2017-12-20 2019-01-01 Micron Technology, Inc. Assemblies having vertically-stacked conductive structures
CN114078900A (zh) * 2020-08-19 2022-02-22 联华电子股份有限公司 数据存储单元、存储器及其存储器制作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4185318A (en) * 1971-04-26 1980-01-22 General Electric Company Charge storage memory with isolation nodal for each bit line
US4554643A (en) * 1979-06-18 1985-11-19 Texas Instruments Incorporated Electrically erasable programmable MNOS read only memory
JPS5851568A (ja) * 1981-09-22 1983-03-26 Nec Corp 半導体装置
JP2551595B2 (ja) * 1987-07-31 1996-11-06 工業技術院長 半導体不揮発性メモリ素子
US5278428A (en) * 1990-06-28 1994-01-11 Casio Computer Co., Ltd. Thin film memory cell
US5357134A (en) * 1991-10-31 1994-10-18 Rohm Co., Ltd. Nonvolatile semiconductor device having charge trap film containing silicon crystal grains
US5408115A (en) * 1994-04-04 1995-04-18 Motorola Inc. Self-aligned, split-gate EEPROM device
US5467308A (en) * 1994-04-05 1995-11-14 Motorola Inc. Cross-point eeprom memory array
KR0135247B1 (ko) * 1994-07-06 1998-04-22 김주용 플래쉬 메모리 셀 및 그 제조 방법
JP2910647B2 (ja) * 1995-12-18 1999-06-23 日本電気株式会社 不揮発性半導体記憶装置の製造方法
JPH09275196A (ja) * 1996-04-03 1997-10-21 Sony Corp 半導体装置及びその製造方法
US5768192A (en) * 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
US5714412A (en) * 1996-12-02 1998-02-03 Taiwan Semiconductor Manufacturing Company, Ltd Multi-level, split-gate, flash memory cell and method of manufacture thereof
US6348387B1 (en) * 2000-07-10 2002-02-19 Advanced Micro Devices, Inc. Field effect transistor with electrically induced drain and source extensions
US6563151B1 (en) * 2000-09-05 2003-05-13 Samsung Electronics Co., Ltd. Field effect transistors having gate and sub-gate electrodes that utilize different work function materials and methods of forming same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8188536B2 (en) 2006-06-26 2012-05-29 Macronix International Co., Ltd. Memory device and manufacturing method and operating method thereof

Also Published As

Publication number Publication date
DE60004614D1 (de) 2003-09-25
US6531735B1 (en) 2003-03-11
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JP4058219B2 (ja) 2008-03-05
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US6674122B2 (en) 2004-01-06
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EP1288963A3 (en) 2004-01-14
US20030155607A1 (en) 2003-08-21
DE60004614T2 (de) 2004-08-12
DE60034070D1 (de) 2007-05-03
US20040070026A1 (en) 2004-04-15
JP2001156275A (ja) 2001-06-08
KR100776871B1 (ko) 2007-11-16
EP1085519B1 (en) 2003-08-20
KR20010082522A (ko) 2001-08-30
DE60034070T2 (de) 2007-10-25

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