JPH0778469A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0778469A JPH0778469A JP5222945A JP22294593A JPH0778469A JP H0778469 A JPH0778469 A JP H0778469A JP 5222945 A JP5222945 A JP 5222945A JP 22294593 A JP22294593 A JP 22294593A JP H0778469 A JPH0778469 A JP H0778469A
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- Japan
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- potential
- signal
- level
- circuit
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Abstract
(57)【要約】 （修正有）
【目的】高電圧動作時においても、ブーストアップ電位
レベルがセル耐圧以上に上昇することを回避し、半導体
メモリの信頼性を向上する。 【構成】ブースト回路駆動信号φ2 をブースト容量３を
介して入力し、ＡＮＤ回路２より出力される制御された
ブースト回路駆動信号をブースト容量４を介して入力し
て、ブーストアップされた電位の信号φ2 を出力するブ
ースト回路１と、この信号φ2 を受けて、ワード線Ｗを
駆動するワードドライバ回路１０と、ＮチャネルＭＯＳ
トランジスタ７、８および９により形成され、信号φ2
を受けて、電位レベルを所定レベル分シフトして出力す
るレベルシフト回路と、このシフト回路の出力電圧と電
源電圧とのレベルを比較し、所定の差動比較器判定信号
φ3 を出力する差動比較回路６と、信号φ3 をラッチす
るラッチ回路５と、ブースト信号φ2 とラッチ回路５の
出力信号との論理積をとり、第２のブースト回路駆動信
号として出力するＡＮＤ回路２とを備える。
レベルがセル耐圧以上に上昇することを回避し、半導体
メモリの信頼性を向上する。 【構成】ブースト回路駆動信号φ2 をブースト容量３を
介して入力し、ＡＮＤ回路２より出力される制御された
ブースト回路駆動信号をブースト容量４を介して入力し
て、ブーストアップされた電位の信号φ2 を出力するブ
ースト回路１と、この信号φ2 を受けて、ワード線Ｗを
駆動するワードドライバ回路１０と、ＮチャネルＭＯＳ
トランジスタ７、８および９により形成され、信号φ2
を受けて、電位レベルを所定レベル分シフトして出力す
るレベルシフト回路と、このシフト回路の出力電圧と電
源電圧とのレベルを比較し、所定の差動比較器判定信号
φ3 を出力する差動比較回路６と、信号φ3 をラッチす
るラッチ回路５と、ブースト信号φ2 とラッチ回路５の
出力信号との論理積をとり、第２のブースト回路駆動信
号として出力するＡＮＤ回路２とを備える。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
にワード線をブースト回路を介してブーストアップして
形成される半導体メモリに関する。
にワード線をブースト回路を介してブーストアップして
形成される半導体メモリに関する。
【０００２】
【従来の技術】従来の、この種の半導体メモリは、図３
に回路構成の一部が示されるように、ブースト回路１
と、ブースト回路１をブーストアップするブースト容量
３と、ワードドライバ回路１０と、ディジット線Ｄ1 、
Ｄ2 およびワード線Ｗと、セルトランスファを形成する
ＮチャネルＭＯＳトランジスタ１２と、メモリセル容量
１３とを備えて構成される。なお、ディジット線Ｄ1 、
Ｄ2 およびワード線Ｗと、ＮチャネルＭＯＳトランジス
タ１２およびメモリセル容量１３は、本従来例の説明に
対応して、その一部のみが記載されており、また負荷容
量１１がワード線Ｗに付加されている。
に回路構成の一部が示されるように、ブースト回路１
と、ブースト回路１をブーストアップするブースト容量
３と、ワードドライバ回路１０と、ディジット線Ｄ1 、
Ｄ2 およびワード線Ｗと、セルトランスファを形成する
ＮチャネルＭＯＳトランジスタ１２と、メモリセル容量
１３とを備えて構成される。なお、ディジット線Ｄ1 、
Ｄ2 およびワード線Ｗと、ＮチャネルＭＯＳトランジス
タ１２およびメモリセル容量１３は、本従来例の説明に
対応して、その一部のみが記載されており、また負荷容
量１１がワード線Ｗに付加されている。
【０００３】図４において、ブースト回路駆動信号φ2
がブースト容量３を介してブースト回路１に入力される
が、このブースト回路駆動信号φ2 のレベルが、ＧＮＤ
レベルから電源電圧（ＶCC）レベルに上昇すると、信号
φ1 は、ブースト回路１により、ブースト容量３とワー
ド線Ｗの負荷容量１１により決定される電源電圧以上の
レベルにブーストアップされ、ワードドライバ回路１０
を介してワード線Ｗに伝達される。これにより、ワード
線Ｗの電位レベルは、セルトランスファのＮチャネルＭ
ＯＳトランジスタ１２のしきい値電圧よりも高いレべル
にアップし、これを受けて、メモリセル容量１３には多
くの情報が蓄積される。
がブースト容量３を介してブースト回路１に入力される
が、このブースト回路駆動信号φ2 のレベルが、ＧＮＤ
レベルから電源電圧（ＶCC）レベルに上昇すると、信号
φ1 は、ブースト回路１により、ブースト容量３とワー
ド線Ｗの負荷容量１１により決定される電源電圧以上の
レベルにブーストアップされ、ワードドライバ回路１０
を介してワード線Ｗに伝達される。これにより、ワード
線Ｗの電位レベルは、セルトランスファのＮチャネルＭ
ＯＳトランジスタ１２のしきい値電圧よりも高いレべル
にアップし、これを受けて、メモリセル容量１３には多
くの情報が蓄積される。
【０００４】なお、図４（ａ）および（ｂ）は、それぞ
れ本従来例における信号φ1 およびブースト回路駆動信
号信号φ2 の電位レベル変化を示す図である。
れ本従来例における信号φ1 およびブースト回路駆動信
号信号φ2 の電位レベル変化を示す図である。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
メモリにおいては、信号φ1 の電位レベルは、ブースト
容量３とワード線Ｗの負荷容量により決定されているた
めに、低電圧動作時にメモリセル容量１３において多く
の情報を蓄積しようとする場合には、ブースト容量の容
量値を大きくしなければならない。しかしながら、当該
ブース容量の容量値を大きくすると、高電圧動作時にお
いては、ワード線Ｗの電位レベルが高くなり過ぎる状態
となってセル耐圧がもたず、半導体メモリの信頼性に問
題が生起するという欠点がある。
メモリにおいては、信号φ1 の電位レベルは、ブースト
容量３とワード線Ｗの負荷容量により決定されているた
めに、低電圧動作時にメモリセル容量１３において多く
の情報を蓄積しようとする場合には、ブースト容量の容
量値を大きくしなければならない。しかしながら、当該
ブース容量の容量値を大きくすると、高電圧動作時にお
いては、ワード線Ｗの電位レベルが高くなり過ぎる状態
となってセル耐圧がもたず、半導体メモリの信頼性に問
題が生起するという欠点がある。
【０００６】
【課題を解決するための手段】本発明の半導体メモリ
は、第１および第２のブースト回路駆動信号を、それぞ
れ第１および第２のブースト容量を介して入力し、所定
のブーストアップされた電位の信号を出力するブースト
回路と、前記ブーストアップされた電位の信号を受け
て、ワード線を駆動するワードドライバ回路と、前記ブ
ーストアップされた電位の信号を受けて、当該電位レベ
ルを所定レベル分シフトして出力するレベルシフト回路
と、前記レベルシフト回路の出力電圧と電源電圧とのレ
ベル比較を行い、所定のレベル判定信号を出力する電圧
レベル比較回路と、前記第１のブースト回路駆動信号と
前記レベル判定信号との論理演算作用を介して、前記第
２のブースト回路駆動信号を生成して出力する論理回路
と、を少なくとも備えることを特徴としている。
は、第１および第２のブースト回路駆動信号を、それぞ
れ第１および第２のブースト容量を介して入力し、所定
のブーストアップされた電位の信号を出力するブースト
回路と、前記ブーストアップされた電位の信号を受け
て、ワード線を駆動するワードドライバ回路と、前記ブ
ーストアップされた電位の信号を受けて、当該電位レベ
ルを所定レベル分シフトして出力するレベルシフト回路
と、前記レベルシフト回路の出力電圧と電源電圧とのレ
ベル比較を行い、所定のレベル判定信号を出力する電圧
レベル比較回路と、前記第１のブースト回路駆動信号と
前記レベル判定信号との論理演算作用を介して、前記第
２のブースト回路駆動信号を生成して出力する論理回路
と、を少なくとも備えることを特徴としている。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は、前述の従来例に対応する本発明の
一実施例の部分を示すブロック図である。図１に示され
るように、本実施例は、ブースト回路１と、ＡＮＤ回路
２と、ブースト回路１をブーストアップするブースト容
量３および４と、ラッチ回路５と、差動比較器６と、Ｎ
チャネルＭＯＳトランジスタ７、８および９と、ワード
ドライバ回路１０と、ディジット線Ｄ1 、Ｄ2 およびワ
ード線Ｗと、セルトランスファを形成するＮチャネルＭ
ＯＳトランジスタ１２と、メモリセル容量１３とを備え
て構成される。なお、ディジット線Ｄ1 、Ｄ2 およびワ
ード線Ｗと、ＮチャネルＭＯＳトランジスタ１２および
メモリセル容量１３は、従来例の場合と同様に、本従来
例の説明に対応して、その一部のみが記載されており、
また負荷容量１１がワード線Ｗに付加されている。な
お、本発明の従来例と異なる点は、図３との対比によ
り、明らかなように、ブーストアップされた信号φ1 が
ワードドライバ１０に伝達される信号線に、レベルシフ
ト用として機能するＮチャネルＭＯＳトランジスタ７、
８および９が接続されており、これらのＮチャネルＭＯ
Ｓトランジスタを介して出力される電位レベルと、電源
電圧ＶCCのレベルが、差動比較器６において比較判定さ
れ、そのレベル判定結果によりブースト容量４に対する
制御が行われていることである。
一実施例の部分を示すブロック図である。図１に示され
るように、本実施例は、ブースト回路１と、ＡＮＤ回路
２と、ブースト回路１をブーストアップするブースト容
量３および４と、ラッチ回路５と、差動比較器６と、Ｎ
チャネルＭＯＳトランジスタ７、８および９と、ワード
ドライバ回路１０と、ディジット線Ｄ1 、Ｄ2 およびワ
ード線Ｗと、セルトランスファを形成するＮチャネルＭ
ＯＳトランジスタ１２と、メモリセル容量１３とを備え
て構成される。なお、ディジット線Ｄ1 、Ｄ2 およびワ
ード線Ｗと、ＮチャネルＭＯＳトランジスタ１２および
メモリセル容量１３は、従来例の場合と同様に、本従来
例の説明に対応して、その一部のみが記載されており、
また負荷容量１１がワード線Ｗに付加されている。な
お、本発明の従来例と異なる点は、図３との対比によ
り、明らかなように、ブーストアップされた信号φ1 が
ワードドライバ１０に伝達される信号線に、レベルシフ
ト用として機能するＮチャネルＭＯＳトランジスタ７、
８および９が接続されており、これらのＮチャネルＭＯ
Ｓトランジスタを介して出力される電位レベルと、電源
電圧ＶCCのレベルが、差動比較器６において比較判定さ
れ、そのレベル判定結果によりブースト容量４に対する
制御が行われていることである。
【０００９】図１において、ブースト回路駆動信号φ2
は、ブースト容量３を介して直接ブースト回路１に入力
されるが、他方、ブーストアップされた信号φ1 の電位
レベルが、レベルシフト用として機能するＮチャネルＭ
ＯＳトランジスタ７、８および９を介して差動比較器６
に入力され、差動比較器６において、電源電圧ＶCCのレ
ベルと比較照合されて、比較結果として出力される差動
比較器判定信号φ3 がラッチ回路５にラッチされ、当該
ラッチ回路５を介して出力される信号と、前記ブースト
回路駆動信号φ2 とのＡＮＤ回路２による論理積出力も
ブースト回路１に入力されている。
は、ブースト容量３を介して直接ブースト回路１に入力
されるが、他方、ブーストアップされた信号φ1 の電位
レベルが、レベルシフト用として機能するＮチャネルＭ
ＯＳトランジスタ７、８および９を介して差動比較器６
に入力され、差動比較器６において、電源電圧ＶCCのレ
ベルと比較照合されて、比較結果として出力される差動
比較器判定信号φ3 がラッチ回路５にラッチされ、当該
ラッチ回路５を介して出力される信号と、前記ブースト
回路駆動信号φ2 とのＡＮＤ回路２による論理積出力も
ブースト回路１に入力されている。
【００１０】ブースト回路駆動信号φ2 のレベルが、Ｇ
ＮＤレベルから電源電圧（ＶCC）レベルに上昇すると、
従来例の場合と同様に、信号φ1 は、ブースト回路１に
より、ブースト容量３とワード線Ｗの負荷容量１１によ
り決定される電源電圧以上のレベルにブーストアップさ
れるが、この場合、信号φ1 の電位レベルが、Ｎチャネ
ルＭＯＳトランジスタ７、８および９のしきい値電圧の
合計値よりも高くなると、差動比較器６の入力端に位置
する節点Ｎ1 の電位は、電源電圧ＶCCのレベルよりも高
くなり、差動比較器６より出力される差動比較器判定信
号φ3 の電位レベルはＧＮＤレベルとなり、ラッチ回路
５によりラッチされる。このラッチ回路５の出力は、Ａ
ＮＤ回路２においてブースト回路駆動信号φ2 との論理
積がとられて、ブースト容量４を介してブースト回路１
に入力されるが、この状態においては、これ以降におい
て、再度節点Ｎ1 における電位レベルが電源電圧ＶCCよ
りも高いレベルになるまでは、ブースト容量４が効かな
くなり、ブースト容量３のみによりブーストアップ動作
が行われるために、ブースト回路１によりブーストアッ
プされる信号φ1 の電位レベルは相対的に低いレベルと
なる。なお、ブーストアップされた信号φ1 により、ワ
ード線Ｗの電位レベルが、セルトランスファのＮチャネ
ルＭＯＳトランジスタ１２のしきい値電圧よりも高いレ
べルにアップし、これによりメモリセル容量１３に情報
が蓄積される動作については、従来例の場合と全く同様
である。
ＮＤレベルから電源電圧（ＶCC）レベルに上昇すると、
従来例の場合と同様に、信号φ1 は、ブースト回路１に
より、ブースト容量３とワード線Ｗの負荷容量１１によ
り決定される電源電圧以上のレベルにブーストアップさ
れるが、この場合、信号φ1 の電位レベルが、Ｎチャネ
ルＭＯＳトランジスタ７、８および９のしきい値電圧の
合計値よりも高くなると、差動比較器６の入力端に位置
する節点Ｎ1 の電位は、電源電圧ＶCCのレベルよりも高
くなり、差動比較器６より出力される差動比較器判定信
号φ3 の電位レベルはＧＮＤレベルとなり、ラッチ回路
５によりラッチされる。このラッチ回路５の出力は、Ａ
ＮＤ回路２においてブースト回路駆動信号φ2 との論理
積がとられて、ブースト容量４を介してブースト回路１
に入力されるが、この状態においては、これ以降におい
て、再度節点Ｎ1 における電位レベルが電源電圧ＶCCよ
りも高いレベルになるまでは、ブースト容量４が効かな
くなり、ブースト容量３のみによりブーストアップ動作
が行われるために、ブースト回路１によりブーストアッ
プされる信号φ1 の電位レベルは相対的に低いレベルと
なる。なお、ブーストアップされた信号φ1 により、ワ
ード線Ｗの電位レベルが、セルトランスファのＮチャネ
ルＭＯＳトランジスタ１２のしきい値電圧よりも高いレ
べルにアップし、これによりメモリセル容量１３に情報
が蓄積される動作については、従来例の場合と全く同様
である。
【００１１】図２は、電源電位ＶCCと信号φ1 のレベル
関係を示す図であり、従来例および本発明における信号
φ1 のレベル推移が比較照合されている。図２より明ら
かなように、本発明により、信号φ1 のレベルは、図１
におけるＮチャネルＭＯＳトランジスタ７、８および９
のしきい値電圧の合計値よりも高いレベルとなることは
ない。
関係を示す図であり、従来例および本発明における信号
φ1 のレベル推移が比較照合されている。図２より明ら
かなように、本発明により、信号φ1 のレベルは、図１
におけるＮチャネルＭＯＳトランジスタ７、８および９
のしきい値電圧の合計値よりも高いレベルとなることは
ない。
【００１２】
【発明の効果】以上説明したように、本発明は、ブース
トアップされた信号の電位レベルを、所定のレベルシフ
ト回路を介して電源電圧レベレと比較照合して判定し、
当該判定結果による制御信号によってブースト容量を制
御することにより、ブーストアップ電位レベルを、前記
レベルシフト回路により規定される電位レベルに抑制し
て、高電圧動作時においても、セル耐圧以下の電位レベ
ルに規制することにより、半導体メモリの信頼性を維持
することができるという効果がある。
トアップされた信号の電位レベルを、所定のレベルシフ
ト回路を介して電源電圧レベレと比較照合して判定し、
当該判定結果による制御信号によってブースト容量を制
御することにより、ブーストアップ電位レベルを、前記
レベルシフト回路により規定される電位レベルに抑制し
て、高電圧動作時においても、セル耐圧以下の電位レベ
ルに規制することにより、半導体メモリの信頼性を維持
することができるという効果がある。
【図１】本発明の一実施例を示す部分ブロック図であ
る。
る。
【図２】本実施例および従来例における電源電位ＶCCと
信号φ1 のレベル関係を示す図である。
信号φ1 のレベル関係を示す図である。
【図３】従来例を示す部分ブロック図である。
【図４】従来例の動作例を示す電位レベル図である。
１ ブースト回路 ２ ＡＮＤ回路 ３、４ ブースト容量 ５ ラッチ回路 ６ 差動比較器 ７〜９、１２ ＮチャネルＭＯＳトランジスタ １０ ワードドライバ回路 １１ 負荷容量 １３ メモリセル容量
Claims (1)
- 【請求項１】 第１および第２のブースト回路駆動信号
を、それぞれ第１および第２のブースト容量を介して入
力し、所定のブーストアップされた電位の信号を出力す
るブースト回路と、 前記ブーストアップされた電位の信号を受けて、ワード
線を駆動するワードドライバ回路と、 前記ブーストアップされた電位の信号を受けて、当該電
位レベルを所定レベル分シフトして出力するレベルシフ
ト回路と、 前記レベルシフト回路の出力電圧と電源電圧とのレベル
比較を行い、所定のレベル判定信号を出力する電圧レベ
ル比較回路と、 前記第１のブースト回路駆動信号と前記レベル判定信号
との論理演算作用を介して、前記第２のブースト回路駆
動信号を生成して出力する論理回路と、 を少なくとも備えることを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5222945A JPH0778469A (ja) | 1993-09-08 | 1993-09-08 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5222945A JPH0778469A (ja) | 1993-09-08 | 1993-09-08 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778469A true JPH0778469A (ja) | 1995-03-20 |
Family
ID=16790338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5222945A Withdrawn JPH0778469A (ja) | 1993-09-08 | 1993-09-08 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778469A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003522366A (ja) * | 2000-02-07 | 2003-07-22 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | フラッシュメモリ用の電圧ブーストレベルクランプ回路 |
| JP2006139883A (ja) * | 2004-11-15 | 2006-06-01 | Oki Electric Ind Co Ltd | ワード線昇圧回路 |
-
1993
- 1993-09-08 JP JP5222945A patent/JPH0778469A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003522366A (ja) * | 2000-02-07 | 2003-07-22 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | フラッシュメモリ用の電圧ブーストレベルクランプ回路 |
| JP4744761B2 (ja) * | 2000-02-07 | 2011-08-10 | スパンション エルエルシー | フラッシュメモリ用の電圧ブーストレベルクランプ回路 |
| JP2006139883A (ja) * | 2004-11-15 | 2006-06-01 | Oki Electric Ind Co Ltd | ワード線昇圧回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |