TW516031B - Voltage boost level clamping circuit for a flash memory - Google Patents

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516031 A7 ------------B7 五、發明說明（i ^ ^ _~""~'— 發明背景 (請先閱讀背面之注意事項再填寫本頁) 本發明係相關於半導體記憶體裝置。尤其是，本發明與 用於一快閃記憶體之升壓準位箝位電路有關。 在積體電路的設計中，趨向於以愈來愈低的電源電壓準 位對積體電路提供電力。早先的電路族在5伏及3 3伏下 作業。此電路族在1·8伏下操作，而未來的電流族之操作 電壓將為或低於1.0伏的額定供應電位，例如在〇 8伏下 操作。這些較低的電源電壓為設計及操作上的一項挑戰。 一項設計上的挑戰係與記憶體裝置的儲存元件或核心 晶胞的存取相關。在低供應電位系統，如丨〇伏的供應電 位系統中可儲存的電壓擺盪，基本上並不足進行快閃記憶 體晶胞的讀取或程式化作業。因此，已發展出升壓電路以 提供必需要的電壓變動。為了近接該核心晶胞，將字元線 電壓升高到如3.2伏。此允許核心晶胞電晶體完全導通且 核心晶胞可沉入足量的電流以經由感測電路快速感測該晶 胞的狀態。 經濟部智慧財產局員工消費合作社印製 一般，在如1 ·0需要供應電位系統的低供應電位系統中 需要一高升壓。為了產生此高升壓，可以使用應用一有效 升壓比的多級升壓電路。但是，有效的升壓比特性實際上 為線性者，且對於高於某一數值的供應電位而言，該有效 的升壓比產生一比所需要之升壓比還要高的升壓。 在一晶片或一記憶體裝置中所呈現的供應電位的適當 摩色圍可以隨著應用上的需要而變。當然，供應電位也可以 隨著該裝置的使用年限有改變。在許多快閃記憶體的應用 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1 91716 516031 A7 中，例如，均使用電池 扣供電力。此由電池提供予記憶 體裝置的供應電位能隨著睥 香呀間及使用而下降，但是在各個 (請先閱讀背面之注意事項再填寫本頁) 使用級階令要求性能必需一致。 因此有必要提供一種方法七姑里 ” 裡万法或裝置，以防止升壓變得太 而且也有必要使用升壓電路回應電遂的彈性範圍， 而仍可達到所需要的性能。 發明概述 簡言之，本發明提供用於一快閃記憶體之電壓升壓電路 的實施例。以升壓電路將快閃記憶體之電源電壓中的一部 份升壓到字it線的電壓準位，其足以存取該記憶體的一核 心晶胞。該升壓電路包括„平衡電路，用於提供—非零的 調整電壓予該升壓電路，以減少該供應電位部份，其中當 電源電壓超過某一數值時，該供應電位可為該升壓電路所 使用以進行升壓。 經濟部智慧財產局員工消費合作社印製 本發明提供一種用於一記憶體的電壓箝位電路之實施 例，該電壓箝位電路與電壓增壓電路併用以將電源電壓升 高，該電壓箝位電路包含：一迴授迴路，該迴授迴路尚包 含·具有臨界電壓的第一電晶體，以該臨界電壓作為一箝 位電壓，以及拉升（pull up)及減壓（pull down)電晶體，這 些電晶體耦合該第一電晶體以使得該迴授迴路穩壓，因此 提供穩定的電壓予該電壓升高電路，其中穩定的電壓使得 電源電壓部份減少，該電源電壓為電壓升高電路所使用以 升壓。 本發明也提供用於記憶體之電壓升高電路的實施例，該 91716 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 五、發明說明（3 ) 升㈣路包含一升屢電路及一箝位電路。-耦合-升Μ節 點的升壓電路，以將—字元線的電麼升高而近接該記憶體 的核心晶胞以及-轉合該升廢電路的箱位電路，其中該箱 位電路包含：-臨界電麼箝位電晶體，以將該升壓節點籍 位到一必需的電壓。 而且本發明也提供一記憶體實施例，該記憶體包含核心 晶胞陣列’位址解碼器’升壓電路及平衡電路。核心晶胞 陣^位址解碼器，其形態能動作多個字元線中之一或多 個字元線，其中該多個字元線中的各個與核心晶胞陣列中 的一列（_)相關；升壓電a，其形態可將記憶體之電源電 壓中的彳伤升壓’以在耦合到位址解碼器的升壓節點中 產生-升壓，當動作適於存取核心晶胞陣列之核心晶胞的 升壓時’該位址解碼器經由將一個或多個字元線中之一字 元線的字元線電壓升高，回應上述(由升壓電路所產生的） 升壓，以&麵合到該升壓電路的平衡電路，以提供一個非 零的調整電壓予該升壓電路，因此減少電源電壓中的一部 份，此部份係當電源電壓超過某一數值時，可為該升壓電 路作為升壓之用。 口本發明提出一實施例，為一種在記憶體中，箝位升壓到 可接又的準位的方法，該方法包含下列步驟：應用平衡電 路產生調整電壓；以及應用電壓升高電路將該記憶體之電 2電壓中的一部份升壓到升高電壓；以及使用該調整電壓 心升同電壓到一可接受的準位，以減少可用於升壓的 電源電壓之該部份。 本紙張尺度適财關 91716 3 516031 五、發明說明（ 本發明也提供一種用於記憶體的電壓升高電路之實施 例°此電壓升高電路包含用於將該記憶體之供應電位的一 (請先閱讀背面之注意事項再填寫本頁) 4 f刀升局到一升高的電壓之機構；用於產生一調整電壓之 機構’以及使用該調整電壓箝位該升高的電壓之機構。 上述本發明提供之一連串的較佳實施例係用於介紹本 發明。這些實施例並不用於限制在申請專利範圍所定義的 本發明的精神及範圍。 圖式之簡單說明 第1圖為一簡化之電壓升高電路的方塊圖； 第2圖為一記憶體的方塊圖； 第3圖為使用在第2圖之記憶體之箝位電路的方塊圖； 以及 第4圖為應用電壓箝位輸入之本實施例之一般化電壓 升壓電路的方塊圖； 第5圖為本發明實施例之一般電壓升高電路的方塊 圖’其中備電壓箝位輸入維持在〇值。 第6圖示箝位電壓與VPXG之間的關係。 經濟部智慧財產局員工消費合作社印製 圖號說明： 100 記憶體 102 核心晶胞陣列 104 X位址解碼器 106 Y位址解碼器 108 位址輸入電路 111 升壓電路 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 91716 516031 經 濟 部 智 慧 財 產 局 員 工 消 費 合 具 社 印 製 (1.3V ) * ( 4 )= V Ρ χ G = 5 2γ A7 五、發明說明（ 該第一升壓級Aj4經由級經節點56傳播一電壓到第二升 壓級AJ8。該第二升壓級a258經節點6〇傳送一電壓經過 中間的升壓級，如果需要的話，到在最後升壓級八一斗處 的節點62，以產生升高的電壓VpXG。此升高的電壓可 以簡單的方式表示如下·· V P X G = VCC *( Α1ΛΑ2*...*ΑΝ) =Vcc*( Β ) 其中Β (如上所述）為有效的升壓比。該有效的升壓 比可以依據升壓所需要或所希望的升壓VpxG的數值進 行選擇。例如，假設有特定之具有〇8伏供應電位之應用 中需要或希望有3.2伏的VPXG。在·此例子中，可以選 擇有效的升壓比數值幾乎等於4。 VPXG «3.2V = Vcc* β= ( 0.8V ) * ( 4 ) 由觀察得之，有有效升壓比B所得到之Vo。至v p χ G的關係大致上呈線性關係。此發生於對於一^比某一數值 還要高的供應電位，有效的升壓比產生比需要還要高的升 壓。例如，假設vcc約等於使用與等效之有效升壓比 升壓電路的所得到的K3伏，則升壓VPXG將為52伏， 對於核〜sa胞感測電路而言，此數值可能過高。" 、

VCC*B 該升壓VPXG是否過高將視所使用之特定的電路 定。在使用0.8伏供應電位Vcc的快閃記憶體裝置中， 於如核心晶胞電流感測電路之類的某此 威 丁二电峪而吕，4·〇, 一㈣壓可能仍太高。總言之，在供應電位^的

本紙張尺度適用中關家標準（C_&S)A4規格（21G χ 297公爱)--- J 91716 (請先閱讀背面之注意事項再填寫本頁)

6 A7 A7 B7 五、發明說明（7 導致升壓過大，而使得該升壓達到—不可接受的高位準。 對於明胞或-記憶體裝置中所出現之供應電位的大 (請先閱讀背面之注意事項再填寫本頁) :圍即依據實際上的應用而定。當㉟，供應電位也可以 現著裝置的使用年限改蠻。太矣 卞限汉變在夕種快閃記憶體的應用中， 例如使用電池以提供電源。 吸伏电你甶電池提供予記憶體裝置的供

應、電位可能多個時間及#用I 门汉便用期而下降，而一般要求在各個 =用P白&時’其性能必需一致。例如，在開始使用時，可 月匕電池電壓可相當的高（12伏）而在使用年限終止時，該電 壓將會降低（例如〇·8伏）。但是在整個裝置的壽命期中， δ己憶體裝置必需持續進行適當的作業。 經濟部智慧財產局員工消費合作社印製 茲參照第2圖，圖中顯示記憶體1〇〇的方塊圖。在所示 的實施例中，配置g己憶體1 〇 〇為快閃記憶體，其形成如互 補式全氧半導體（CMOS)積體電路，以儲存數位數據。但 是，記憶體100可以是其中任何的適當型式，且實際上， 文中說明者可以應用到其他任何適當的電路中，其中在一 特定節點處必需限制或箝位該電壓值，以改變或改進該電 路的操作。記憶體100包含核心晶胞陣列1 02，列或X位 址解碼器104,行或Y位址解碼器1〇6,位址輸入電路1〇8, 電壓升尚電路（voltage boost circuit)l 11，感測放大器電路 114及數據輸出電路116。該增壓電路ill尚包含升壓電路 11 〇(boosting circuit)及電壓準位箝位電路112 (箝位電 路）。 第2圖中，顯示該箝位電路Π2在升壓電路11〇的外 部。該箝位電路112不限於圖中所顯示的配置方式。在其 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 7 91716 516031 A7 ----------BT_______ 五、發明說明（8 ) 他的實施例中，揞位電路丨i 2在升壓電路的内部。同樣地， 在第2圖中，如所示箝位電路112在電壓升高電路的 内部。該箝位電路112不限於文中所顯示的配置方式。在 其他的實施例中，箝位電路112在電壓升高電路ηι的外 而且可以連接到一或多個電壓升高電路（在第2圖中沒 有顯示出）。 核心晶胞陣列102包含多個核心晶胞，配置各核心晶胞 的开> 態以儲存數據。在某些應用中，各核心晶胞可以儲存 單一位元的數據，在其他的應用中，各個核心晶胞儲存二 或三位元的數據。在核心晶胞陣列丨〇2中的各核心晶胞之 定址方式為，在位址輸入電路丨〇8中提供對應的晶胞位 址。各個核心晶胞具有唯一的位址，此位址由X位址解碼 器104及Y位址解碼器ι〇6加以解碼。 一般該箝位電路112位址解碼器104中，經由動作第2 圖中多個標示WL0到WLn的字元線中的一字元線，而對 於為位址輸入電路108所提供的位址輸入信號產生回應。 各個字元線與核心晶胞陣列102中的一列相關。為了回應 該字元線的動作，與該字元線相關的核心晶胞導通，且開 始使電流下沉。為了充分導通該核心晶胞，必需將字元線 改變一實際上的電位差，如3.0到4.0伏。 該Y位址解碼器106準位核心晶胞陣列102中適當的 行到該感測放大器電路114。該Y位址解碼器1 06回應該 來自位址輸入電路108 —位址，以從該核心晶胞陣列1 〇2 的數行中解碼該選擇出的行。該感測放大器電路114感測 ---------r IU-----壯衣 Γ%先閱讀背面之注咅？事項再填寫本頁} 訂： |線· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 8 91716 516031 A7 五、發明說明（9 ) 在核心晶胞陣列1〇2中選擇之核心晶胞内的電流，而且決 定儲存在該選擇之核心晶胞中之一個或多個數據位元的二 位疋狀態。該通道電晶體輸出電路116提供該核心晶胞數 據，此數據係由§己憶體100之數據侧的感測放大器電路i i4 所感測者，因此可以在記憶體1〇〇外部使用。其他沒有在 第2圖中顯示的電路對於核心晶胞陣列1〇2的個別核心晶 胞進行程式化，讀取，驗證，抹除，且如果需要的話進行 其他的操作。 操作記憶體100以回應一供應電位，在第2圖中此電壓 以Vcc標示。在Vcc及接地點之間的電位差即為供應電位， 且其範圍介於0.8到3.3伏之間。供應電位vcc的穩定度 端視多個因素而定，這些因素包含製造記憶體1〇〇的技 術。一般而言，在先進的CMOS程序中，供應電位將額定 值為0.8伏。在以該電壓的絕對值而言，此電壓小於或者 疋相當於p-通道電晶體的導通或臨界電壓Vtp的大小，_〇 9 伏’且相當於η-通道電晶體的導通或臨界電壓的大小 + 1 · 0 伏。 在第2圖所示的實施例中，可以在如〇 8伏的低供應電 位下操作記憶體100。在此低供應電位準位下，某些電路 無法表現其性能，甚至完全無法動作。尤其是，核心晶胞 陣列102必需在字元線的電壓下產生一實際上的型式，以 適當地近接各核心晶胞。 為了足夠地改變字元線電壓，記憶體100包含一電壓升 高電路111，此電路包含一升壓電路110及一箝位電路 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 9 91716 ----il·—.-----裝 (請先閱讀背面之注意事項再填寫本頁) ·. -·線· 經 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 516031 A7

112。升壓電路110在升壓節點12〇上產生一升壓，其中該 節點耦合到該X位址解碼器104。在第2圖中，升壓節點 120標示成V P X G。豸以立址解碼器1〇4回應該升壓， 其方式為當動作時’ W動作字元線㈣元線電壓升壓到一 適於近接核心晶胞陣列102之核心晶胞的增加電壓。例 如，升壓電路110可以將升壓節點12〇的電壓大致上升高 3·〇到4.0伏。 回 箝位電路112從位址輸入電路1〇8中在節點122處（也 標示成Α 丁 D )接收一位址移轉偵測（Α 丁 D )信號。為 了回應提供予記憶體1 00之一或多個位址輸入的變動，該 位址移轉偵測信號在某些時段進入動作準位（通常使用一 邏輯”高位準”，或邏輯”Γ，的值）。 柑位電路112回應AT D信號以防止在升壓節點12Q 處的升壓V P X G變得太大。即是總箝位電路丨丨2控制升 壓值的限制或箝位。 第3圖的電路圖顯示第2圖中的箝位電路1丨2。箝位電 路112包含一電晶體Q1 210，一電晶體q3 230，一電晶 體Q 4 240。此電晶體具有唯一選擇的供應電位v ，一 電晶體Q 5 250，由一對電晶體Q 6 260及電晶體q 7 270 所形成的閘極265，及一電阻280。 電晶體 210，220，230，240，250，260 及 270 具有如 第3圖的示意圖中的下標變數w與L所標示之裝置尺寸。 表1中顯示本較佳實施例的代表性裝置之尺寸及第3圖之 箝位電路112中較佳實施例。 (請先閱讀背面之注意事項再填寫本頁) 裝 |線· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 10 917½ 516031 A7 五、發明說明（η ) 表1 用於第3圖 及裝置大小 之措位電路112之代表性之臨界電壓範圍 裝置/電晶 體 Q 1 210 類型 臨界值/電 壓 (V)

PMOS “低準 位’’臨界電 晶體 NMOS

Vtpl=-〇.5V 代表性 寬度 (β m) W! = 38 代表性長 度（# m) =0.4

PMOS “低準 位”臨界電 晶體 (請先閱讀背面之注意事項再填寫本頁) 裝 訂： Q 4 240

PMOS W4= 100 L4= 0.8

V c 1 i -丨線· Q 5 250 經濟部智慧財產局員工消費合作社印製 Q 6 260 Q 7 270 PMOS “低準 位’’臨界電 晶體

Vtp5=-〇.5V W5 = 100 0.4

PMOS“低準 位”臨界電 晶體 NMOS

Vtp6=-〇.5V vtp7=i〇v W6 = 300 W7 = 7 50

N/A 0.4 0.4 R 280 Resistor 三 9k Ω NAMPLIF IER n/a

91716 A7 五、發明說明（

PMOS: p-通道 m〇sfet NMOS: n-itj] MOSFET 須了解相當第3圖之表1中的臨界電壓及裝置的尺寸僅 為代表性的例子。熟習本技術者的選擇適當的其他裝置之 寸電路开^態，或者是應用技術，以替代上述實施例。 在Sp點205中出j見a 丁 D信号虎。在一較佳實施例中，第 3圖的郎Ιέ 205與第2圖中的節點122為相同的節點。但 疋必給了解節點205不同於節點122，而且在節點205及 希點122之Ρ3可以配置電路，裝置，及/或邏輯元件。在節 點275中出現Α 丁 D信號的互補信號/Α 丁 D。 在第3圖中並沒有顯示產生AT D信號之互補節點/八 TD所需要的電路。但是，熟習本技術者可以應用簡單的 方式設計此電路。在一代表性的實施例中，一 A T D信號 包含在圯憶體裝置1 〇〇接收任何位址信號的移轉之後，所 產生一預定間隔的脈波。 甚且’必需了解熟習本技術者可以應用多個方法產生A TDk號的互補彳吕號/ATD。例如，可以配置一鎖存或正 反器裝置，或者是功能類似的邏輯電路（第3圖中沒有顯示 出來）以提供特定的輸出信號，而且在多個不同的狀態下進 行該項配置。一種複雜度較低的解決方式係由一反相器提 供該狀態的反相及非反相形態，諸如熟習本技術者在熟習 本技術者熟知的CMOS(互補MOS)反相器。 電晶體Q 1 210具有一耦合到節點2〇5的閘極，以接收 A 丁 D信號，一耦合到供應電位vcc的源極，及一耦合到 ----Ill Μ-----裝 (請先閱讀背面之注意事項再填寫本頁) · 線· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用宁國國冢標準（CNS)A4規格（210 X 297公釐） 12 91716 516031 A7 B7 五、發明說明（13 節點255的汲極。電晶體q i 21〇的寬度為％，長度為^， 如第3圖中所示者。電晶體〇1 21〇為一 p_通道電晶體， 且尤其是為低臨界電壓電晶體，如第3圖中由對角線所顯 不者。在一代表性的實施例中，電晶體Q i 2丨〇的額定臨 界電壓約-0.5伏。此臨界電壓與傳統上之p_通道電晶體之 臨界電壓比較下，顯得相當的小，基本上該傳統通道電晶 體的臨界電壓為-12伏。 電晶體Q 2 220具有耦合到節點2〇5以接收A 丁 D信號 的閘極，耦合到接地電位的源極，及耦合到節點255的汲 極。電晶體Q 2 220的寬度為％且長度為，如第3圖中 所示者此電a曰體q2 220為傳統上使用的n_通道電晶體。 在代表性的實施例中，電晶MQ 2 22〇的臨界電壓約^ 〇 伏。 在節點205的控制電晶體Q1 21〇及電晶體Q2咖的 閉，。臨界p_通道電晶體Q1 21〇操作如在供應電位I 及節點255之間的麼控開關。當導通時（即開關關閉時）， 電晶體Q 1210動作如將節點255的電壓向Vcc”拉升，，。操 作η·通道電晶體Q 2 220如在接地電位及節點之間的 壓控開關。當導通時，電晶體Q 2 22〇將動作以將節點2” 的電屢’下推”(PU!1 down)到接地電位。 在節點275中出現ATD的互補信號/Atd。電晶體 Q 5 250的閘極稱合到用於接收/ATd信號的節點⑺， 輕合到供應電位Vcc的源極，及在節點⑸輕合到電晶體 Q 4 240的汲極。電晶體〇 5 25〇的寬度為霄5且長度為£ 本紙i尺度適用悄_標準（CNS)A4規格⑽χ 13 91716

(請先閱讀背面之注意事項再填寫本頁) ^1 ϋ ϋ n n n - I i--------^---------線. 516031 五、發明說明（14 ) 5’如第3圖中所示者。電晶韓Q5 250為一 P -通道電晶體， 且尤其是為一低臨界電壓電晶體’如在第3圖中經由對角 線信號所顯示者。在一代表性的實施例中，電晶體q 5 250 的臨界電壓約-〇·5伏。與基本上為-1·2伏的傳統上使用之 Ρ-通道電晶體的臨界電壓比較下，此臨界電壓相當小。 點275處的/ Α 丁 D信號控制電晶體Q 5 250的閘極。低 臨界電壓p -通道電晶體Q5 250操作如一在供應電位 及節點225之間的壓控開關。當導通時（即當開關關閉時）， 電晶體將動作以將節點225的電壓，，拉升，，(pull 11{))到v 。 電晶體Q4 240具有在麵合225處耦合到電晶體Q5 250 的源極’耦合節點235以接收電壓信號VcL，耦合到節點 245的汲極，及基體（或大底），及耦合到供應電位να的節 點-井。電晶體Q 4 240的寬度為W4 ’長度為l4，如第3 圖中所示者。電晶體Q 4 240為一 p_通道電晶體，且尤其 是為一低臨界電壓電晶體，如第3圖中經符號之對角線所 指示者。在一臨界電壓的實施例中，電晶體〇 4 24〇的臨 界電壓約-0.8伏。此代表性的臨界電壓小於傳統使用之p_ 通道電晶體臨界電壓，該傳統p通道電晶體的臨界電壓基 本上為-1 2伏。 熟習本技術者已熟知在製造時即可控制如M0SFET之 電晶體的臨界電Μ。此裝置製造程序允許在選擇臨界電壓 時存在某些彈性。但是，在特定程序時…般使用正常值， 且在MOSFET中通常使用。在電晶體Q42則臨界電 ——^箝位電路η 2 ’升壓電路no及增壓電路U1的箝位 本紙張尺度涵^國家標準（CNS)A4規格（210 X 297公釐Γ 14 91716 516031 - ---^-____ B7________ 五、發明說明（Μ ) 電壓Velamp。最好，箝位電壓velamp決定在升壓期間，開始 發生箝位效應時的電壓。在製造期間，臨界電壓基本 上必需與箝位電壓velamp的需要值匹配。依據此觀點，箝 位電壓Velamp及等效臨界電壓Vtp4為唯一相關於箝位電路 112中其他的電晶體。在此嚴格的意義下，定義Veiamp使 等於電晶體Q 4 240之臨界電壓vtp4的絕對值，或者是

Vclamp -丨 Vtp4| 必需了解除了臨界電壓vtp4的，，特定，，數外，製造電晶體 Q 4 240的製造程序及電晶體Q 4 24〇本身並非唯一者。而 且，必需了解文中說明的所有的臨界電壓將隨著溫度及其 他的狀態而變，且隨著處理變動而變。文中說明的數值僅 是額定的數值而已。 經濟部智慧財產局員工消費合作社印製 ----*1 -----------裝 (請先閱讀背面之注音？事項再填寫本頁) --線·

如果電晶體Q 4 240的閘極至源極的電壓比電晶體q 4 240的臨界電壓Aw即箝位電壓Veiamp)為更負向之數值， 則電晶體Q 4 240將會導通。依據此方式，在節點235中 的電壓信號vCL部份控制電晶體Q 4 24〇的閘極。同樣地， 供應電位Vcc可以影響電晶體q 4 24〇是否導通。例如， 如果電晶體Q 5 250導通的話，則節點225約為Vcc。如果 Vcc的絕對值小於電晶體q 4 24〇的臨界電壓即箝位 電壓veump)，例如如果Vcc為0·7ν，且V ~ V ^ Vtp4— VcUmp=— 0.8V的話，則對於Vcl之兩個極端的數值（即Vcc< VcL< 〇V )，電晶體Q 4 240將關斷（off)。 VCL-Vcc<Vtp4= Vclamp 以導通電晶體 Q4 240 〇 本紙張尺度適用中國國家標準（CNS)A4規格⑽x 297公釐）—--------- -- 15 91716 516031 A7 五、發明說明（16) VGS(VCL=0V)=0-0.7V=-0.7V>_0 8V 因為電晶體 Q 4 240關斷（off)之故 VGS(VCL= Vcc)=0.7V-(K7V=OV>_〇 8V 因為電晶體 Q 4 240關斷（off)之故 如果Vcc的絕對值大於電晶體q 4 24〇的臨界電壓（箝位 電壓Velamp)，然後對於VCL適當地小於V加v ，雪曰 體Q 4 240將導通。一般說來，如果電晶體Q 4 24〇可以導 通（即如果vcc>| vtM|)，然後如果Vcl大約在接地電位 (或’’低準位’’時），則電晶體Q 4 240將導通。 電阻280連接於電源245及接地電位之間，且耦合到電 晶體Q 3 230的閘極及在節點245處之電晶體Q 4 2/〇的汲 極。在一有用的實施例中，電阻280的實質電阻R約9k Ω。必需了解電阻280並不限制在此一特定的數值，也可 以使用其他的數值。可以應用任何的方式架構電阻28〇， 只經由摻雜矽或多晶矽或者是適當對電晶體偏壓，或其他 的主動裝置即可。電阻280的作用在於電晶體Q 4 24〇不 關斷或者是不導電時，將第3圖之箝位電路112中節點節 點245或電晶體Q 3 230的閘極的電壓下拉至接地電位。 電晶體Q 3 230具有一源極，其耦合到供應電位， 耦合到電晶體Q 4 240及節點節點245中的電阻280的閘 極，及耦合到節點255的汲極，其中該節點包含電晶體Q 6 260及電晶體Q 7 270的閘極。如第3圖中所示者，電晶體 Q 3 230的寬度為W3且長度為L3。電晶體Q 3 23〇為一 p_ 通道電晶體尤其是為一低臨界電壓電晶體，如由第3圖的 木紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公 ----—- i 16 91716 ----r I I l· I,-----裝 (請先閱讀背面之注意事項再填寫本頁) 訂： -丨線- 經濟部智慧財產局員工消費合作社印製 516031

五、發明說明（ 17 符號上的對角線中所顧妻 .^ . t 所顯不者。在基本上的實施例中，電晶 體Q 3 230的臨界電壓約_〇5伏。此臨界電壓與傳統上使用 之P-通道電晶體的臨界電壓比較下，顯得相當小，其傳統 使用之通道電晶體基本上為_〇 2伏。 在節點245處的電晶體Q 4 240及電阻280控制電晶體 Q 3 230的閘極。低臨界電壓P_通道電晶體Q 3 230操作如 一在供應電位Vcc及節點23〇之間的壓控開關。當導通時 (即當開關關閉時)，電晶體Q 3 23〇將動作而將節點255的 電壓向Vcc拉升。 電晶體Q 6 260具有一耦合到供應電位Vcc的源極，一 耦合到節點255的閘極（及電晶體Q工21〇，電晶體Q 2 22〇 及電晶體Q 3 230的沒極），且連接到電晶體Q 7 27〇的閑 極，及汲極，此汲極連接到節點235處的電晶體Q 7 27〇 之汲極以動作電壓信號Vcl。電晶體Q 6 26〇的寬度為W6， 且長度為L0，如第3圖中所示者。電晶體^6 26〇為一卜 通道電晶體，且尤其是為一低臨界電壓電晶體，如由第3 圖中經符號的對角線中所示者。在一基本上的實施例中， 電晶體Q6 260的臨界電壓約等於伏。與傳統使用之 通道電晶體的臨界電壓比較之下，此臨界電壓相當小，該 傳統使用之P-通道電晶體的臨界電壓代表性為1 2伏。 類似電晶體Q 6 260，電晶體Q 7 270具有耦合到接地電 位的源極，耦合到節點255的閘極（及耦合到電晶體q i 210’電晶體Q2 220及電晶體Q3 230)，且該閘極連接到 電晶體Q 6 2 6 0的閘極’及汲極，此沒極連接到在節點2 3 5 ------i l·—.-----裝 (請先閱讀背面之注意事項再填寫本頁) 訂· · -線· 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 516031 A7 五、發明說明（ 24 經濟部智慧財產局員工消費合作社印製 vcc> Vclamp= |Vtp4| 即第3圖的電晶體Q 4 240為導通狀態（且A 丁 D在高位 準），而且此時該升壓VPXG可以寫成下式： V P X G = (Vclamp)*(B)+Vcc-Vclamp 此係因為 vcl^vcc—Velamp 當如第5圖中所示者，Vcl約等於〇伏或接地電位時， 上列用於表示升壓VPXG的式子可簡化成為沒有電壓箝 位的例子： V P X G = (Vcc- 0V)*(B)+ ον = (Vcc)5ii(B) 此發生於 Vcc< Vclamp=|Vtp4| 即第3圖的VPXG關斷。 第7圖中顯示在升壓電路no及上述箝位電路實施 例中vcc及v P X G之間的關係。該圖並沒有依據原尺寸 顯示’其目的在於說明當Vcc增加到高於veiamp或減少到 低於Velamp的情況下，升壓VpXG的成長速率。 數值例子 表Π顯示一連串的數值例子，其中假設表1中的代表性 數值（尤其是電壓Velamp=|Vtp4|)約等於-〇·8伏）及對於升壓 電路110及箝位電路112的實施例及有效的升壓比為4的 情況。 24 91716 (請先閱讀背面之注意事項再填寫本頁) 裝 516031

五、發明說明（25 ) 表II第2圖之升壓電路的代表性實施例的數值例子 及第3圖之箝位電路112: 經濟部智慧財產局員工消費合作社印製 供應電 壓Vcc Q4 240 of FIG. 3 Vcc <?〉 v clamp [V c i a m p — 1 vtp4| =- 0.8V] VCL VPXG (具箝 位） VPXG (不具箝 位） 0.7V Off Vcc < ^clamp 0 V 2.8 V 2.8 V 0.8V 0n/0ff Vcc < clamp 0 V 3.2 V 3.2 V 0.9V On Vcc> V ciamp 0.1 V 3.3 V 3.6 V 1.0V On Vcc> V t T clamp 0.2 V 3.4 V 4.0 V 1.1V On Vcc> V c 1 a m p 0.3 V 3.5 V 4.4 V 1.2V On Vcc> V 〇 1 a mp 0.4 V 3.6 V 4.8 V 1.3V On VCc> vclamp 0.5 V 3.7 V 5.2 V 如表I所示者，如果Vcc等於〇.7伏，電晶體Q 4 240 -----ill-----裝—— (請先閱讀背面之注意事項再填寫本頁) 線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 25 91716 516031 五、發明說明（26) 關斷，則Vcc小於VeUmp，且電壓VCL約等於0V。該升壓 v P X G 為 V P X G =(〇·7-〇·ιν)*(4)+〇·ΐν=2·8ν

如果VPXG等於0.9伏，電晶體Q4 240導通，且V ρ X G大於Velamp，且電壓vcl約等於〇〗伏。該升壓ν ρ X G為： V P X G =(〇·9-〇.ιν)*(4)+0·ΐν=3·3ν

如果Vcc等於1 ·丨伏，電晶體q 4 24〇導通，且vcc大 於VcUmP ’且電壓VCL約等於〇.3V。該升壓VPXG為： VP XG=(1.1_03 伏）*(4)+0.3V=3.5V 對於第6圖所示的數值例子，假設供應電位vcc= Vcc， 等於1·3伏’則在箝位電路112中，電晶體q 4 240導通， 且Vcc= Vcc’大於VeUmp，且電壓Vcl約等於〇 5伏，該箝 位的升壓VPXG為 V P X G = (B*Vclamp)+VCL， =(4x〇.8V)+ 〇.5V= 3.7V 同樣地，應用沒有任何的箝位電路 為 V P X G = (B*VCC，）

=(4*1.3V)= 5.2V 假設在此實施例中升壓v p χ 〇為3 2伏，其在跨核 胞上提供相當的字元線電壓，而且更進一步該超過4j 的VPXG提供-字元線電壓’此電壓對於核心晶胞感 電路而言太高。在此例子中，非箝位VpxG (在5 2V虔 ^紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐―) —^ _ ―― 91716 (請先閱讀背面之注意事項再填寫本頁)

升壓電壓VPXC 經濟部智慧財產局員工消費合作社印製

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太高，而箝位的V P X G(在3.7V處）則對於近接且允許適 當感測核心晶胞而言則在可接受的範圍之内。 由上文可知，本較佳實施例中對於快閃記憶體提供一平 衡及電壓箝位電路。對於快閃記憶體的增壓電路包含增壓 電路，其可以將快閃記憶體之電源電壓的一部份升壓到字 元線電壓準位，其足以近接該記憶體之核心晶胞陣列中的 一陣列。該增壓電路尚包含一平衡及箝位升壓電路，用於 提供非零的調整電壓予升壓電路以減少供應電位的該部 位’當電源電壓超過某一數值時，此部位可以用於升壓電 路的升壓。 上文中已說明本發明的特定實施例，熟習本技術者可以 對此實施例進行不同的修改。例如，個別電晶體，ρ_通道， η-通道在適當的應用中顛倒過來使用。而且，文中說明之 本發明的概念可以應用在記憶體裝置外的其他電路中。這 些對於本發明的改變及變更均在本發明申請專利範圍之 内，而且均在本發明的精神及範圍所涵蓋。 -----Γ — — !-----裝 (請先閱讀背面之注咅？事項再填寫本頁) Ί^τ· --線· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 27 91716

Claims (1)

1. 516031 經濟部智慧財產局員工消費合作社印制衣 A8 B8 C8 D8六、申請專利範圍 1 · 一種用於快閃記憶體的電壓升高電路，該電 壓升高電路包含： 升壓電路，將快閃記憶體之電源電壓中的 一部份升高到字元線的電壓準位，其足以存 取該記憶體的一核心一晶胞；以及 平衡電路，用於提供一非零的調整電壓予 該升壓電路，以減少該供應電位部份，其中 當的電源電壓超過某一數值時，該供應電位 可為該升壓電路所使用以進行升壓。 2·—種用於記憶體的電壓箝位電路，該電壓箝 位電路與電壓升高電路併用以將一電源電壓 升高，該電壓箝位電路包含： 迴授迴路，其中該迴授迴路尚包含： 具有臨界電壓的弟' ^電晶體’以該臨 界電壓作為箝位電壓；以及 拉升（pull up)及減壓（pull down)電晶 體，這些電晶體耦合該第一電晶體以使得該 迴授迴路穩壓，因此提供穩定的電壓予該電 壓升高電路，其中穩定的電壓使得電源電壓 部份減少，該電源電壓為電壓升高電路所使 用以升壓。 3·如申請專利範圍第2項之電壓箝位電路，尚 包含 一個或多個作為開關的電晶體，且連接到 (請先閱讀背面之注意事項再填寫本頁) 裝 . --線· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 28 91716 516031 A8 B8 C8 D8 六、申請專利範圍 經濟部智慧財產局員工消費合作社印製 址 升 的 路 箝 其 及置 該裝 其體動 位 壓 線及電點 ， ，裝 由關 ，憶位 胞電 元以位 節 路 路器 中開 路記箝 晶該 字胞箝 壓 電 電相 其該 電該的 體。， 將晶該 升 高 壓反 ，制 高應點 憶作路 以心， 該 升 升該 置控 升回節 記動電 ，核路 將 壓 該中 裝體 壓以壓 心路高 路的電 以 電 合其 關晶 電，升 核電升 電體位 ’ 之 耦， &電 之態該 一位壓 壓憶箝 體 項： 置體及的位 項形制 在箝電 升記的 晶 4含 裝晶以置箝 4的控 得壓的 的該路 電。第包 此電；裝壓 第路此 使電體 點接電 位壓圍尚 ，位體器電 圍電因 含 ，該憶：節近壓 箝電範路及置箝晶相界 範位， 包 路，記含壓而升 壓的利電以裝壓電反臨 利箝變 體 迴間於包升高該 電需專位·，器電對該該 專該改 憶 授期用路合升合：界必請箝阻相界 一合及 請計址 記 迴轉種電_壓麵含臨到申該電反臨含耦阻。申設位。種 該移一高 電 包 位如中 該包 電置如中的作一 (請先閱讀背面之注意事項再填寫本頁)

   本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 29 91716 516031 A8 B8 C8 D8 六、申請專利範圍 核心晶胞陣列； (請先閱讀背面之注意事項再填寫本頁) 位址解碼器，其形態能動作多個字元線中 之一個或多個字元線，其中該多個字元線中 的各個與核心晶胞陣列中的一個列（r 〇 w )相 關； 升壓電路，其形態可將記憶體之電源電壓 中的一部份升高，以在耦合到位址解碼器的 升壓節點中產生一升壓，當動作一適於存取 核心晶胞陣列之一核心晶胞的升壓時，該位 址解碼器經由將一個或多個字元線中之一字 元線的字元線電壓升高，回應上述（由升壓電 路所產生的）升壓；以及 耦合到該升壓電路的平衡電路，以提供一 非零的調整電壓予該升壓電路，因此減少電 源電壓中的一部份，此部份係當電源電壓超 過某一數值時，可為該升壓電路作為升壓之 用。 經濟部智慧財產局員工消費合作社印製 8 . —種在記憶體中，箝位升壓到可接受的準位 的方法，該方法包含下列步驟： 應用平衡電路產生調整電壓；以及 應用電壓升高電路將該記憶體之電源電 壓中的一部份升高到的升高電壓；以及 使用該調整電壓箝位該升壓電壓到一可 接受的準位，以減少可用於升壓的電源電壓 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 30 91716 516031 A8 B8 C8 D8 六、申請專利範圍 之該部份。 (請先閱讀背面之注意事項再填寫本頁) 9 .如申請專利範圍第8項之方法，其中執行該 產生步驟以回應該記憶體中一個或多個位址 輸入的移轉。 1 0 .如申請專利範圍第8項之方法，其中尚包 含： 使用該升壓近接該記憶體的核心晶胞之 步驟。 11. 一種用於記憶體的電壓升高電路，包含： 用於將該記憶體之供應電位的一部份升 壓到一升高電壓的機構； 用於產生一調整電壓之機構；以及 使用該調整電壓箝位該增加的電壓之機 構。 12. 如申請專利範圍第1項之電壓升高電路，尚 包含： 經濟部智慧財產局員工消費合作社印製 用於偵測該記憶體之一個或多個位址輸 入的移轉之機構。 13. 如申請專利範圍第11項之電壓升高電路， 尚包含： 使用該升壓近接該記憶體的一核心晶胞 之機構。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 31 91716