CN101075613A - 具有焊盘开关的半导体器件 - Google Patents

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Abstract

一种半导体器件，包括：焊盘；内部电源线；焊盘开关，包括MOS晶体管，焊盘开关利用所述MOS晶体管的源极－漏极沟道提供所述内部电源线与所述焊盘之间的电连接；以及控制电路，配置为控制所述MOS晶体管的栅极节点和背栅节点至少其中之一的电连接，其中，所述控制电路配置为使所述栅极节点和所述背栅节点至少其中之一能够电连接到所述焊盘。

Description

具有焊盘开关的半导体器件
相关申请的交叉引用
本申请基于并要求2006年5月18日向日本专利局申请的在先日本专利申请No.2006-139056的优先权，在此援引其全部内容。
技术领域
本发明一般涉及半导体器件，尤其涉及设置有焊盘开关的半导体器件，所述焊盘开关用于相对于焊盘进行电连接的切换。
背景技术
工厂制造的大规模集成电路(LSI)在出厂时要进行操作测试。在操作测试中，将测试仪的多个探针同时与多个焊盘接触，以输入所需的测试信号以及检测输出信号。基于对输出信号的观测，检查LSI的操作是否有误。
为了减少测试成本，需要通过增加同时测试的芯片数来缩短测试时间。在这种情况下，减少了每个芯片连接到测试仪的焊盘数。在进行测试时，为了检查芯片内产生的内部电源电压是否设定为正确的电压电平，需要利用测试仪来测量内部电源电压，或者为了将内部电源电压设定为适当的电压电平，需要直接从外部源提供内部电源电压。在这种情况下，需要将单个焊盘选择性地连接到多个内部电源电压的其中之一。
图1为示出在焊盘与多个电源之间设置焊盘开关的结构实例的示意图(例如，参见日本专利文献1和日本专利文献2)。
如图1所示，半导体芯片的焊盘11经由焊盘开关12连接到内部电压VREF，并经由焊盘开关13连接到内部电压VBB。半导体芯片的焊盘11可以进一步经由另一焊盘开关(图中未示出)连接到另一内部电压(图中未示出)。内部电压VREF例如是由设置在半导体芯片内部的参考电压发生器产生的参考电位，而内部电压VBB例如是由设置在半导体芯片内部的负电位电源装置产生的负电位。
焊盘开关12响应于测试信号tes1的维持状态(asserted state)(例如高)而变为导电的(即建立电路径)，从而将焊盘11电连接到内部电压VREF。以相同的方式，焊盘开关13响应于测试信号tes2的维持状态(例如高)而变为导电的(即建立电路径)，从而将焊盘11电连接到内部电压VBB。
图2为示出焊盘开关的电路结构实例的示意图。图2所示的焊盘开关12包括NMOS晶体管15、PMOS晶体管16和反相器17。将测试信号tes1提供给NMOS晶体管15的栅极，并且经由反相器17将测试信号tes1的反相信号提供给PMOS晶体管16的栅极。
在输出到焊盘11的电源电压中，NMOS晶体管15的衬底电位(背栅电位)设定为最低的电位。在本实例中，如图1所示将内部电压VBB输出到焊盘11，从而将NMOS晶体管15的衬底电位设定为VBB。这种配置防止了在将焊盘11设定为VBB时将扩散层结设置为正向偏置状态。
在输出到焊盘11的电源电压中，PMOS晶体管16的衬底电位(背栅电位)设定为最高的电位。在本实例中，考虑到将电源电压VDD输出到焊盘11的情况，将PMOS晶体管16的衬底电位设定为VDD。这种配置防止了在将焊盘11设定为VDD时将扩散层结设置为正向偏置状态。
图3为用于说明在响应于测试信号而切换焊盘11与内部电源电压之间的电连接时所进行的操作的示意图。在经由焊盘11将电压提供给半导体芯片的内部时，需要防止电源装置之间的短路和被提供非预期电压。为此，对测试信号进行切换，从而提供所有焊盘开关都关断(OFF)的周期，如图3所示，并且在此周期内从外部源提供的电压改变。
然而，即使采用了图2所示的结构和图3所示的操作，仍然存在当提供超过内部电源电压(即芯片内部使用的电源电压)的电压时不能将焊盘开关设置在关断状态的问题。下面，描述将低于内部负电位电源电压VBB(例如，-0.5V)的电压(例如，-2.0V)从外部源提供给焊盘11的实例。在图1所示的结构中，-2.0V的电压可从外部源提供给焊盘11，从而将等于-2.0V的电压从焊盘11经由另一焊盘开关(图中未示出)提供到芯片内部。在这种情况下，例如，焊盘开关12的NMOS晶体管15和PMOS晶体管16(参见图2)需要设置在不导电状态(关断状态)。
图4为用于说明在将低于内部电压VBB的电压从外部源提供给焊盘11时图2所示的NMOS晶体管15的操作的示意图。
在将NMOS晶体管15设定为关断状态时，提供给NMOS晶体管15的栅极节点上的测试信号为VBB。提供给背栅节点上的电压也是VBB，如上所述。焊盘11和内部电源VREF分别连接到源极节点和漏极节点。
当焊盘11的电压低于内部负电位电源电压VBB时，NMOS晶体管15的N型扩散层结设置在正向偏置状态，从而将背栅节点的电压VBB设定为等于焊盘电压(即源极节点的电压)与正向电压(Vf)之和的电压，其中正向电压大约为0.6V。从而，提供给栅极节点的电压VBB变为比源极电压只高Vf的电压，从而导致NMOS晶体管15未处于关断状态。也就是说，NMOS晶体管15变为导电的，因此内部电压VREF连接到焊盘11。
以上所述是针对将低于内部负电位电源电压提供给焊盘11时NMOS晶体管的状态。类似地，在将高于内部升高电源电压(stepped-up power supplyvoltage)的电压提供给焊盘11时，PMOS晶体管16的状态经受类似的过程，并且失去关断状态。
此外，还存在如下问题：当近似处于VDD(1.6V)与VBB(-0.5V)中间的电位VREF(例如，1.0V)连接到焊盘11时，NMOS晶体管15的电导变小。图5为用于说明在将焊盘11设定为电压VREF时图2所示的NMOS晶体管15的操作的示意图。
在将NMOS晶体管15设定为导通(ON)状态时，提供给NMOS晶体管15的栅极节点的测试信号为VDD(1.6V)。提供给背栅节点的电压为VBB(-0.5V)，如上所述。源极节点和漏极节点设定为内部电源电压VREF(1.0V)。
在这种情况下，由于将源极节点设定为中间电位，因此背栅与源极之间的电压Vbs变大至-1.5V，从而由于反向偏置效应而导致阈值电压(Vth)升高。此外，栅极-源极电压Vgs变小至0.6V。因此，NMOS晶体管15的电导降低，引起导电率不足的问题。
[专利文献1]日本专利申请公开No.63-257242
[专利文献2]日本专利申请公开No.8-304515
[专利文献3]日本专利申请公开No.4-22000
因此，需要这样一种焊盘开关：即使在高于内部使用电源电压的电压提供给焊盘时，也能够保持其关断状态；以及即使在中间电位连接在内部电源与焊盘之间时，也能够表现充分的导通状态。
发明内容
本发明的整体目的是提供充分消除了由于现有技术的局限和缺点所导致的一个或多个问题。
本发明的特征和优点将在以下说明书中阐明，其中一部分可从说明书和附图中明显得出，或者通过根据说明书中提供的教导实施本发明而获知。本发明的目的以及其它特征和优点可通过在说明书中为使得本领域的普通技术人员能够实施本发明而以完整、清楚、简明以及准确的方式特别指出的焊盘开关来实现和获得。
为根据本发明的目标实现这些和其它优点，本发明提供一种半导体器件，其包括：焊盘；内部电源线；焊盘开关，包括MOS晶体管，所述焊盘开关利用所述MOS晶体管的源极-漏极沟道提供所述内部电源线与所述焊盘之间的电连接；以及控制电路，配置为控制所述MOS晶体管的栅极节点和背栅节点至少其中之一的电连接，其中，所述控制电路配置为使所述栅极节点和所述背栅节点至少其中之一能够电连接到所述焊盘。
根据本发明的至少一个实施例，所述MOS晶体管的栅极节点能够电连接到所述焊盘。因此，即使在将超过电源电压的电压提供给焊盘时，仍然能够保持MOS晶体管的关断状态(即，不导电状态)。此外，在将MOS晶体管设置在导通状态(即，导电状态)时，背栅节点电连接到焊盘，从而将衬底-源极电压设定为0V。因此，不会由于反向偏置效应引起MOS晶体管的阈值电压升高，由此防止导通状态电导下降。
附图说明
从以下结合附图的详细说明中，本发明的其它目的和其它特征将变得更为明显，其中：
图1为示出在焊盘与多个电源之间设置焊盘开关的结构实例的示意图；
图2为示出焊盘开关的电路结构实例的示意图；
图3为用于说明在响应于测试信号而切换焊盘11与内部电源电压之间的电连接时所进行的操作的示意图；
图4为用于说明在将低于内部电压VBB的电压从外部源提供给焊盘时图2所示的NMOS晶体管的操作的示意图；
图5为用于说明在将焊盘设定为电压VREF时图2所示的NMOS晶体管的操作的示意图；
图6为示出半导体存储器的结构实例的示意图，其中所述半导体存储器用作应用本发明的焊盘开关的半导体器件的一个实例；
图7为示出在本发明的焊盘开关中设置的NMOS晶体管的端子连接的电路图；
图8为示出焊盘开关的详细电路结构实例的示意图；
图9为示出测试信号的信号值与开关状态之间的对应关系的图表；
图10为示出在本发明的焊盘开关中设置的PMOS晶体管的节点连接的电路图；
图11为示出焊盘开关的详细电路结构实例的示意图；以及
图12为焊盘开关的另一结构实例的示意图。
具体实施方式
下面，参照附图描述本发明的实施例。
图6为示出半导体存储器的结构实例的示意图，其中所述半导体存储器用作应用本发明的焊盘开关的半导体器件的一个实例。本发明的焊盘开关不仅可应用于半导体存储器，而且可应用于各种需要从器件外部经由焊盘进行测试的半导体器件。
图6所示的半导体存储器20包括焊盘21、焊盘开关22、焊盘开关23、测试电路24、内部电源电路25、存储电路26以及内部电源线27。内部电源电路25包括VREF发生器31、VBB发生器32以及VPP发生器33。
半导体存储器20连接到外部测试仪(图中未示出)，并且从该外部测试仪接收测试指令。测试电路24对接收到的测试指令进行解码，并响应于解码结果发送测试信号。响应于测试信号，半导体存储器20的部件例如焊盘开关22和焊盘开关23进行所需的测试操作。
为了使外部测试仪测试内部电源电压是否设定为所需的电压电平，半导体存储器20经由焊盘21将内部电源电压提供到外部测试仪；并且为了将内部电源电压设定为外部限定的预定电压，半导体存储器20经由焊盘21从外部测试仪接收适当电压。这样，测试电路24控制测试信号来使焊盘开关22或焊盘开关23导电，由此将焊盘21经由焊盘开关22或焊盘开关23电连接到内部电源线27。半导体存储器20的焊盘21可以经由另一焊盘开关(图中未示出)进一步连接到另一内部电压(图中未示出)。
VPP发生器33基于外部提供的电源电压VDD产生升高电压VPP。具体来说，使用泵电路，其中，通过振荡器的振荡信号，将电容器一端的电位升高和降低，从而在每次进行升高和降低运动时在电容中积累电荷。VBB发生器32基于外部提供的电源电压VSS产生负电压VBB。VBB发生器32可以通过与VPP发生器33相同的方式利用基于电容耦合的泵电路来实施。VREF发生器31用于产生参考电压VREF，参考电压VREF在电压比较中用作参考电平，在半导体存储器20的许多部件中都进行电压比较。例如，VREF发生器31可以利用基于电阻的分压器来实施。参考电压VREF可以用作VPP发生器33和VBB发生器32中的参考电平。
存储电路26包括：核心电路，由存储单元阵列、位线、字线、读出放大器等等构成；地址解码器，用于将外部提供的地址信号解码；指令解码器，用于将外部提供的指令信号解码；以及外围电路，例如输入/输出电路。存储电路26为外部源提供的指令例如读出指令或写入指令等解码，并针对由地址信号表示的地址响应于解码结果进行数据读/写存取操作。例如，升高电压VPP用作激活字线的电压。例如，负电压VBB用于存储器阵列。
图7为示出在本发明的焊盘开关中设置的NMOS晶体管的端子连接的电路图。
图7所示的NMOS晶体管35用于经由其源极-漏极沟道将焊盘21与内部电压VREF电连接，并且用在焊盘开关22中。NMOS晶体管35的栅极节点配置为经由开关电路36可选择性地连接到焊盘21、内部电源电压VBB以及从外部源提供的、用于芯片中的电源电压VDD其中之一。NMOS晶体管35的背栅节点配置为经由开关电路37可选择性地连接到焊盘21和内部电源电压VBB其中之一。
开关电路36和开关电路37的连接状态受测试电路24(参见图6)提供的测试信号控制。
在将超过内部使用电源电压的电压从外部源提供给焊盘21时，即，在图7所示的NMOS晶体管的实例中将低于由VBB发生器32产生的负电压VBB的电压从外部源提供给焊盘21时，NMOS晶体管35的栅极节点连接到焊盘21。在除了将超过内部使用电源电压的电压提供给焊盘21之外的情况下，NMOS晶体管35的栅极节点连接到内部电源电压VBB和从外部源提供的、用于器件中的电源电压VDD其中之一。具体来说，当NMOS晶体管35需要设置在关断状态(不导电状态)时，栅极节点连接到内部电源电压VBB；而当NMOS晶体管35需要设置在导通状态(导电状态)时，栅极节点连接到电源电压VDD。
通过如上所述的配置，在将低于由VBB发生器32产生的负电压VBB的电压从外部源提供给焊盘21时，NMOS晶体管35的栅极节点设定为焊盘21的电位。因此，NMOS晶体管35的栅极电位与源极电位相同，由此防止NMOS晶体管35变为导电的。
此外，当NMOS晶体管35需要设置在导电状态时，背栅节点连接到焊盘21；而当NMOS晶体管35需要设置在不导电状态时，背栅节点连接到内部负电压VBB。通过这样配置，在将焊盘21设定为内部电源电压VREF同时将NMOS晶体管35设置在导电状态时，背栅节点设定为与焊盘21相同的电位，即设定为与内部电源电压VREF相同的电位。因此，即使在将NMOS晶体管35的源极和漏极节点设定为近似处于VDD(1.6V)与VBB(-0.5V)之间的中点的电位VREF(例如，1.0V)时，背栅-源极电压Vbs仍为0V，从而不会由于反向偏置效应而引起阈值电压(Vth)升高。从而，即使在栅极-源极电压Vgs大约为0.6V时，仍将NMOS晶体管35适当地设定为导通状态(导电状态)。
图8为示出焊盘开关22的详细电路结构实例的示意图。图8所示的电路包括NMOS晶体管35、NAND门41、反相器42、反相器43、PMOS晶体管44以及NMOS晶体管45至49。
在图8所示的电路中，从图6所示的测试电路24提供测试信号tes和dpv。测试电路24根据通过对外部源提供的测试指令进行解码获得的解码结果来设定测试信号tes和dpv，由此将NMOS晶体管35的栅极节点和背栅节点分别连接到适当的电位。
图9为示出测试信号tes和dpv的信号值与开关状态(即，NMOS晶体管35的ON/OFF状态)之间的对应关系的图表。如图9所示，响应于测试信号tes的高/低状态来选择NMOS晶体管35的导电/不导电状态，并且响应于测试信号dpv的高/低状态来选择提供与用于芯片中的电源电压相比超过的电压的状态、或者不提供上述超过的电压的状态。
在将NMOS晶体管35设置在导通状态(即，导电状态)时，测试信号tes和dpv分别设定为高和低。由于将PMOS晶体管44设置在导通状态，因此NMOS晶体管35的栅极节点设定为VDD。此外，由于将NMOS晶体管49设置在导通状态，因此NMOS晶体管35的背栅节点连接到焊盘21。
在将NMOS晶体管35设置在关断状态(即，不导电状态)时，测试信号tes和dpv都设定为低。由于将NMOS晶体管45和46设置在导通状态，因此NMOS晶体管35的栅极节点设定为VBB。此外，由于将NMOS晶体管48设置在导通状态，因此NMOS晶体管35连接到VBB。
在将低于VBB的负电压提供给焊盘21时，测试信号tes和dpv分别设定为低和高。由于将NMOS晶体管47设置在导通状态，因此NMOS晶体管35的栅极节点连接到焊盘21。此外，由于将NMOS晶体管48设置在导通状态，因此NMOS晶体管35的背栅节点连接到VBB。
因此，通过与结合图7所述的相同方式，在将超过内部使用电源电压的电压从外部源提供给焊盘21时，NMOS晶体管35的栅极节点连接到焊盘21。此外，在除了将超过内部使用电源电压的电压提供给焊盘21之外的情况下，在将NMOS晶体管35设置在关断状态(不导电状态)时，栅极节点连接到内部电源电压VBB；而在将NMOS晶体管35设置在导通状态(导电状态)时，栅极节点连接到电源电压VDD。此外，在NMOS晶体管35需要设置在导电状态时，背栅节点连接到焊盘21；而在NMOS晶体管35需要设置在不导电状态时，背栅节点连接到内部负电压VBB。
图10为示出在本发明的焊盘开关中设置的PMOS晶体管的节点连接的电路图。
图10所示的PMOS晶体管55用于经由其源极-漏极沟道将焊盘21与内部电压VREF电连接，并且用于焊盘开关22中。PMOS晶体管55的栅极节点配置为经由开关电路56可选择性地连接到焊盘21、内部电源电压VBB以及内部电源电压VPP其中之一。PMOS晶体管55的背栅节点配置为经由开关电路57可选择性地连接到焊盘21和内部电源电压VPP其中之一。
开关电路56和开关电路57的连接状态受测试电路24(参见图6)提供的测试信号控制。
在将超过内部使用电源电压的电压从外部源提供给焊盘21时，即，在图10所示的PMOS晶体管的实例中将高于由VPP发生器33产生的升高电压VPP的电压从外部源提供给焊盘21时，PMOS晶体管55的栅极节点连接到焊盘21。在除了将超过内部使用电源电压的电压提供给焊盘21之外的情况下，PMOS晶体管55的栅极节点连接到内部电源电压VBB和内部电源电压VPP其中之一。具体来说，当PMOS晶体管55需要设置在关断状态(不导电状态)时，栅极节点连接到内部电源电压VPP；而当PMOS晶体管55需要设置在导通状态(导电状态)时，栅极节点连接到电源电压VBB。
通过如上所述的配置，在将高于由VPP发生器33产生的升高电压VPP的电压从外部源提供给焊盘21时，PMOS晶体管55的栅极节点设定为焊盘21的电位。因此，PMOS晶体管55的栅极电位与源极电位相同，由此防止PMOS晶体管55变为导电的。
此外，当PMOS晶体管55需要设置在导电状态时，背栅节点连接到焊盘21；而当PMOS晶体管55需要设置在不导电状态时，背栅节点连接到内部升高电压VPP。通过这样配置，在将焊盘21设定为内部电源电压VREF同时将PMOS晶体管55设置在导电状态时，背栅节点设定为与焊盘21相同的电位，即设定为与内部电源电压VREF相同的电位。因此，即使在将PMOS晶体管55的源极和漏极节点设定为中点电位VREF时，背栅-源极电压Vbs仍为0V，从而不会由于反向偏置效应而引起阈值电压(Vth)升高。在这种情况下，栅极-源极电压Vgs大约为-1.5V，从而将PMOS晶体管55适当地设定为导通状态(导电状态)。
图11为示出焊盘开关22的详细电路结构实例的示意图。图11所示的电路包括PMOS晶体管55、NAND门61、反相器62、反相器63、NMOS晶体管64以及PMOS晶体管65至69。
在图11所示的电路中，从图6所示的测试电路24提供测试信号tes和dpv。测试电路24根据通过对外部源提供的测试指令进行解码获得的解码结果来设定测试信号tes和dpv，由此将NMOS晶体管35的栅极节点和背栅节点分别连接到适当的电位。这些测试信号是根据图9所示的图表而设定的。也就是说，响应于测试信号tes的高/低状态来选择PMOS晶体管55的导电/不导电状态，并且响应于测试信号dpv的高/低状态来选择提供与用于芯片中的电源电压相比超过的电压的状态、或者不提供上述超过的电压的状态。
在将PMOS晶体管55设置在导通状态(即，导电状态)时，测试信号tes和dpv分别设定为高和低。由于将NMOS晶体管64设置在导通状态，因此PMOS晶体管55的栅极节点设定为VBB。此外，由于将PMOS晶体管69设置在导通状态，因此PMOS晶体管55的背栅节点连接到焊盘21。
在将PMOS晶体管55设置在关断状态(即，不导电状态)时，测试信号tes和dpv都设定为低。由于将PMOS晶体管65和66设置在导通状态，因此PMOS晶体管55的栅极节点设定为VPP。此外，由于将PMOS晶体管68设置在导通状态，因此PMOS晶体管55连接到VPP。
在将高于VPP的正电压提供给焊盘21时，测试信号tes和dpv分别设定为低和高。由于将PMOS晶体管67设置在导通状态，因此PMOS晶体管55的栅极节点连接到焊盘21。此外，由于将PMOS晶体管68设置在导通状态，因此PMOS晶体管55的背栅节点连接到VPP。
通过这种方式，在将超过内部使用电源电压的电压从外部源提供给焊盘21时，PMOS晶体管55的栅极节点连接到焊盘21。此外，在除了将超过内部使用电源电压的电压提供给焊盘21之外的情况下，在将PMOS晶体管55设置在关断状态(不导电状态)时，栅极节点连接到内部电源电压VPP；而在将PMOS晶体管55设置在导通状态(导电状态)时，栅极节点连接到内部电源电压VBB。此外，在PMOS晶体管55需要设置在导电状态时，背栅节点连接到焊盘21；而在PMOS晶体管55需要设置在不导电状态时，背栅节点连接到内部升高电压VPP。
图12为焊盘开关22的另一结构实例的示意图。如图12所示，焊盘开关12包括NMOS开关电路71和PMOS开关电路72。
NMOS开关电路71为图8所示的电路，而PMOS开关电路72为图11所示的电路。焊盘开关22可以仅由图8所示的NMOS开关电路71构成，也可以仅由图11所示的PMOS开关电路72构成。或者，焊盘开关22可以由如图12所示的并联连接的NMOS开关电路71和PMOS开关电路72构成。通过以图示方式并联连接在焊盘21与内部电源线之间的NMOS开关电路71和PMOS开关电路72，NMOS开关电路71的NMOS晶体管35和PMOS开关电路72的PMOS晶体管55并联连接，从而形成CMOS开关。
通过如在此所述的焊盘开关22的配置，即使在低于(即超过)内部使用负电压VBB的电压从外部源提供给焊盘21时，响应于dpv1的高状态，NMOS开关电路71的NMOS晶体管35的栅极节点仍设定为焊盘21的电位。此外，即使在高于(即超过)内部使用电源电压VPP的电压从外部源提供给焊盘21时，响应于dpv2的高状态，PMOS开关电路72的PMOS晶体管55的栅极节点仍设定为焊盘21的电位。因此，无论在什么情况下，栅极电位都变为与源极电位相同，由此防止NMOS晶体管35或PMOS晶体管55变为导电的。
当测试信号设定为高、从而NMOS开关电路71的NMOS晶体管35和PMOS开关电路72的PMOS晶体管55变为导电的而将焊盘21设定为内部电源电压VREF时，背栅节点设定为与焊盘21相同的电位，即设定为与内部电源电压VREF相同的电位。因此，在这种情况下背栅-源极电压Vbs为0V，由此防止由反向偏置效应引起的阈值电压(Vth)升高。从而，将NMOS晶体管35和PMOS晶体管55适当地设定在导通状态(即，导电状态)。
结合使用焊盘22的实例给出以上描述。电连接在焊盘21与内部电源电压VBB之间的焊盘开关23可以通过相同的方式配置。但是应注意，如果不需要导通中点电位(例如VREF)，则根据本发明对背栅节点的电压控制不是必需的。在这种情况下，可以进行如下设置：将背栅节点设定为固定电位，所述固定电位是最低输出电压(在NMOS的情况下)或者最高输出电压(在PMOS的情况下)，如同在现有技术的配置中；并且仅针对栅极节点进行根据本发明的电压控制。此外，如果无论怎样都不可能有超过内部使用电源电压的电压提供给将焊盘21电连接到内部电源电压VREF的焊盘开关22，则根据本发明对栅极节点的电压控制不是必需的。在这种情况下，仅针对背栅节点进行根据本发明的电压控制，并且栅极节点配置为可设定在内部电压的高或低，如同在现有技术的配置中。
此外，本发明不限于这些实施例，在不脱离本发明范围的情况下，可进行各种变化和修改。

Claims (8)

1.一种半导体器件，包括：
焊盘；
内部电源线；
焊盘开关，包括一MOS晶体管，所述焊盘开关利用所述MOS晶体管的源极-漏极沟道提供所述内部电源线与所述焊盘之间的电连接；以及
控制电路，配置为控制所述MOS晶体管的栅极节点和背栅节点至少其中之一的电连接，
其中，所述控制电路配置为使所述栅极节点和所述背栅节点至少其中之一能够电连接到所述焊盘。
2.根据权利要求1所述的半导体器件，其中，所述控制电路配置为：在第一状态下将所述栅极节点电连接到所述焊盘；在第二状态下将所述栅极节点电连接到第一电位，并且在所述栅极节点与所述焊盘之间没有电连接；以及在第三状态下将所述栅极节点电连接到不同于所述第一电位的第二电位，并且在所述栅极节点与所述焊盘之间没有电连接。
3.根据权利要求1所述的半导体器件，其中，所述控制电路配置为：在第一状态下将所述背栅节点电连接到所述焊盘；以及在第二状态下将所述背栅节点电连接到预定电位，并且在所述背栅节点与所述焊盘之间没有电连接。
4.根据权利要求1所述的半导体器件，其中，所述MOS晶体管为NMOS晶体管或PMOS晶体管。
5.根据权利要求1所述的半导体器件，还包括与所述MOS晶体管并联连接在所述内部电源线与所述焊盘之间的另一MOS晶体管，其中所述MOS晶体管和所述另一MOS晶体管其中之一为NMOS晶体管，另一个为PMOS晶体管。
6.根据权利要求1所述的半导体器件，还包括解码电路，配置为对外部源提供的指令进行解码并响应于所述指令的解码值控制所述控制电路。
7.根据权利要求6所述的半导体器件，其中，所述解码电路为测试电路，所述测试电路配置为对外部源提供的指令进行解码，并响应于所述指令的解码值产生用于控制所述半导体器件的测试操作的测试信号。
8.根据权利要求1所述的半导体器件，还包括：
另一内部电源线；以及
另一焊盘开关，包括一MOS晶体管，所述另一焊盘开关利用所述MOS晶体管的源极-漏极沟道提供所述另一内部电源线与所述焊盘之间的电连接。
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