CN1280386A - 进行存储器件的缺陷泄漏筛选试验的装置和方法 - Google Patents
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Abstract
一种进行存储器件的缺陷泄漏筛选测试的方法包括步骤:通过在测试的读取操作期间改变存储器件的p阱电压表征由漏电流、结漏电流、或亚阈值漏电流造成的特定单个位失效;用测试码初始程序装入(IPL)改变p阱电压。此外,附加的逻辑提供在存储IC上以译码IPL逻辑信号;为了进行p阱改变测试,存储器件提供有:IPL译码逻辑;参考电压发生器;IPL参考电压多路转换器;p阱电压反馈电路;以及差分放大器电路。
Description
本发明涉及半导体器件，具体涉及如动态随机存取存储器件(DRAM)等的动态存储器件。
每个DRAM的测试流程的最后为老化组件应力测试和最终的组件测试。这些测试的目的是筛选出所有由于封装和老化造成的应力诱发的单元失效。这些测试对如DRAM单元等存储单元进行关键的筛选和表征(characterization)，这有助于鉴别在组件级与失效有关的保持时间。通过漏电流确定保持时间，漏电流具有将单元的高电压或“1”电平放电到使它不能读“1”操作的较低电压的作用。如半导体物理学中预计的，漏电流通常发生在DRAM单元中，但为对应于几秒保持时间的相当低的值。目前测试并保证的DRAM的保持时间通常为128毫秒。所述大大缩短的保持时间为高于正常值的漏电流提供了余量，允许标准值和几秒的通常时间之间的保持时间。这些单元被认为很薄弱，存在可靠性问题。需要设计一些测试方法，能鉴别和监测这些引入应力后变差的单元。通过信号余量测试可以完成这些单元的鉴别。
信号余量测试的目的是在芯片上鉴别出比芯片上的所有其它单元薄弱的单元。这些较薄弱的单元通常由缺陷造成。虽然初始制造之后薄弱的单元在通常的操作条件下能正常地运行，但随着时间或应力会退化，在组件装配之后或老化应力测试之后、或在用户的应用中会失效。
然而，电流测试方法通常要求几种彻底和深入的分析，以便查明准确的失效机理。随着技术的进步，存储器件的存储单元的数量增加，所以需要更多的时间测试存储器，以检测出缺陷的位，之后，表征这些缺陷机理的特性。然后在物理故障分析(PFA)期间分析缺陷的组件，以查明失效机理和任何的根本原因。然而，PFA为很彻底但很花费时间的过程。通过向PFA分析员提供有关预期的失效机理和故障类别的详细数据，可以较大程度地提高生产率。
表征与保持有关的失效的常规方法包括在整个存储器阵列上运行一组测试图形，并改变刷新周期时间。器件中的任何漏电流都会减少存储单元中的电荷，因此减少了保持时间。图1示出了具有p阱12的n多晶硅存储单元10、NFET阵列器件14和字线(WL)16的剖面图。存储单元的n多晶硅10的接触区域和板形电压区18形成单元电容器。p阱电压保持在负电位，形成阵列器件的负偏压。有一个借助p阱接触26的电连接。通常，可以产生两个漏电流20，结漏电流，Ijct，和亚阈值漏电流22，Isub。结漏电流形成在单元的p阱12的pn结和n扩散区14之间。亚阈值漏电流表示当阵列截止时，即字线16的电位为零伏时，位线24和单元之间的电流。反向偏压(p阱电压)中的任何变化将影响以上介绍的两种漏电流。
由此，相对于目前低效率地改变器件的刷新周期时间的现有技术，表征与保持有关的单个位失效的能力仍是一个挑战。
在1995年11月21日和1996年8月6日颁布的M．Thomann的U．S．专利No．5，469，393和5，544，108中教导了通过测试码激活特定的测试条件。第一测试条件将共享的读出放大阵列未选择一半的位线连接到选择一半的位线，产生双倍的线电容和因此一半的‘读’信号电平。第二个方法是通过调节能相对于位线读参考电压电平降低逻辑电平“1”或升高单元中逻辑电平“0”节点电压的单元电容器极板的电压减少‘读’余量。第三个方法教导了借助测试模式开关连接到外部电容的较高位线电容或通过相同的开关连接到外部读参考电压。类似的方法公开在1994年8月16日颁布的Taguchi的U．S．专利No．5，339，273中。
这些信号余量测试方法可以鉴别读输出电荷比其它的单元弱的单元。较弱的读输出电荷是由单元内几种可能的缺陷或异常造成的，例如高结漏电流、高亚阈值漏电流、寄生泄漏路径、低单元电容和高连接电阻。在现有技术的测试方法中仍然很难确定是哪一种缺陷造成的失效。
鉴于现有技术中的问题和缺陷，因此本发明的一个目的是提供一种表征由漏电流、结漏电流、或亚阈值漏电流造成的特定单个位失效、单元保持时间失效特性的测试装置和方法。
本发明的另一目的是提供一种进行能辨别封装的存储器件的不同失效机理的封装级筛选测试的测试装置和方法。
本发明的还一目的是提供一种缩短测试存储器件中与保持有关的单元失效的测试时间的测试装置和方法。
从以下说明中本发明的其它目的将很显然。
在本发明中可以获得对本领域中的技术人员很显然的以上和其它目的和优点，第一方面，本发明致力于一种用于调节半导体存储器件的p阱电压的缺陷泄露筛选测试装置包括：用于提供初始程序装入逻辑信号的测试器；具有逻辑电路的半导体存储器件，该半导体存储器件包括初始程序装入译码逻辑电路，具有译码输入信号和译码输出信号，用于译码初始程序装入逻辑信号；参考电压发生器电路；初始程序装入参考电压多路转换电路；p阱电压反馈电路；以及，差分放大电路。
初始程序装入译码逻辑电路包括：多个NAND门；以及多个反相器门；其中译码输入信号的逻辑组合用于激活译码输出信号的不同逻辑输出。
参考电压发生器电路包括：分压器网络，用于参考地电压信号，减少内部电压信号和周边电路电压；以及，与分压器网络串联的晶体管。分压器网络包括多个串联电连接的电阻。
初始程序装入参考电压多路转换电路包括第一级和第二级，其中多路转换电路用于选择多个由参考电压发生器产生的电压信号，并将选择的信号输出到差分放大电路。
p阱电压反馈电路包括分压器，具有一个分压器输出信号，分压器连接到内部电压信号和p阱电压信号，由此分压器输出信号用做到差分放大电路的输入。
差分放大电路，具有多于一个的差分放大输入信号，和至少一个差分放大输出信号，用于接收来自初始程序装入参考电压多路转换电路的参考电压信号作为多个差分放大输入信号中的一个，以及接收来自p阱电压反馈电路的电压信号作为多个差分放大输入信号中的第二个，用于将参考电压信号与p阱电压反馈信号进行比较，并用于通过差分放大输出信号控制p阱电压泵的激活。
第二方面，本发明致力于一种用于调节p阱电压的装置包括：译码电逻辑信号的装置；根据译码逻辑信号产生参考电压信号的装置；多路转换参考电压信号的装置；提供p阱电压信号的装置；将p阱电压信号与参考电压信号进行比较的装置；以及，根据比较产生输出信号的装置。
第三方面，本发明致力于一种检测具有多个存储单元和p阱电压的集成电路存储器件的与单元保持时间有关的失效的泄漏原因的测试方法，包括：
a)提供带有能够译码初始程序装入指令的逻辑电路的集成电路存储器件；
b)在读取存储单元期间改变每个存储单元的p阱电压；
c)确定为每个存储单元可变p阱电压的函数的保持时间的通过／失效标准；
d)将存储单元的失效归为不同类型的漏电流；
e)通过初始程序装入命令将控制信号发送到存储器件的逻辑电路；以及
f)监控和改变存储器件的p阱电压。
监控和改变存储器件的p阱电压的步骤(f)还包括：1)将p阱电压反馈到具有至少两个比较器输入和至少一个比较器输出的比较器电路；2)在正常的IC芯片的操作期间，将p阱电压与参考电压比较；以及3)在比较器输出的基础上激活电压泵电路以改变p阱电压。
第四方面，本发明致力于一种具有多个存储单元和预定p阱电压的集成电路存储器件与保持时间有关的失效的测试方法，包括：a)用逻辑位写到多个存储单元的每一个；b)读取逻辑位，在读取操作期间改变p阱电压，以测量至少两个不同的漏电流；以及c)在至少两个不同的漏电流测量的基础上产生位失效图，以检测具有保持时间问题的存储单元。
本发明的特征是新颖的，本发明的基本特性详尽地陈述在附带的权利要求书中。附图仅为说明的目的，没有按比例画出。然而，结合附图参考以下详细的说明可以更好地理解本发明的构成和操作方法。
图1为带p阱和NFET阵列器件的存储单元的剖面图。
图2为通过IPL改变p阱电压的电路的功能框图。
图3为所述缺陷泄漏筛选测试装置(Vbb调节系统)的示意图。
图4为确定存储器件的位失效图的流程图。
图5为通过改变p阱电压检测单个单元失效的测试流程的流程图。
图6为以分立的时间间隔改变p阱电压的时间线。
图7示出了以图6的分立时间间隔测试方法步骤的流程图。
在本发明的优选实施例的介绍中，这里参考图2—7，其中类似的数字代表本发明的类似结构。在图中本发明结构不需要按比例画出。
引入缺陷泄漏筛选测试装置以省却或减少如DRAM单元等的存储器件的失效分析过程中的步骤，或在整个过程中不需要物理失效分析(PFA)。引入的测试方法目标是表征由漏电流、结漏电流、或亚阈值漏电流造成的特定单个位失效。重要的是，所述测试方法适用于封装级。该测试方法使用了一种能够改变单元转移器件的反偏压或p阱电压(Vbb)的初始程序装入的测试模式。改变Vbb的能力可以鉴别使单元在保持时间内变弱或失效的泄漏类型。通过在保持时间的适当测试图形期间施加较低的(或更负的)Vbb值确定作为失效的原因结漏电流Ijct的迹象。比正常的操作条件更负的Vbb升高了转移器件的阈值，降低了它的亚阈值电流Isub，同时增加了pn结反偏，提高了结漏电流Ijct。用使器件OFF状态最大化的测试图形，更正的Vbb降低了阈值电压，单元漏电流主要为亚阈值电流Isub。
首先，通常通过运行什穆(Shmoo)测试图形产生什穆图确定为每个单个单元的p阱电压(Vbb)的函数的保持时间的通过／失效标准。通过递增地改变系统的各参数，什穆测试监视测试时系统输出的一组图形。通过典型的什穆图获得与单个位故障的不同根本原因的每一个有关的信息。因此，测试方法中的所述第一步骤有助于在将单个位失效归为不同的种类，并区分不明原因的不同类型的泄漏机理和失效之间的差别。
所述测试方法的关键是用测试码初始程序装入(IPL)在组件级改变p阱电压，Vbb。这可以通过在可以由测试设备的IPL码激活的集成电路芯片上进行附加的逻辑完成。
图2以方框图的形式示出了使用可变的Vbb通过调节测试器的IPL信号30改变p阱电压的电子装置。
p阱电压改变系统的主要功能如下：监测节点32的Vbb电压或具有电压Vbb—net的NET(画为电容器Cvbb，34)的(p阱)电压，并通过分阻器R1，38反馈到比较器36(COM1)。在正常的芯片操作期间，R1的输出电压，即反馈电压40，Vbb—fb与参考电压42，Vref比较，如果Vbb电压的电平相对于Vref42的电压降低，那么Vbb电压泵44，P1激活，由此保持了需要的Vbb电压电平。
通过相对于比较器COM1 36改变参考电压Vref42，可以将Vbb电压32调节到不同的电平。这可在两种条件下调节要激活的Vbb电压32：
a)通过用Vbb泵44向Vbb—net34充电，从—1V调节到其它的较低电压电平，例如，—1．5V，或者
b)通过用漏电流将Vbb—net34放电，从—1V调节到其它较高电压电平，例如，0V。
然而，在两种情况中，必须考虑达到最终电压电平需要的时间常数。
根据内部测试码信号30，将一组不同的参考电压提供到比较器输入，完成测试码的设计实施。在IPL—DEC IM1电路46中译码测试码信号，然后适当的参考电压多路转换到比较器36的输入。图2示出了三个不同的参考电压源：
a)总的参考电压48，VREF，为p阱电压电平设置缺省值；
b)分阻器50根据译码的测试信号产生不同的参考电压电平，REF1和REF2(分别为52和54)；或者
c)借助例如G—pin(Ref—g—pin)56提供的测试码控制的参考电压。
图3为所述Vbb调节装置实施例的示意图。所述调节装置可以区分为五个功能部分：1)IPL译码逻辑60；2)参考电压发生器70；3)IPL参考多路转换器80；4)Vbb反馈电路90；以及5)差分放大电路100。
IPL译码逻辑
IPL译码逻辑60由七个NAND3门62，以及三个反相器门(INV)64组成。译码通常描绘为TM<1∶3>的三个IPL输入信号TM1、TM2和TM3，由此激活七个输出信号VRMX<0∶6>中的一个。表Ⅰ标识出了IPL译码逻辑。
表Ⅰ：IPL译码逻辑
| TM1 | TM2 | TM3 | VRMX(#) |
| 0 | 0 | 0 | Vrefdc |
| 0 | 0 | 1 | 0 |
| 0 | 1 | 0 | 1 |
| 0 | 1 | 1 | 2 |
| 1 | 0 | 0 | 3 |
| 1 | 0 | 1 | 4 |
| 1 | 1 | 0 | 5 |
| 1 | 1 | 1 | 6 |
译码信号，VRMX(#)66控制参考电压多路转换器块。如果激活IPL信号TM1、TM2、或TM3、或TMGVbbR中的一个，那么信号TMRVbb68将变为逻辑高，在参考电压多路转换器内接通参考电压发生器并转换第二多路转换级。通过NOR门69逻辑分析信号TM<1∶3>和TMGVbbR，并将输入提供到NAND门67。
参考电压发生器
用串联连接的八个电阻(R0—R6)和RVint进行参考电压发生器功能70。电阻作为内部电压电平(Vint)72、周边电路的内部电压以及Vss或地电压(GND)之间的分压器网络。此外与电阻串联的是NFET MOS晶体管74，它的源连接到Vss，漏76连接到串联的电阻器R0。通过TMRVbb68控制该晶体管的栅极，当信号TMRVbb68等于逻辑“1”电压电平时，接通穿过电阻的电流路径，或当信号TMRVbb等于逻辑“0”电压电平时，关断电流路径。根据分压器公式计算产生的电压电平U#(U0—U6)：
U#=(R#／R总)*U总
其中，
U总=Vint—GND，以伏为单位
R总=R0+R1+…RVint，以欧姆为单位
R#=U#和GND之间的电阻值，以欧姆为单位。
IPL参考电压多路转换器
用两级完成由电压发生器到比较器(COM1)36不同电压电平的多路转换。第一级为2∶1多路转换器81，具有两个反相器Iinv182a，Iinv282b和两个穿通门Ipg183和Ipg284。如果IPL没有激活，那么总参考电压VREF48多路转换到COM1 36。第二级82为8∶1多路转换器，取决于译码IPL信号VRMX#或在IPL译码逻辑块60中产生的IPL信号TMGVbbR。如果激活一个或多个IPL信号TM1、TM2、TM3或IPL信号TMGVbbR，那么电压U<0∶6>或TMVbbR85多路转换到第二级到节点U#TMVbbR86并穿过第一级81到为差分放大器COM1 36输入的节点Vref42。参考电压TMVbbR85不是在集成电路芯片的内部产生，而是通过G—PIN外部地产生。
Vbb反馈电路
检测Vbb电压电平并通过内部电压Vint72和Vbb电压32之间作为分压器90的两个电阻反馈。信号Vbb—fb40连接在两个电阻RVint96和R Vbb98之间，并电连接到差分运算放大器COM1 36的输入。
差分运算放大电路
具有比较器COM1 36的差分运算放大电路100比较参考电压Vref42和Vbb反馈电压，Vbb—fb40，并通过比较器输出信号PumpOnOff102控制Vbb泵44的激活。如果参考电压Vref42高于反馈电压，Vbb—fb40，那么输出信号PumpOnOff102为低(逻辑电平0)，意味着泵为OFF。相反，如果参考电压电平低于反馈电压，那么输出信号PumpOnOff为高(逻辑电平1)，泵为ON态。在图3中，信号VCMN104为共模参考电压，信号BiasSW106表示来自转换器用于激活差分放大器的信号。
应用本发明通过改变p阱电压检测与保持有关的失效的优点显示在多读取脉动位(MRRB)测试流程的一个例子中。MRRB测试用于检测由单元的保持时间问题造成的单个单元的失效。因此，写入整个存储器之后，重复高达六十四次读取每个位(单个单元)。在整个测试期间板电压(p阱电压)Vbb固定在不变的电压电平Vnom。Vnom为芯片操作期间标准的Vbb电压电平。测试结果为示出了失效单元的BIT失效图。用该方法检测失效的测试时间相当长。
通常，参考图4，测试电压Vbb设置为Vnom，200。然后读取单个单元#0，202，重复六十四次，203。接下来，读取单个单元#1，204，重复六十四次，205。所述操作连续地进行直到读取单个单元#64，206，重复六十四次，207。然后由在前的READ步骤确定BIT图的单个单元的失效。
在READ操作期间改变Vbb电压电平的方法可以检测有保持时间问题的存储器单元，所述保持时间问题由相当短的测试时间中亚阈值泄漏或结泄漏造成。然而主要的测试功能与常规方法中的相同，对每个单个单元的读取由六十四减少到四。
图5示出了本方法的测试流程。采用两种路径，一个为p阱电压为逻辑高(VH)，300，另一个为逻辑低(VL)，400。在两种情况中，单个单元#0—#64M读取，301、302、401和402，仅重复READ四次，而不是六十四次。由此，通过实施所述新技术可以减少测试时间(效率)。
根据失效机理(亚阈值或结泄漏)，然后施加更高的VH(更正)或更低的VL(更负)的Vbb电压电平。通过经验数据和根据什穆测试图形定义新的电压电平VH，VL。
通过将Vbb电平增加到较高的值，亚阈值漏电流将增加，而通过将Vbb降低到较低的电平，结泄漏将为失效的原因。根据经验数据，VH和VL Vbb电平可用于为两个不同的漏电流设置保护带。
图6示出了分别用于VH和VL测试流程为时间间隔1H—4H和1L—4L的函数的Vbb电压。图6的电压与时间曲线的对应测试流程图显示在图7中。根据包含在这些图中的信息，可以进行两个测试方法的计时要求的计算，如以下的表Ⅱ所示。
表Ⅱ：每64M芯片的测试时间要求的计算
| 时间步骤 | 改进的测试方法 | 常规的测试方法 |
| 1．进入IPL | 时间要求包括在时间步骤2中 | 不需要 |
| 2H放电Vbb2L充电Vbb—net | C=100nF；V=1V，I=1μAt=100到150msC=100nF；V=1VI=1mA；t=0．1ms | 不需要 |
| 3．MRRB测试时间trc=110ns | #reads=4x16：(110ns*4)*64M／16=30sx8：(110ns*4)*64M／8=60sx4：(110ns*4)*64M／16=120s | #reads=4x16：120sx8：240sx4：480s |
| 4H充电4L放电 | C=100nF；V=1V，I=1mA；t=0．1msC=100nF；V=1V，I=1μAt=100到150ms | 不需要 |
如测试流程图中所示，图6，用定义的进入顺序激活初始程序装入(IPL)模式或测试模式。
显示在表Ⅱ中READOUT时间的计算取决于I／O构成(x16、x8、或x4)、读取的数量、以及周期时间trc。
参考用于时间段1到4(图6中的1H—4H和1L—4L)的图6和7，进行四个分立的步骤：
1．用定义的进入顺序激活IPL模式或测试模式。p阱电压(Vbb)设置为标准电压电平(t=1H，1L)。
2．根据激活的测试模式，用约1μA的放电电流，通过反馈路径(t=2H)的分阻器电路，将Vbb—net放电到VH，或者用约1mA的充电电流激活Vbb泵将Vbb—net充电(t=2L)到VL；需要的时间显示在表Ⅱ中。
3．一旦达到电压电平VH或VL，进行MRRB测试。(t=3H或3L)
4．然后退出测试模式，允许在表Ⅱ中所示的适当时间内电压达到缺省或标准值。
计时要求计算显示进行该方法的结果测试方法的测试时间显著减少，主要取决于每单元的读取数量。p阱Vbb—net电压的充电和放电要求测试时间比MRRB测试自身少得多。
用p阱中的NFET阵列器件的技术进行本发明，然而，这里介绍的方法和装置的实施也适用于具有PFET阵列器件的n阱。这种实施要求不同的电压电平，但可变的反偏压的原理保持一致和不变。
虽然存储器件的单个位失效的分类基于改变p阱结，但本发明提供了一种便于表征由漏电流、结电流、或阈值漏电流造成的单个位失效的测试装置和方法。它可使测试操作者辨别封装的存储器件的不同的失效机理之间的差异，由此缩短与保持时间有关的失效的测试时间。
虽然结合特定的优选实施例具体地介绍了本发明，但显然根据以上的介绍需要替换、修改和变化对本领域的技术人员来说很显然。因此附带的权利要求书将包含落入本发明的实际范围和精神内任何替换、修改和变化。
现已介绍了本发明，本发明要求的是：
Claims (35)
1．一种缺陷泄露筛选测试装置，用于调节半导体存储器件的p阱电压，包括：
用于提供初始程序装入逻辑信号的测试器；
具有逻辑电路的半导体存储器件，该半导体存储器件包括：
初始程序装入译码逻辑电路，用于译码输入信号和译码输出信号，译码所述初始程序装入逻辑信号；
参考电压发生器电路；
初始程序装入参考电压多路转换电路；
p阱电压反馈电路；以及
差分放大电路。
2．根据权利要求1的装置，其中所述初始程序装入译码逻辑电路包括：
多个NAND门；以及
多个反相器门；其中
所述译码输入信号的逻辑组合用于激活所述译码输出信号的不同逻辑输出。
3．根据权利要求2的装置，其中所述译码输出信号控制所述参考电压发生器电路的参考电压。
4．根据权利要求2的装置，其中通过至少一个NOR门和至少一个NAND门电分析所述译码输入信号，所述至少一个NOR门提供到所述至少一个NAND门的输入。
5．根据权利要求1的装置，其中所述参考电压发生器电路包括：
分压器网络，用于相对于地电压信号，减少内部电压信号和周边电路电压；以及
与所述分压器网络串联的晶体管。
6．根据权利要求5的装置，其中所述晶体管还包括源极、栅极和漏极；所述源极电连接到所述地电压，所述漏极电连接到所述分压网络，通过所述译码逻辑电路的输出信号控制所述栅极。
7．根据权利要求5的装置，其中所述分压网络包括多个电串联连接的多个电阻。
8．根据权利要求6的装置，其中当所述译码逻辑输出信号为逻辑HIGH电压电平时，所述栅极通过所述分压网络激活电流路径，当所述译码逻辑输出信号为逻辑LOW电压电平时，所述栅极通过所述分压网络关断所述电流路径。
9．根据权利要求5的装置，其中由所述分压网络产生的多个电压信号为到所述参考电压多路转换电路的输入信号。
10．根据权利要求1的装置，其中所述初始程序装入参考电压多路转换电路包括第一级和第二级，其中所述多路转换电路用于选择多个由所述参考电压发生器产生的电压信号，并将选择的信号输出到所述差分放大电路。
11．根据权利要求10的装置，其中所述第一级包括两个反相器和两个穿通门，由此所述反相器和穿通门形成2∶1多路转换器。
12．根据权利要求10的装置，其中所述第二级包括多个反相器和多个穿通门。
13．根据权利要求12的装置，其中所述第二级包括八个反相器和八个穿通门，由此所述第二级形成8∶1多路转换器。
14．根据权利要求1的装置，其中所述p阱电压反馈电路包括分压器，具有一个分压器输出信号，所述分压器连接到内部电压信号和p阱电压信号，由此所述分压器输出信号用作到所述差分放大电路的输入。
15．根据权利要求14的装置，其中所述分压器包括两个串联的电阻。
16．根据权利要求1的装置，其中所述差分放大电路，具有多于一个的差分放大输入信号，和至少一个差分放大输出信号，用于接收来自所述初始程序装入参考电压多路转换电路的参考电压信号作为所述多个差分放大输入信号中的一个，以及接收来自p阱电压反馈电路的电压信号作为所述多个差分放大输入信号中的第二个，所述差分放大电路用于将所述参考电压信号与p阱电压反馈信号进行比较，并用于通过差分放大输出信号控制p阱电压泵的激活。
17．根据权利要求16的装置，其中所述p阱电压泵的控制包括当参考电压信号的电平高于p阱电压反馈信号的电平时，所述差分放大输出信号的第一逻辑电压电平，当参考电压信号低于p阱电压反馈信号的电平时，与所述第一逻辑电压电平不同的所述差分放大输出信号的第二逻辑电压电平。
18．一种调节p阱电压的装置，包括：
译码电逻辑信号的装置；
根据译码逻辑信号产生参考电压信号的装置；
多路转换所述参考电压信号的装置；
提供p阱电压信号的装置；
将所述p阱电压信号与所述参考电压信号进行比较的装置；以及
根据比较产生输出信号的装置。
19．一种封装级泄漏表征装置，用于存储单元反偏电压的测试码调节，包括：
初始程序装入译码逻辑电路，用于译码输入信号和译码输出信号，其中所述译码输入信号的逻辑组合用于激活所述译码输出信号的不同逻辑输出；
参考电压发生器电路，具有分压器网络，用于相对于地电压信号，减少内部电压信号和周边电路电压，以及与所述分压器网络串联的晶体管；
初始程序装入参考电压多路转换电路，具有第一级和第二级，其中所述多路转换电路用于选择多个由所述参考电压发生器产生的电压信号，并将选择的信号输出到差分放大电路；
包括一个反偏分压器的反偏电压反馈电路，具有一个分压器输出信号，所述分压器连接到参考电压信号和反偏电压信号，由此所述分压器输出信号用做到所述差分放大电路的输入；以及
所述差分放大电路，具有两个差分放大输入信号，和一个差分放大输出信号，所述差分放大输入用于接收来自所述初始程序装入参考电压多路转换电路的参考电压信号，以及接收来自所述反偏电压反馈电路的电压信号，用于将参考电压信号与反偏电压反馈信号进行比较，并用于通过所述差分放大输出信号控制反偏电压泵的激活。
20．根据权利要求19的装置，其中所述初始程序装入译码逻辑电路还包括多个NAND门，和多个反相器门。
21．根据权利要求19的装置，其中所述分压器网络包括多个串联连接的电阻。
22．根据权利要求19的装置，其中所述第一级包括两个反相器和两个穿通门，由此所述反相器和穿通门形成2∶1多路转换器，所述第二级包括多个反相器和多个穿通门，由此所述第二级反相器和穿通门形成8∶1多路转换器。
23．根据权利要求19的装置，其中所述反偏电压分压器网络包括两个串联的电阻。
24．根据权利要求19的装置，其中所述反偏电压泵的控制用于在所述参考电压信号的电平高于反偏电压反馈信号的电平时产生逻辑LOW电压电平，当所述参考电压信号低于所述反偏电压反馈信号的电平时，产生所述差分放大输出信号的逻辑HIGH电压电平。
25．根据权利要求24的装置，还包括用于激活所述差分放大器的反偏信号。
26．根据权利要求24的装置，其中所述差分放大器包括一个比较器集成电路芯片。
27．一种检测具有多个存储单元和p阱电压的集成电路存储器件的与单元保持时间有关的失效的泄漏原因的测试方法，包括：
a)提供带有能够译码初始程序装入指令的逻辑电路的所述集成电路存储器件；
b)在读取存储单元期间改变每个所述存储单元的所述p阱电压；
c)确定为每个所述存储单元的可变p阱电压的函数的保持时间的通过／失效标准；
d)将所述存储单元的失效归为不同类型的漏电流；
e)通过初始程序装入命令将控制信号发送到所述存储器件的逻辑电路；以及
f)监控和改变所述存储器件的所述p阱电压。
28．根据权利要求27的方法，其中监控和改变所述p阱电压的所述步骤(f)还包括：
1)将所述p阱电压反馈到具有至少两个比较器输入和至少一个比较器输出的比较器电路；
2)在正常的IC芯片的操作期间，将所述p阱电压与参考电压比较；以及
3)在所述比较器输出的基础上激活电压泵电路以改变所述p阱电压。
29．根据权利要求28的方法，其中比较所述p阱电压的所述步骤(2)还包括调节所述p阱电压，由此如果所述p阱电压电平相对于到所述比较器的参考电压输入降低，通过改变所述参考电压可以调节所述p阱电压。
30．根据权利要求28的方法，其中激活电压泵电路的所述步骤(3)还包括：
ⅰ)通过用所述电压泵充电所述p阱电压电路中的电容器，将所述p阱电压从—1伏改变到更低电压电平；以及
ⅱ)通过用漏电流在所述p阱电压电路中使电容器放电，将所述p阱电压从—1伏改变到更高电压电平。
31．根据权利要求27的方法，其中与单元保持时间有关失效的泄漏原因包括亚阈值漏电流和单元结泄漏。
32．一种具有多个存储单元和预定p阱电压的集成电路存储器件与保持时间有关的失效的测试方法，包括：
a)用逻辑位写到所述多个存储单元的每一个；
b)读取所述逻辑位，在读取操作期间改变所述p阱电压，以测量至少两个不同的漏电流；以及
c)在所述至少两个不同的漏电流测量的基础上产生位失效图，以检测与保持时间问题有关的所述存储单元。
33．根据权利要求32的方法，还包括：
d)改变p阱值设置保护带，用于所述两个不同漏电流测量。
34．根据权利要求32的方法，其中所述改变p阱电压包括将所述p阱电压设置为逻辑HIGH电压值和逻辑LOW电压值。
35．根据权利要求32的方法，其中读取所述逻辑位包括对每个位进行四次重复读取。
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Publications (2)
| Publication Number | Publication Date |
|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1855308B (zh) * | 2004-11-12 | 2010-05-05 | 旺宏电子股份有限公司 | 具有虚拟接地阵列之存储器及改良读取边际损失之方法 |
| CN102543206A (zh) * | 2010-12-30 | 2012-07-04 | 海力士半导体有限公司 | 半导体存储器件及其测试电路和测试操作方法 |
| CN107831391A (zh) * | 2017-11-28 | 2018-03-23 | 英特尔产品（成都）有限公司 | 一种用于老化测试的方法、装置和设备 |
| CN114187955A (zh) * | 2022-01-10 | 2022-03-15 | 长鑫存储技术有限公司 | 存储器阵列的测试方法、装置、设备及存储介质 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6119252A (en) * | 1998-02-10 | 2000-09-12 | Micron Technology | Integrated circuit test mode with externally forced reference voltage |
| US6651032B2 (en) * | 2001-03-15 | 2003-11-18 | Intel Corporation | Setting data retention thresholds in charge-based memory |
| KR100395771B1 (ko) * | 2001-06-16 | 2003-08-21 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법 |
| ATE391926T1 (de) * | 2003-02-20 | 2008-04-15 | Ibm | Testverfahren für integrierte schaltungen mit verwendung modifikation von well-spannungen |
| DE102004039831B4 (de) * | 2003-08-25 | 2016-05-12 | Infineon Technologies Ag | Multi-Chip-Package |
| US7003432B2 (en) * | 2003-12-30 | 2006-02-21 | Infineon Technologies Richmond Lp | Method of and system for analyzing cells of a memory device |
| US7222274B2 (en) * | 2004-02-25 | 2007-05-22 | International Business Machines Corporation | Testing and repair methodology for memories having redundancy |
| KR100761358B1 (ko) * | 2004-06-03 | 2007-09-27 | 주식회사 하이닉스반도체 | 반도체 기억 소자 및 그의 내부 전압 조절 방법 |
| DE102004047813A1 (de) * | 2004-09-29 | 2006-03-30 | Infineon Technologies Ag | Halbleiterbaustein mit einer Umlenkschaltung |
| US7501651B2 (en) * | 2004-11-30 | 2009-03-10 | Samsung Electronics Co., Ltd. | Test structure of semiconductor device |
| US7447964B2 (en) * | 2005-01-03 | 2008-11-04 | International Business Machines Corporation | Difference signal path test and characterization circuit |
| JP4824936B2 (ja) * | 2005-03-10 | 2011-11-30 | 株式会社日立製作所 | ダイナミック・ランダム・アクセス・メモリ装置の検査方法 |
| US7486098B2 (en) * | 2005-06-16 | 2009-02-03 | International Business Machines Corporation | Integrated circuit testing method using well bias modification |
| DE102005040882B4 (de) * | 2005-08-29 | 2007-04-26 | Infineon Technologies Ag | Verfahren zum Erfassen eines Leckstroms in einer Bitleitung eines Halbleiterspeichers |
| JP4996215B2 (ja) * | 2006-11-28 | 2012-08-08 | ルネサスエレクトロニクス株式会社 | 半導体装置のテスト方法 |
| US8169844B2 (en) * | 2009-06-30 | 2012-05-01 | Agere Systems Inc. | Memory built-in self-characterization |
| TWI469286B (zh) | 2012-11-28 | 2015-01-11 | Ind Tech Res Inst | 半導體裝置之矽穿孔修補電路 |
| CN105390497B (zh) * | 2015-11-05 | 2019-01-18 | 中国科学院微电子研究所 | 包括带电荷体侧墙的cmos器件及其制造方法 |
| KR102533377B1 (ko) | 2018-04-13 | 2023-05-18 | 삼성전자주식회사 | 로드 생성기를 포함하는 메모리 장치 및 그것을 동작시키는 방법 |
| KR20220085881A (ko) | 2020-12-15 | 2022-06-23 | 삼성전자주식회사 | 메모리 장치 |
| US11774517B2 (en) * | 2021-11-03 | 2023-10-03 | Nxp B. V. | Leakage and loading detector circuit |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3795859A (en) * | 1972-07-03 | 1974-03-05 | Ibm | Method and apparatus for determining the electrical characteristics of a memory cell having field effect transistors |
| US4595875A (en) * | 1983-12-22 | 1986-06-17 | Monolithic Memories, Incorporated | Short detector for PROMS |
| US4800332A (en) * | 1985-03-07 | 1989-01-24 | Texas Instruments Incorporated | Reconfigurable integrated circuit with enhanced testability of memory cell leakage |
| JPS6258500A (ja) * | 1985-09-09 | 1987-03-14 | Fujitsu Ltd | 半導体記憶装置の試験方法 |
| US4713815A (en) | 1986-03-12 | 1987-12-15 | International Business Machines Corp. | Automatic fault location system for electronic devices |
| US4835458A (en) * | 1987-11-09 | 1989-05-30 | Intel Corporation | Signature analysis technique for defect characterization of CMOS static RAM cell failures |
| US4841482A (en) * | 1988-02-17 | 1989-06-20 | Intel Corporation | Leakage verification for flash EPROM |
| US4860261A (en) * | 1988-02-17 | 1989-08-22 | Intel Corporation | Leakage verification for flash EPROM |
| US5025344A (en) * | 1988-11-30 | 1991-06-18 | Carnegie Mellon University | Built-in current testing of integrated circuits |
| US5155844A (en) | 1990-02-14 | 1992-10-13 | International Business Machines Corporation | Background memory test during system start up |
| US5117426A (en) * | 1990-03-26 | 1992-05-26 | Texas Instruments Incorporated | Circuit, device, and method to detect voltage leakage |
| US5274778A (en) * | 1990-06-01 | 1993-12-28 | National Semiconductor Corporation | EPROM register providing a full time static output signal |
| US5467300A (en) * | 1990-06-14 | 1995-11-14 | Creative Integrated Systems, Inc. | Grounded memory core for Roms, Eproms, and EEpproms having an address decoder, and sense amplifier |
| US5309446A (en) * | 1990-07-31 | 1994-05-03 | Texas Instruments Incorporated | Test validation method for a semiconductor memory device |
| JP3076606B2 (ja) | 1990-12-14 | 2000-08-14 | 富士通株式会社 | 半導体記憶装置およびその検査方法 |
| US5400343A (en) * | 1992-02-28 | 1995-03-21 | Intel Corporation | Apparatus and method for defective column detection for semiconductor memories |
| US5428621A (en) * | 1992-09-21 | 1995-06-27 | Sundisk Corporation | Latent defect handling in EEPROM devices |
| US5469393A (en) | 1993-09-15 | 1995-11-21 | Micron Semiconductor, Inc. | Circuit and method for decreasing the cell margin during a test mode |
| US5577051A (en) * | 1993-12-22 | 1996-11-19 | Sgs-Thomson Microelectronics, Inc. | Static memory long write test |
| JPH0896597A (ja) | 1994-09-21 | 1996-04-12 | Sumitomo Metal Ind Ltd | 半導体メモリ回路及びそのリーク電流の測定方法及び半導体基板の評価方法 |
| JPH0991993A (ja) * | 1995-09-19 | 1997-04-04 | Texas Instr Japan Ltd | 半導体記憶装置の試験方法 |
| KR100198617B1 (ko) * | 1995-12-27 | 1999-06-15 | 구본준 | 모오스 캐패시터의 누설전압감지회로 |
-
1999
- 1999-04-20 US US09/294,866 patent/US6330697B1/en not_active Expired - Fee Related
-
2000
- 2000-04-17 TW TW089107153A patent/TW472266B/zh not_active IP Right Cessation
- 2000-04-18 JP JP2000116854A patent/JP3540711B2/ja not_active Expired - Fee Related
- 2000-04-19 CN CNB00106844XA patent/CN1173392C/zh not_active Expired - Fee Related
- 2000-04-19 KR KR1020000020554A patent/KR100687991B1/ko active IP Right Grant
-
2001
- 2001-02-28 HK HK01101440A patent/HK1030485A1/xx not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1855308B (zh) * | 2004-11-12 | 2010-05-05 | 旺宏电子股份有限公司 | 具有虚拟接地阵列之存储器及改良读取边际损失之方法 |
| CN102543206A (zh) * | 2010-12-30 | 2012-07-04 | 海力士半导体有限公司 | 半导体存储器件及其测试电路和测试操作方法 |
| CN107831391A (zh) * | 2017-11-28 | 2018-03-23 | 英特尔产品（成都）有限公司 | 一种用于老化测试的方法、装置和设备 |
| CN107831391B (zh) * | 2017-11-28 | 2019-06-07 | 英特尔产品（成都）有限公司 | 一种用于老化测试的方法、装置和设备 |
| CN114187955A (zh) * | 2022-01-10 | 2022-03-15 | 长鑫存储技术有限公司 | 存储器阵列的测试方法、装置、设备及存储介质 |
| CN114187955B (zh) * | 2022-01-10 | 2023-09-05 | 长鑫存储技术有限公司 | 存储器阵列的测试方法、装置、设备及存储介质 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1173392C (zh) | 2004-10-27 |
| JP2000353397A (ja) | 2000-12-19 |
| TW472266B (en) | 2002-01-11 |
| US6330697B1 (en) | 2001-12-11 |
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| JP3540711B2 (ja) | 2004-07-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20041027 |