JP3540711B2 - メモリ・デバイス用の欠陥漏れスクリーン・テストを実行するための装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスに関し、より具体的には、ダイナミック・ランダム・アクセス・メモリ・デバイス（ＤＲＡＭ）などのダイナミック・メモリ・デバイスに関する。
【０００２】
【従来の技術】
すべてのダイナミック・ランダム・アクセス・メモリ用のテストフローの終わりには、バーンイン・モジュール・ストレス・テストと最終モジュール・テストが行われる。これらのテストの目的は、パッケージングおよびバーンインによるすべてのストレス誘導セル障害をふるい落とすことである。これらのテストでは、ＤＲＡＭセルなどのメモリ・セルについて厳密なスクリーニングおよび特徴付けを実行するが、これはモジュール・レベルで保持時間関連障害を識別する際に助けとなる。保持時間は、セルの高電圧または「１」レベルをその読取り「１」動作を失敗させるような低電圧まで放電させる効果を有する漏れ電流によって決まる。半導体物理学によって予測されるように、漏れ電流は、通常、ＤＲＡＭセル内で発生するが、数秒という保持時間に相当するほど十分低い値である。現在のＤＲＡＭは、通常、１２８ミリ秒の保持時間についてテストされ保証される。このようにテスト保持時間が非常に短いと、通常よりも高い漏れ電流を許容し、、仕様値と数秒という通常の時間との間の保持時間を許すことになる。このようなセルは弱いものと見なされ、潜在的に信頼性の問題になる。このようなセルを識別ならびに監視して、ストレス後の劣化があるかどうかを確認できるテスト方法を設計することが望ましい。このようなセルの識別は、信号限界テストによって実施される。
【０００３】
信号限界テストの目的は、チップ上の他のどのセルよりも弱いチップ上のセルを識別することである。このような弱いセルは通常、欠陥の結果である。弱いセルは初期製作後、典型的な動作条件下で通常通り機能することができるが、時間またはストレスにつれて劣化し、モジュール組立て後またはバーンイン・ストレス・テスト後あるいは顧客の応用例において後で作動不能になる可能性がある。
【０００４】
しかし、現行のテスト方法では、通常、正確な障害メカニズムを識別するために数通りの徹底的かつ詳細な分析を必要とする。技術が進歩するにつれて、１つのメモリ・デバイスのメモリ・セルの数が増加し、メモリをテストし、欠陥ビットを検出し、その後、その障害メカニズムを特徴付けるために必要な時間が長くなる。欠陥モジュールは、障害メカニズムと根本原因を識別するために物理障害分析（ＰＦＡ）中に分析される。しかし、ＰＦＡは、非常に徹底的であるが時間のかかるプロセスである。予想される障害メカニズムおよび障害分類に関するより詳細なデータをＰＦＡ分析者に提供することにより、重大な生産性の増強を達成することができる。
【０００５】
保持時間関連障害を特徴付けるための従来の方法としては、メモリ・アレイ全体で１組のテスト・パターンを操作することと、リフレッシュ・サイクル時間を変化させることを含む。デバイス内に何らかの漏れ電流があると、メモリ・セル内の電荷が低下し、このため、保持時間が短縮されることになる。図１は、ｐウェル１２と、ＮＦＥＴアレイ・デバイス１４と、ワード線（ＷＬ）１６とを備えたｎポリシリコン・メモリ・セル１０の断面図を示している。メモリ・セルのｎポリシリコン１０とプレート電圧領域１８との接触領域はセル・キャパシタを形成する。ｐウェル電圧は、負電位に保持され、アレイ・デバイスのバック・バイアスを形成する。これは、ｐウェル接点２６による電気接続を有する。通常、接合漏れ２０Ｉjctと閾値下（サブスレショルド）漏れ２２Ｉsubという２通りの漏れ電流を設定することができる。接合漏れは、ｐウェル１２のｐｎ接合とセルのｎ拡散１４との間に形成される。閾値下漏れは、アレイがオフになったとき、すなわち、ワード線１６の電位が０ボルトであるときのビット線２４とセルとの間の電流を表す。バック・バイアス電圧（ｐウェル電圧）が変化すると、この２通りの漏れ電流に影響することになる。
【０００６】
したがって、保持時間関連単一ビット障害を特徴付ける能力は、これまでデバイスのリフレッシュ・サイクル時間を非効率的に変化させることによって行われてきたが、依然として当技術分野の難題である。
【０００７】
あるテスト・コードによって活動化される特別なテスト条件は、それぞれ米国特許第５４６９３９３号および第５５４４１０８号に教示されている。第１のテスト条件では、共用センス・アンプ・アレイの選択していない半分のビット線を選択した半分のビット線に接続し、２倍のビット線キャパシタンスと、その結果、「読取り」信号レベルの半分を発生する。第２の方法では、ビット線読取り基準電圧レベルに対してセル内のノード電圧の論理レベル「１」を低下させるかまたは論理レベル「０」を上昇させることができるセル・キャパシタ・プレート電圧を調整することにより、「読取り」限界を低減する。第３の方法では、テスト・モード・スイッチを介して外部キャパシタンスに接続されたより高いビット線キャパシタンスまたは同じスイッチによって接続された外部読取り基準電圧を教示する。このような同様の方法については、米国特許第５３３９２７３号に教示されている。
【０００８】
これらの信号限界テスト方法では、他のセルより弱い読取り出力電荷を有するセルを識別することができる。弱い読取り出力電荷は、高い接合漏れ電流、高い閾値下電流、寄生漏れ経路、低いセル・キャパシタンス、高い接続抵抗など、セル内で発生しうるいくつかの欠陥または異常の結果になりうる。これは、どの欠陥がその障害を引き起こしたかを確かめるための従来技術のテスト方法では、依然として困難なままである。
【０００９】
【発明が解決しようとする課題】
したがって、従来技術の問題および欠点を銘記しながら、本発明の一目的は、漏れ電流、接合漏れ電流、または閾値下漏れ電流による特別な単一ビット障害、セル保持時間障害を特徴付けるためのテスト装置および方法を提供することにある。
【００１０】
本発明の他の目的は、パッケージ化されたメモリ・デバイスに関する様々な障害メカニズムを区別するパッケージ・レベルのスクリーン・テストを実行するためのテスト装置および方法を提供することにある。
【００１１】
本発明のさらに他の目的は、メモリ・デバイスをテストする際に関連セル障害を保持するためのテスト時間を短縮するためのテスト装置および方法を提供することにある。
【００１２】
本発明のさらに他の利点は、一部は自明であり、一部は本明細書から明らかになるだろう。
【００１３】
【課題を解決するための手段】
上記その他の目的および利点は、当業者には明らかになり、本発明で達成されるが、第１の態様では、半導体メモリ・デバイスのｐウェル電圧を調節するように適合された欠陥漏れスクリーン・テスト装置であって、初期プログラム・ロード論理信号を供給するように適合されたテスタと、論理回路を有する半導体メモリ・デバイスとを含み、その論理回路が、デコード入力信号とデコード出力信号とを有し、初期プログラム・ロード論理信号をデコードするように適合された初期プログラム・ロード・デコード論理回路と、基準電圧発生器回路と、初期プログラム・ロード電圧基準マルチプレクサ回路と、ｐウェル電圧フィードバック回路と、差動増幅器回路とを含む、欠陥漏れスクリーン・テスト装置を対象とする。
【００１４】
初期プログラム・ロード・デコード論理回路は、複数のＮＡＮＤゲートと、複数のインバータ・ゲートとを含み、デコード入力信号の論理組合せは、デコード出力信号の様々な論理出力を活動化するように適合されている。
【００１５】
基準電圧発生器回路は、接地電圧信号に関して内部電圧信号と周辺回路電圧を低下させるための分圧器と、分圧器と直列のトランジスタとを含む。分圧器は直列に電気接続された複数の抵抗器を含む。
【００１６】
初期プログラム・ロード電圧基準マルチプレクサ回路は第１段と第２段とを含み、マルチプレクサ回路は、電圧基準発生器によって生成された複数の電圧信号を選択するように適合され、選択した信号を差動増幅器回路に出力する。
【００１７】
ｐウェル電圧フィードバック回路は分圧器出力信号を有する分圧器を含み、分圧器出力信号が差動増幅器回路への入力として使用されるように、その分圧器は内部電圧信号およびｐウェル電圧信号に接続される。
【００１８】
差動増幅器回路は、複数の差動増幅器入力信号と少なくとも１つの差動増幅器出力信号とを有し、複数の差動増幅器入力信号のうちの１つとして初期プログラム・ロード基準マルチプレクサ回路から基準電圧信号を受け取り、複数の差動増幅器入力信号のうちのもう１つとしてｐウェル電圧フィードバック回路から電圧信号を受け取るように適合され、基準電圧信号とｐウェル電圧フィードバック信号とを比較するように適合され、差動増幅器出力信号によりｐウェル電圧ポンプの活動化を制御するように適合されている。
【００１９】
本発明は、第２の態様では、ｐウェル電圧を調節するように適合された装置であって、電子論理信号をデコードするための手段と、デコードした論理信号に依存する基準電圧信号を生成するための手段と、基準電圧信号を多重化するための手段と、ｐウェル電圧信号を供給するための手段と、ｐウェル電圧信号と基準電圧信号とを比較するための手段と、その比較に依存する出力信号を生成するための手段とを含む装置を対象とする。
【００２０】
本発明は、第３の態様では、複数のメモリ・セルとｐウェル電圧とを有する集積回路メモリ・デバイスのセル保持時間関連障害の漏れ原因を検出するためのテスト方法であって、
ａ）初期プログラム・ロード命令をデコード可能な論理回路を集積回路メモリ・デバイスに設けるステップと、
ｂ）メモリ・セル読取り中にそれぞれのメモリ・セルのｐウェル電圧を変化させるステップと、
ｃ）それぞれのメモリ・セルの様々なｐウェル電圧の関数として保持時間の合格／不合格基準を決定するステップと、
ｄ）漏れ電流の様々なタイプ別にメモリ・セルの障害をグループ化するステップと、
ｅ）初期プログラム・ロード・コマンドによりメモリ・デバイスの論理回路に制御信号を送るステップと、
ｆ）メモリ・デバイスのｐウェル電圧を監視し変化させるステップとを含むテスト方法を対象とする。
【００２１】
ｐウェル電圧を監視し変化させるステップ（ｆ）は、１）少なくとも２つの比較器入力と少なくとも１つの比較器出力とを有する比較器回路にｐウェル電圧をフィードバックするステップと、２）通常のＩＣチップ動作中にｐウェル電圧と基準電圧とを比較するステップと、３）比較器出力に基づいて電圧ポンプ回路を活動化してｐウェル電圧を変化させるステップとをさらに含む。
【００２２】
本発明は、第４の態様では、複数のメモリ・セルと所定のｐウェル電圧とを有する集積回路メモリ・デバイスの保持時間関連障害を検出するためのテスト方法であって、ａ）論理ビットによって複数のメモリ・セルのそれぞれに書き込むステップと、ｂ）少なくとも２通りの漏れ電流を測定するために読取り動作中にｐウェル電圧を変化させて論理ビットを読み取るステップと、ｃ）少なくとも２通りの漏れ電流測定値に基づいて保持時間問題を有するメモリ・セルを検出するためにビット障害マップを生成するステップとを含むテスト方法を対象とする。
【００２３】
【発明の実施の形態】
本発明の好ましい実施の形態を説明する際に、添付図面の図２ないし図７を参照するが、これらの図では同様の番号は本発明の同様の特徴を指し示す。本発明の特徴は必ずしも一定の縮尺で添付図面に示されているわけではない。
【００２４】
ＤＲＡＭセルなどのメモリ・デバイスの障害分析プロセスにおけるステップを除去または削減するため、あるいは物理障害分析（ＰＦＡ）の必要性を完全に除去するために、欠陥漏れスクリーン・テスト装置を導入する。導入されたテスト手順は、漏れ電流、接合漏れ電流、または閾値下漏れ電流による特別な単一ビット障害を特徴付けることを目的とする。重要なことに、このテスト方法はパッケージ・レベルで適用することができる。このテスト方法では、セル・トランスファ・デバイスのバックバイアス電圧またはｐウェル電圧（ｖbb）のテスト・モード初期プログラム・ロード（ＩＰＬ）変化を使用する。ｖbbを変化させる能力により、保持時間の間にどのタイプの漏れがセルを弱くするかまたは作動不能にする可能性があるかを識別することが可能になる。障害の原因としての接合漏れＩjctの表示は、保持時間の間の適切なテスト・パターン中にｖbbについてより低い（または負の）値を適用することによって決定される。ｖbbが通常の動作条件より大きい負の値であると、トランスファ・デバイスのしきい値が上昇し、その閾値下電流Ｉsubが低下し、それと同時にｐ−ｎ接合の逆バイアスが増加し、接合漏れＩjctが増す。ｖbbがより大きい正の値であると、しきい電圧が低下し、デバイスのＯＦＦ状態を最大限にするテスト・パターンにより、セル漏れ電流が閾値下電流Ｉsubによって支配されることになるだろう。
【００２５】
第１に、それぞれの単一セルのｐウェル電圧（ｖbb）の関数としての保持時間の合格／不合格基準は、通常、Ｓｈｍｏｏテスト・パターンを実行してＳｈｍｏｏプロットを作成することによって決定される。Ｓｈｍｏｏテストは、テスト中のシステムの個々のパラメータを増分式に変化させることにより、そのシステムの出力の１組のパターンを監視する。単一ビット障害の様々な根本原因のそれぞれに関する情報は、典型的なＳｈｍｏｏプロットによって獲得される。このため、テスト方法のこの第１のステップは、様々なカテゴリに単一ビット障害をグループ化し、発生源が未知の障害および漏れメカニズムの様々なタイプを区別することを容易にする。
【００２６】
このテスト手順の鍵は、テスト・コード初期プログラム・ロード（ＩＰＬ）によりモジュール・レベルでｐウェル電圧ｖbbを変化させる能力である。これは、テスト機器のＩＰＬコードによって活動化可能な追加の論理回路を集積回路チップ上に実現することによって実施される。
【００２７】
図２は、テスタのＩＰＬ信号３０による可変ｖbb調整を使用してｐウェル電圧を変化させるための電子回路をブロック図形式で示している。
【００２８】
ｐウェル電圧変化システムの基本機能は以下の通りである。すなわち、ノード３２のｖbb電圧または電圧ｖbb_netを有するＮＥＴ（キャパシタＣvbb３４として示す）の（ｐウェル）電圧を監視し、抵抗分圧器Ｒ１ ３８により比較器３６（ＣＯＭ１）にフィードバックする。通常のチップ動作中にＲ１の出力電圧であるフィードバック電圧４０ｖbb_fbを基準電圧４２ｖrefと比較し、ｖbb３２の電圧レベルがｖref４２に関して低下し、したがって、所望のｖbb電圧レベルを維持する場合にｖbbポンプ４４であるＰ１を活動化する。
【００２９】
ｖbb電圧３２は、基準電圧ｖref４２を比較器ＣＯＭ１ ３６に関して変化させることにより、異なるレベルに調整される。これにより、以下の２通りの条件の場合にｖbb電圧３２の調節を活動化することができる。
ａ）ｖbbポンプ４４によりｖbb_net３４を充電することによって実行される−１Ｖから他の低電圧レベル、たとえば、−１．５Ｖへの調節
ｂ）漏れ電流によりｖbb_net３４を放電することによって実行される−１Ｖから他の高電圧レベル、たとえば、０Ｖへの調節
【００３０】
しかし、どちらの場合も、最終電圧レベルに到達するために必要な時定数を考慮しなければならない。
【００３１】
テスト・コードの設計実現は、内部テスト・コード信号３０に応じて１組の様々な基準電圧を比較器入力に供給することによって実施される。テスト・コード信号はＩＰＬ−ＤＥＣ ＩＭ１回路４６でデコードされ、適切な基準電圧４２が比較器３６の入力に多重化される。図２は以下の基準電圧に関する３通りの発生源を示している。
ａ）グローバル電圧基準４８ＶREFはｐウェル電圧レベルのデフォルト値を設定する。
ｂ）抵抗分割器５０は、デコードしたテスト信号に応じて様々な基準電圧レベルＲＥＦ１およびＲＥＦ２（それぞれ５２および５４）を発生する。
ｃ）たとえば、Ｇピン（REF_G_PIN）５６を介して供給可能なテスト・コード制御基準電圧
【００３２】
図３は、このｖbb調節装置の実施の形態の概略図である。この調節装置は、１）ＩＰＬデコード論理回路６０、２）基準電圧発生器７０、３）ＩＰＬ電圧基準マルチプレクサ８０、４）ｖbbフィードバック回路９０、５）差動増幅器回路１００という５つの機能部分に分化することができる。
【００３３】
ＩＰＬデコード論理回路
ＩＰＬデコード論理回路６０は、７つのＮＡＮＤ３ゲート６２と、３つのインバータ・ゲート（ＩＮＶ）６４からなる。３つのＩＰＬ入力信号ＴＭ１、ＴＭ２、ＴＭ３は、通常、ＴＭ＜１：３＞として表され、７つの出力信号ＶＲＭＸ＜０：６＞６６のうちの１つが活動化されるようにデコードされる。表ＩはＩＰＬデコード論理回路を識別するものである。
【表１】
【００３４】
デコードされた信号ＶＲＭＸ（＃）６６は電圧基準マルチプレクサ・ブロックを制御する。ＩＰＬ信号であるＴＭ１、ＴＭ２、ＴＭ３のうちの１つ、またはＴＭＧｖbbＲが活動状態である場合、信号ＴＭＲｖbb６８が論理ハイに移行し、基準電圧発生器をＯＮにし、電圧基準マルチプレクサ回路内の第２のマルチプレクサ段を切り替える。信号ＴＭ＜１：３＞およびＴＭＧｖbbＲは、ＮＯＲゲート６９により論理的に分析され、ＮＡＮＤゲート６７に入力を供給する。
【００３５】
基準電圧発生器
基準電圧発生器機能７０は、直列に接続された８つの抵抗器（Ｒ０〜Ｒ６）とＲｖｉｎｔによって実行することができる。これらの抵抗器は、内部電圧レベル（Ｖｉｎｔ）７２と周辺回路用の内部電圧とＶssまたは接地電圧（ＧＮＤ）との間の分圧器ネットワークとして動作する。また、そのソースがＶssに接続され、ドレイン７６が直列抵抗器Ｒ０に接続されたＮＦＥＴ ＭＯＳトランジスタ７４もこれらの抵抗器と直列になっている。このトランジスタのゲートは、ＴＭＲＶbb６８信号によって制御され、信号ＴＭＲＶbb６８が論理「１」の電圧レベルに等しくなるとその抵抗器を通る電流経路をＯＮにし、信号ＴＭＲＶbbが論理「０」の電圧レベルに等しくなるとその電流経路をＯＦＦにする。発生された電圧レベルＵ＃（Ｕ０〜Ｕ６）は以下の分圧器式に応じて計算される。
Ｕ＃＝（Ｒ＃／Ｒtotal）＊Ｕtotal
式中
Ｕtotal＝ｖint−ＧＮＤ ボルト単位
Ｒtotal＝Ｒ０＋Ｒ１＋．．．＋Ｒｖint オーム単位
Ｒ＃＝Ｕ＃とＧＮＤとの間の抵抗 オーム単位
【００３６】
ＩＰＬ電圧基準マルチプレクサ
電圧発生器から比較器（ＣＯＭ１）３６への様々な電圧レベル（Ｕ＃）の多重化は２つの段で行われる。第１段は、２つのインバータＩinv1８２ａおよびＩin８２ｂと、２つのパス・ゲートＩpg1８３およびＩpg2８４とを有する２：１マルチプレクサ８１である。ＩＰＬが活動状態ではない場合、グローバル基準電圧ＶＲＥＦ４８はＣＯＭ１ ３６に多重化される。第２段８２は、ＩＰＬデコード論理ブロック６０で発生されたデコード済みＩＰＬ信号ＶＲＭＸ＃またはＩＰＬ信号ＴＭＧｖｂｂＲに依存する８：１マルチプレクサである。第２段８２は８つのインバータＩＮＶと８つのパスゲートＰＧとを含む。ＩＰＬ信号ＴＭ１、ＴＭ２、ＴＭ３のうちの１つまたは複数あるいはＩＰＬ信号ＴＭＧｖｂｂＲが活動状態である場合、電圧Ｕ＜０：６＞またはＴＭｖｂｂＲ８５は、第２段によりノードＵ＃ＴＭｖｂｂＲ８６に多重化され、第１段８１によりノードＶref４２に多重化され、それが差動増幅器ＣＯＭ１ ３６の入力になる。基準電圧ＴＭｖｂｂＲ８５は、集積回路チップ上で内部で発生されずに、Ｇ−ＰＩＮにより外部で引き出される。
【００３７】
Ｖｂｂフィードバック回路
ｖbb電圧レベルは、内部電圧ｖint７２とｖbb電圧３２との間で分圧器９０として動作する２つの抵抗器により検出され、フィードバックされる。信号ｖbb_fb４０は、２つの抵抗器Ｒｖint９６とＲｖbb９８との間に接続され、差動演算増幅器ＣＯＭ１ ３６の入力に電気接続される。
【００３８】
差動増幅器回路
比較器ＣＯＭ１ ３６を有する差動増幅器回路１００は、基準電圧Ｖref４２とｖbbフィードバック電圧ｖbb_fb４０とを比較し、比較器出力信号ＰｕｍｐＯｎＯｆｆ１０２によりｖbbポンプ４４の活動化を制御する。基準電圧Ｖref４２がフィードバック電圧ｖbb_fb４０より高い場合、出力信号ＰｕｍｐＯｎＯｆｆ１０２はロー（論理レベル０）になり、ポンプがＯＦＦになることを意味する。逆に言えば、基準電圧レベルがフィードバック電圧より低い場合、出力信号ＰｕｍｐＯｎＯｆｆはハイ（論理レベル１）になり、ポンプはＯＮ状態になる。図３では、信号ｖCMN１０４は同相基準電圧であり、信号ＢｉａｓＳＷ１０６は差動増幅器を活動化するためのスイッチからの信号を表している。
【００３９】
ｐウェル電圧を変化させることにより保持時間関連障害を検出するために本発明を適用することの利点は、複数読取りリップル・ビット（ＭＲＲＢ）テスト・フローの一例に示されている。ＭＲＲＢテストは、セルの保持時間問題による単一セル障害を検出するために使用する。したがって、完全なメモリが書き込まれた後、各ビット（単一セル）は最高６４回まで繰返し読み取られる。プレート電圧（ｐウェル電圧）ｖbbは、テスト全体の間、一定の電圧レベルＶnomに保持される。Ｖnomはチップ動作中の公称ｖbb電圧レベルである。テスト結果は、作動不能になったセルを示すビット障害マップにすることができる。この方法により障害を検出するためのテスト時間はかなり長くなる。
【００４０】
従来は、図４を参照すると、テスト電圧ｖbbはＶnomに設定される（２００）。次に単一セル＃０が読み取られ（２０２）、６４回繰り返される（２０３）。次に、単一セル＃１が読み取られ（２０４）、６４回繰り返される（２０５）。この動作は、単一セル＃６４が読み取られる（２０６）まで連続して実行され、６４回繰り返される（２０７）。次にビット・マップの単一セルの障害が前の読取りステップから判定される（２０８）。
【００４１】
読取り動作中にｖｂｂ電圧レベルを変化させる方法により、閾値下漏れまたは接合漏れによる保持時間問題を有するメモリ・セルをかなり短いテスト時間で検出することができる。基本的なテスト機能は従来の方法と同じままであるが、各単一セルの読出しは６４回から４回に減少する。
【００４２】
図５は、本方法のテスト・フローを示している。２通りの経路が取られ、一方はｐウェル電圧が論理ハイ（ＶH）になっている場合（３００）であり、もう一方はそれが論理ロー（ＶL）になっている場合（４００）である。どちらの場合も、単一セル＃０〜＃６４Ｍが読み取られるが（３０１、３０２、４０１、４０２）、反復読取りは６４回ではなく、わずか４回である。したがって、この新しい技術の実施により、テスト時間の短縮（効率化）を実現することができる。
【００４３】
障害メカニズム（閾値下または接合漏れ）に応じて、より高いＶH（より大きい正の値）またはより低いＶL（より大きい負の値）のｖbb電圧レベルが印加される。この新しい電圧レベルＶH、ＶLは、実験データにより、またＳｈｍｏｏテスト・パターンに基づいて定義される。
【００４４】
ｖbbレベルをより高い値に増加することにより、閾値下漏れ電流は増加するのに対し、ｖbbをより低いレベルに低下させることにより、接合漏れが障害の原因になる。実験データに基づいて、ＶH、ＶLの各ｖbbレベルを使用して、２通りの漏れ電流について保護帯域を設定することができる。
【００４５】
図６は、それぞれＶHおよびＶLのテスト・フローの時間間隔１Ｈ〜４Ｈおよび１Ｌ〜４Ｌの関数としてｖｂｂ電圧を示している。図６の電圧対時間曲線に対応するテスト・フロー図は図７に示す。これらの図に含まれる情報に基づいて、以下の表IIに示すように、２通りのテスト方法のタイミング要件の計算を実行することができる。
【表２】
【００４６】
図６のテスト・フロー図に示すように、初期プログラム・ロード（ＩＰＬ）モードまたはテスト・モードは定義された入力順によって活動化される。
【００４７】
表IIに示す読出し時間の計算は、入出力構成（×１６、×８、または×４）、読取り回数、サイクル時間ｔrcによって決まる。
【００４８】
時間セグメント１〜４（図６の１Ｈ〜４Ｈおよび１Ｌ〜４Ｌ）について図６および図７を参照すると、４つの個別ステップが進行する。
１．ＩＰＬモードまたはテスト・モードは定義された入力順によって活動化される。ｐウェル電圧（ｖbb）は公称電圧レベルになる。（ｔ＝１Ｈ、１Ｌ）
２．活動化されたテスト・モードに応じて、ｖbb-netが約１μＡの放電電流でフィードバック経路の抵抗分割器回路によりＶHまで放電されるかまたはｖbbポンプを活動化することにより約１ｍＡの充電電流でｖbb-netがＶLまで充電され（ｔ＝２Ｌ）、必要な時間は表IIに示すとおりである。
３．電圧レベルＶLまたはＶHに到達すると、ＭＲＲＢテストが実行される。（ｔ＝３Ｈまたは３Ｌ）
４．次にテスト・モードを終了し、電圧は表IIに示す適切な時間でデフォルト値または公称値に到達できるようになる。
【００４９】
タイミング要件の計算によると、テスト方法のテスト時間は、この方法を実施した結果として大幅に削減され、主にセルごとの読出し回数に依存することが分かる。ｐウェルのｖbb-net電圧の充電および放電では、必要なテスト時間がＭＲＲＢテスト自体よりかなり減少する。
【００５０】
本発明はｐウェル内のＮＦＥＴアレイ・デバイスによる技術について示したものであるが、ここに記載した方法および装置の技術および実施はＰＦＥＴアレイ・デバイスを備えたｎウェルについても適用可能である。このような実施では様々な電圧レベルが必要になると思われるが、可変バックバイアス電圧の主要部分は一定かつ不変のままである。
【００５１】
本発明は、ｐウェル接合を変化させることに基づいてメモリ・デバイスの単一ビット障害をグループ化することにより、漏れ電流、接合電流、閾値漏れ電流による単一ビット障害の特徴付けを容易にするためのテスト装置および方法を提供する。本発明により、テスト・オペレータは、パッケージ化メモリ・デバイスに関する様々な障害メカニズムを区別することができ、それにより、保有関連障害に関するテスト時間を短縮する。
【００５２】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００５３】
（１）半導体メモリ・デバイスのｐウェル電圧を調節するための欠陥漏れスクリーン・テスト装置にして、
初期プログラム・ロード論理信号を供給するように適合されたテスタと、
論理回路を有する半導体メモリ・デバイスとを含み、
前記論理回路が、
デコード入力信号とデコード出力信号とを有し、前記初期プログラム・ロード論理信号をデコードするように適合された初期プログラム・ロード・デコード論理回路と、
基準電圧発生器回路と、
初期プログラム・ロード電圧基準マルチプレクサ回路と、
ｐウェル電圧フィードバック回路と、
差動増幅器回路とを含む、欠陥漏れスクリーン・テスト装置。
（２）前記初期プログラム・ロード・デコード論理回路が、
複数のＮＡＮＤゲートと、
複数のインバータ・ゲートとを含み、
前記デコード入力信号の論理組合せが前記デコード出力信号の様々な論理出力を活動化する、上記（１）に記載の装置。
（３）前記デコード出力信号が前記基準電圧発生器回路用の基準電圧を制御する、上記（２）に記載の装置。
（４）前記基準電圧発生器回路が、
接地電圧信号に関して内部電圧信号と周辺回路電圧を低下させるように適合された分圧器と、
前記分圧器と直列のトランジスタとを含む、上記（１）に記載の装置。
（５）前記ｐウェル電圧フィードバック回路が、分圧器出力信号を有する分圧器を含み、前記分圧器出力信号が前記差動増幅器回路への入力として使用されるように、前記分圧器を内部電圧信号およびｐウェル電圧信号に接続することができる、上記（１）に記載の装置。
（６）前記差動増幅器回路が、複数の差動増幅器入力信号と少なくとも１つの差動増幅器出力信号とを有し、前記複数の差動増幅器入力信号のうちの１つとして前記初期プログラム・ロード基準マルチプレクサ回路から基準電圧信号を受け取り、前記複数の差動増幅器入力信号のうちのもう１つとして前記ｐウェル電圧フィードバック回路から電圧信号を受け取るように適合され、前記差動増幅器回路が前記基準電圧信号とｐウェル電圧フィードバック信号とを比較するように適合され、前記差動増幅器出力信号によりｐウェル電圧ポンプの活動化を制御するように適合される、上記（１）に記載の装置。
（７）前記ｐウェル電圧ポンプの前記制御が、基準電圧信号のレベルがｐウェル電圧フィードバック信号のレベルより高いときの前記差動増幅器出力信号用の第１の論理電圧レベルと、基準電圧信号のレベルがｐウェル電圧フィードバック信号のレベルより低いときの前記差動増幅器出力信号用の第２の論理電圧レベルであって、前記第１の論理電圧レベルとは異なる第２の論理電圧レベルとを含む、上記（６）に記載の装置。
（８）ｐウェル電圧を調節するための装置において、
電子論理信号をデコードするための手段と、
デコードした論理信号に依存する基準電圧信号を生成するための手段と、
前記基準電圧信号を多重化するための手段と、
ｐウェル電圧信号を供給するための手段と、
前記ｐウェル電圧信号と前記基準電圧信号とを比較するための手段と、
その比較に依存する出力信号を生成するための手段とを含む装置。
（９）メモリ・セル・バックバイアス電圧のテスト・コード変調のためのパッケージ・レベル漏れ特徴付け装置において、
入力信号をデコードし。出力信号をデコードするように適合された初期プログラム・ロード・デコード論理回路であって、前記デコード入力信号の論理組合せが前記デコード出力信号の様々な論理出力を活動化する初期プログラム・ロード・デコード論理回路と、
接地電圧信号に関して内部電圧信号と周辺回路電圧を低下させるように適合された分圧器と、前記分圧器と直列のトランジスタとを有する基準電圧発生器回路と、
第１段と第２段とを有する初期プログラム・ロード電圧基準マルチプレクサ回路であって、前記マルチプレクサが、前記電圧基準発生器によって生成された複数の電圧信号を選択するように適合され、選択した信号を差動増幅器回路に出力するように適合される初期プログラム・ロード電圧基準マルチプレクサ回路と、分圧器出力信号を有するバックバイアス分圧器を含むバックバイアス電圧フィードバック回路であって、前記分圧器出力信号が前記差動増幅器回路への入力として使用されるように、前記分圧器が基準電圧信号とバックバイアス電圧フィードバック信号に接続されるバックバイアス電圧フィードバック回路と、
２つの差動増幅器入力と１つの差動増幅器出力とを有する前記差動増幅器回路であって、前記差動増幅器入力が前記初期プログラム・ロード基準マルチプレクサ回路から基準電圧信号を受け取り、前記バックバイアス電圧フィードバック回路から電圧信号を受け取るように適合され、基準電圧信号とバックバイアス電圧フィードバック信号とを比較するように適合され、前記差動増幅器出力によりバックバイアス電圧ポンプの活動化を制御するように適合される前記差動増幅器回路とを含む、パッケージ・レベル漏れ特徴付け装置。
（１０）前記バックバイアス電圧ポンプの制御が、前記基準電圧信号のレベルが前記バックバイアス電圧フィードバック信号のレベルより高いときに前記差動増幅器出力信号について論理ローの電圧レベルを発生するように適合され、前記基準電圧信号のレベルが前記バックバイアス電圧フィードバック信号のレベルより低いときに前記差動増幅器出力信号について論理ハイの電圧レベルを発生するように適合される、上記（９）に記載装置。
（１１）複数のメモリ・セルとｐウェル電圧とを有する集積回路メモリ・デバイスのセル保持時間関連障害の漏れ原因を検出するためのテスト方法において、
ａ）初期プログラム・ロード命令をデコード可能な論理回路を前記集積回路メモリ・デバイスに設けるステップと、
ｂ）メモリ・セル読取り中に前記メモリ・セルのそれぞれの前記ｐウェル電圧を変化させるステップと、
ｃ）前記メモリ・セルのそれぞれの様々なｐウェル電圧の関数として保持時間の合格／不合格基準を決定するステップと、
ｄ）漏れ電流の様々なタイプ別に前記メモリ・セルの障害をグループ化するステップと、
ｅ）初期プログラム・ロード・コマンドにより前記メモリ・デバイスの論理回路に制御信号を送るステップと、
ｆ）前記メモリ・デバイスの前記ｐウェル電圧を監視し変化させるステップとを含むテスト方法。
（１２）前記ｐウェル電圧を監視し変化させる前記ステップ（ｆ）が、
１）少なくとも２つの比較器入力と少なくとも１つの比較器出力とを有する比較器回路に前記ｐウェル電圧をフィードバックするステップと、
２）通常のＩＣチップ動作中に前記ｐウェル電圧と基準電圧とを比較するステップと、
３）前記比較器出力に基づいて電圧ポンプ回路を活動化して前記ｐウェル電圧を変化させるステップとを含む、上記（１１）に記載の方法。
（１３）前記ｐウェル電圧を比較する前記ステップ（２）が、前記ｐウェル電圧レベルが前記比較器への基準電圧入力に関して低下する場合に前記基準電圧を変化させることによって前記ｐウェル電圧が調節されるように前記ｐウェル電圧を調節するステップをさらに含む、上記（１２）に記載の方法。
（１４）電圧ポンプ回路を活動化する前記ステップ（３）が、
ｉ）前記電圧ポンプによって前記ｐウェル電圧回路内のキャパシタを充電することにより前記ｐウェル電圧を−１ボルトからより低い電圧レベルに変化させるステップと、
ii）漏れ電流によって前記ｐウェル電圧回路内のキャパシタを放電することにより前記ｐウェル電圧を−１ボルトからより高い電圧レベルに変化させるステップとをさらに含む、上記（１２）に記載の方法。
（１５）複数のメモリ・セルと所定のｐウェル電圧とを有する集積回路メモリ・デバイスの保持時間関連障害を検出するためのテスト方法において、
ａ）論理ビットによって前記複数のメモリ・セルのそれぞれに書き込むステップと、
ｂ）少なくとも２通りの漏れ電流を測定するために読取り動作中に前記ｐウェル電圧を変化させて前記論理ビットを読み取るステップと、
ｃ）前記少なくとも２通りの漏れ電流測定値に基づいて保持時間問題を有する前記メモリ・セルを検出するためにビット障害マップを生成するステップとを含むテスト方法。
【図面の簡単な説明】
【図１】ｐウェルおよびＮＦＥＴアレイ・デバイスを備えたメモリ・セルの断面図である。
【図２】ＩＰＬによりｐウェル電圧を変化させるための電気回路の機能ブロック図である。
【図３】この欠陥漏れスクリーン・テスト装置（ｖbb電圧調節システム）の実施形態の概略図である。
【図４】メモリ・デバイス用のビット障害マップを決定するための流れ図である。
【図５】ｐウェル電圧を変化させることにより単一セル障害を検出するテスト・フローのための流れ図である。
【図６】離散時間間隔で変化するｐウェル電圧を示すための時系列図である。
【図７】図６の離散時間間隔でテスト方法の諸ステップを示す流れ図である。
【符号の説明】
６０ ＩＰＬデコード論理回路
６２ ＮＡＮＤ３ゲート
６４ インバータ・ゲート（ＩＮＶ）
６７ ＮＡＮＤゲート
６９ ＮＯＲゲート
７０ 基準電圧発生器
７４ ＭＯＳトランジスタ
７６ ドレイン
８０ ＩＰＬ電圧基準マルチプレクサ
８１ ２：１マルチプレクサ
８２ ８：１マルチプレクサ
８２ａ インバータ
８２ｂ インバータ
８３ パス・ゲート
８４ パス・ゲート
９０ 分圧器
９６ 抵抗器
９８ 抵抗器
１００ 差動増幅器回路
【発明の属する技術分野】
本発明は、半導体デバイスに関し、より具体的には、ダイナミック・ランダム・アクセス・メモリ・デバイス（ＤＲＡＭ）などのダイナミック・メモリ・デバイスに関する。
【０００２】
【従来の技術】
すべてのダイナミック・ランダム・アクセス・メモリ用のテストフローの終わりには、バーンイン・モジュール・ストレス・テストと最終モジュール・テストが行われる。これらのテストの目的は、パッケージングおよびバーンインによるすべてのストレス誘導セル障害をふるい落とすことである。これらのテストでは、ＤＲＡＭセルなどのメモリ・セルについて厳密なスクリーニングおよび特徴付けを実行するが、これはモジュール・レベルで保持時間関連障害を識別する際に助けとなる。保持時間は、セルの高電圧または「１」レベルをその読取り「１」動作を失敗させるような低電圧まで放電させる効果を有する漏れ電流によって決まる。半導体物理学によって予測されるように、漏れ電流は、通常、ＤＲＡＭセル内で発生するが、数秒という保持時間に相当するほど十分低い値である。現在のＤＲＡＭは、通常、１２８ミリ秒の保持時間についてテストされ保証される。このようにテスト保持時間が非常に短いと、通常よりも高い漏れ電流を許容し、、仕様値と数秒という通常の時間との間の保持時間を許すことになる。このようなセルは弱いものと見なされ、潜在的に信頼性の問題になる。このようなセルを識別ならびに監視して、ストレス後の劣化があるかどうかを確認できるテスト方法を設計することが望ましい。このようなセルの識別は、信号限界テストによって実施される。
【０００３】
信号限界テストの目的は、チップ上の他のどのセルよりも弱いチップ上のセルを識別することである。このような弱いセルは通常、欠陥の結果である。弱いセルは初期製作後、典型的な動作条件下で通常通り機能することができるが、時間またはストレスにつれて劣化し、モジュール組立て後またはバーンイン・ストレス・テスト後あるいは顧客の応用例において後で作動不能になる可能性がある。
【０００４】
しかし、現行のテスト方法では、通常、正確な障害メカニズムを識別するために数通りの徹底的かつ詳細な分析を必要とする。技術が進歩するにつれて、１つのメモリ・デバイスのメモリ・セルの数が増加し、メモリをテストし、欠陥ビットを検出し、その後、その障害メカニズムを特徴付けるために必要な時間が長くなる。欠陥モジュールは、障害メカニズムと根本原因を識別するために物理障害分析（ＰＦＡ）中に分析される。しかし、ＰＦＡは、非常に徹底的であるが時間のかかるプロセスである。予想される障害メカニズムおよび障害分類に関するより詳細なデータをＰＦＡ分析者に提供することにより、重大な生産性の増強を達成することができる。
【０００５】
保持時間関連障害を特徴付けるための従来の方法としては、メモリ・アレイ全体で１組のテスト・パターンを操作することと、リフレッシュ・サイクル時間を変化させることを含む。デバイス内に何らかの漏れ電流があると、メモリ・セル内の電荷が低下し、このため、保持時間が短縮されることになる。図１は、ｐウェル１２と、ＮＦＥＴアレイ・デバイス１４と、ワード線（ＷＬ）１６とを備えたｎポリシリコン・メモリ・セル１０の断面図を示している。メモリ・セルのｎポリシリコン１０とプレート電圧領域１８との接触領域はセル・キャパシタを形成する。ｐウェル電圧は、負電位に保持され、アレイ・デバイスのバック・バイアスを形成する。これは、ｐウェル接点２６による電気接続を有する。通常、接合漏れ２０Ｉjctと閾値下（サブスレショルド）漏れ２２Ｉsubという２通りの漏れ電流を設定することができる。接合漏れは、ｐウェル１２のｐｎ接合とセルのｎ拡散１４との間に形成される。閾値下漏れは、アレイがオフになったとき、すなわち、ワード線１６の電位が０ボルトであるときのビット線２４とセルとの間の電流を表す。バック・バイアス電圧（ｐウェル電圧）が変化すると、この２通りの漏れ電流に影響することになる。
【０００６】
したがって、保持時間関連単一ビット障害を特徴付ける能力は、これまでデバイスのリフレッシュ・サイクル時間を非効率的に変化させることによって行われてきたが、依然として当技術分野の難題である。
【０００７】
あるテスト・コードによって活動化される特別なテスト条件は、それぞれ米国特許第５４６９３９３号および第５５４４１０８号に教示されている。第１のテスト条件では、共用センス・アンプ・アレイの選択していない半分のビット線を選択した半分のビット線に接続し、２倍のビット線キャパシタンスと、その結果、「読取り」信号レベルの半分を発生する。第２の方法では、ビット線読取り基準電圧レベルに対してセル内のノード電圧の論理レベル「１」を低下させるかまたは論理レベル「０」を上昇させることができるセル・キャパシタ・プレート電圧を調整することにより、「読取り」限界を低減する。第３の方法では、テスト・モード・スイッチを介して外部キャパシタンスに接続されたより高いビット線キャパシタンスまたは同じスイッチによって接続された外部読取り基準電圧を教示する。このような同様の方法については、米国特許第５３３９２７３号に教示されている。
【０００８】
これらの信号限界テスト方法では、他のセルより弱い読取り出力電荷を有するセルを識別することができる。弱い読取り出力電荷は、高い接合漏れ電流、高い閾値下電流、寄生漏れ経路、低いセル・キャパシタンス、高い接続抵抗など、セル内で発生しうるいくつかの欠陥または異常の結果になりうる。これは、どの欠陥がその障害を引き起こしたかを確かめるための従来技術のテスト方法では、依然として困難なままである。
【０００９】
【発明が解決しようとする課題】
したがって、従来技術の問題および欠点を銘記しながら、本発明の一目的は、漏れ電流、接合漏れ電流、または閾値下漏れ電流による特別な単一ビット障害、セル保持時間障害を特徴付けるためのテスト装置および方法を提供することにある。
【００１０】
本発明の他の目的は、パッケージ化されたメモリ・デバイスに関する様々な障害メカニズムを区別するパッケージ・レベルのスクリーン・テストを実行するためのテスト装置および方法を提供することにある。
【００１１】
本発明のさらに他の目的は、メモリ・デバイスをテストする際に関連セル障害を保持するためのテスト時間を短縮するためのテスト装置および方法を提供することにある。
【００１２】
本発明のさらに他の利点は、一部は自明であり、一部は本明細書から明らかになるだろう。
【００１３】
【課題を解決するための手段】
上記その他の目的および利点は、当業者には明らかになり、本発明で達成されるが、第１の態様では、半導体メモリ・デバイスのｐウェル電圧を調節するように適合された欠陥漏れスクリーン・テスト装置であって、初期プログラム・ロード論理信号を供給するように適合されたテスタと、論理回路を有する半導体メモリ・デバイスとを含み、その論理回路が、デコード入力信号とデコード出力信号とを有し、初期プログラム・ロード論理信号をデコードするように適合された初期プログラム・ロード・デコード論理回路と、基準電圧発生器回路と、初期プログラム・ロード電圧基準マルチプレクサ回路と、ｐウェル電圧フィードバック回路と、差動増幅器回路とを含む、欠陥漏れスクリーン・テスト装置を対象とする。
【００１４】
初期プログラム・ロード・デコード論理回路は、複数のＮＡＮＤゲートと、複数のインバータ・ゲートとを含み、デコード入力信号の論理組合せは、デコード出力信号の様々な論理出力を活動化するように適合されている。
【００１５】
基準電圧発生器回路は、接地電圧信号に関して内部電圧信号と周辺回路電圧を低下させるための分圧器と、分圧器と直列のトランジスタとを含む。分圧器は直列に電気接続された複数の抵抗器を含む。
【００１６】
初期プログラム・ロード電圧基準マルチプレクサ回路は第１段と第２段とを含み、マルチプレクサ回路は、電圧基準発生器によって生成された複数の電圧信号を選択するように適合され、選択した信号を差動増幅器回路に出力する。
【００１７】
ｐウェル電圧フィードバック回路は分圧器出力信号を有する分圧器を含み、分圧器出力信号が差動増幅器回路への入力として使用されるように、その分圧器は内部電圧信号およびｐウェル電圧信号に接続される。
【００１８】
差動増幅器回路は、複数の差動増幅器入力信号と少なくとも１つの差動増幅器出力信号とを有し、複数の差動増幅器入力信号のうちの１つとして初期プログラム・ロード基準マルチプレクサ回路から基準電圧信号を受け取り、複数の差動増幅器入力信号のうちのもう１つとしてｐウェル電圧フィードバック回路から電圧信号を受け取るように適合され、基準電圧信号とｐウェル電圧フィードバック信号とを比較するように適合され、差動増幅器出力信号によりｐウェル電圧ポンプの活動化を制御するように適合されている。
【００１９】
本発明は、第２の態様では、ｐウェル電圧を調節するように適合された装置であって、電子論理信号をデコードするための手段と、デコードした論理信号に依存する基準電圧信号を生成するための手段と、基準電圧信号を多重化するための手段と、ｐウェル電圧信号を供給するための手段と、ｐウェル電圧信号と基準電圧信号とを比較するための手段と、その比較に依存する出力信号を生成するための手段とを含む装置を対象とする。
【００２０】
本発明は、第３の態様では、複数のメモリ・セルとｐウェル電圧とを有する集積回路メモリ・デバイスのセル保持時間関連障害の漏れ原因を検出するためのテスト方法であって、
ａ）初期プログラム・ロード命令をデコード可能な論理回路を集積回路メモリ・デバイスに設けるステップと、
ｂ）メモリ・セル読取り中にそれぞれのメモリ・セルのｐウェル電圧を変化させるステップと、
ｃ）それぞれのメモリ・セルの様々なｐウェル電圧の関数として保持時間の合格／不合格基準を決定するステップと、
ｄ）漏れ電流の様々なタイプ別にメモリ・セルの障害をグループ化するステップと、
ｅ）初期プログラム・ロード・コマンドによりメモリ・デバイスの論理回路に制御信号を送るステップと、
ｆ）メモリ・デバイスのｐウェル電圧を監視し変化させるステップとを含むテスト方法を対象とする。
【００２１】
ｐウェル電圧を監視し変化させるステップ（ｆ）は、１）少なくとも２つの比較器入力と少なくとも１つの比較器出力とを有する比較器回路にｐウェル電圧をフィードバックするステップと、２）通常のＩＣチップ動作中にｐウェル電圧と基準電圧とを比較するステップと、３）比較器出力に基づいて電圧ポンプ回路を活動化してｐウェル電圧を変化させるステップとをさらに含む。
【００２２】
本発明は、第４の態様では、複数のメモリ・セルと所定のｐウェル電圧とを有する集積回路メモリ・デバイスの保持時間関連障害を検出するためのテスト方法であって、ａ）論理ビットによって複数のメモリ・セルのそれぞれに書き込むステップと、ｂ）少なくとも２通りの漏れ電流を測定するために読取り動作中にｐウェル電圧を変化させて論理ビットを読み取るステップと、ｃ）少なくとも２通りの漏れ電流測定値に基づいて保持時間問題を有するメモリ・セルを検出するためにビット障害マップを生成するステップとを含むテスト方法を対象とする。
【００２３】
【発明の実施の形態】
本発明の好ましい実施の形態を説明する際に、添付図面の図２ないし図７を参照するが、これらの図では同様の番号は本発明の同様の特徴を指し示す。本発明の特徴は必ずしも一定の縮尺で添付図面に示されているわけではない。
【００２４】
ＤＲＡＭセルなどのメモリ・デバイスの障害分析プロセスにおけるステップを除去または削減するため、あるいは物理障害分析（ＰＦＡ）の必要性を完全に除去するために、欠陥漏れスクリーン・テスト装置を導入する。導入されたテスト手順は、漏れ電流、接合漏れ電流、または閾値下漏れ電流による特別な単一ビット障害を特徴付けることを目的とする。重要なことに、このテスト方法はパッケージ・レベルで適用することができる。このテスト方法では、セル・トランスファ・デバイスのバックバイアス電圧またはｐウェル電圧（ｖbb）のテスト・モード初期プログラム・ロード（ＩＰＬ）変化を使用する。ｖbbを変化させる能力により、保持時間の間にどのタイプの漏れがセルを弱くするかまたは作動不能にする可能性があるかを識別することが可能になる。障害の原因としての接合漏れＩjctの表示は、保持時間の間の適切なテスト・パターン中にｖbbについてより低い（または負の）値を適用することによって決定される。ｖbbが通常の動作条件より大きい負の値であると、トランスファ・デバイスのしきい値が上昇し、その閾値下電流Ｉsubが低下し、それと同時にｐ−ｎ接合の逆バイアスが増加し、接合漏れＩjctが増す。ｖbbがより大きい正の値であると、しきい電圧が低下し、デバイスのＯＦＦ状態を最大限にするテスト・パターンにより、セル漏れ電流が閾値下電流Ｉsubによって支配されることになるだろう。
【００２５】
第１に、それぞれの単一セルのｐウェル電圧（ｖbb）の関数としての保持時間の合格／不合格基準は、通常、Ｓｈｍｏｏテスト・パターンを実行してＳｈｍｏｏプロットを作成することによって決定される。Ｓｈｍｏｏテストは、テスト中のシステムの個々のパラメータを増分式に変化させることにより、そのシステムの出力の１組のパターンを監視する。単一ビット障害の様々な根本原因のそれぞれに関する情報は、典型的なＳｈｍｏｏプロットによって獲得される。このため、テスト方法のこの第１のステップは、様々なカテゴリに単一ビット障害をグループ化し、発生源が未知の障害および漏れメカニズムの様々なタイプを区別することを容易にする。
【００２６】
このテスト手順の鍵は、テスト・コード初期プログラム・ロード（ＩＰＬ）によりモジュール・レベルでｐウェル電圧ｖbbを変化させる能力である。これは、テスト機器のＩＰＬコードによって活動化可能な追加の論理回路を集積回路チップ上に実現することによって実施される。
【００２７】
図２は、テスタのＩＰＬ信号３０による可変ｖbb調整を使用してｐウェル電圧を変化させるための電子回路をブロック図形式で示している。
【００２８】
ｐウェル電圧変化システムの基本機能は以下の通りである。すなわち、ノード３２のｖbb電圧または電圧ｖbb_netを有するＮＥＴ（キャパシタＣvbb３４として示す）の（ｐウェル）電圧を監視し、抵抗分圧器Ｒ１ ３８により比較器３６（ＣＯＭ１）にフィードバックする。通常のチップ動作中にＲ１の出力電圧であるフィードバック電圧４０ｖbb_fbを基準電圧４２ｖrefと比較し、ｖbb３２の電圧レベルがｖref４２に関して低下し、したがって、所望のｖbb電圧レベルを維持する場合にｖbbポンプ４４であるＰ１を活動化する。
【００２９】
ｖbb電圧３２は、基準電圧ｖref４２を比較器ＣＯＭ１ ３６に関して変化させることにより、異なるレベルに調整される。これにより、以下の２通りの条件の場合にｖbb電圧３２の調節を活動化することができる。
ａ）ｖbbポンプ４４によりｖbb_net３４を充電することによって実行される−１Ｖから他の低電圧レベル、たとえば、−１．５Ｖへの調節
ｂ）漏れ電流によりｖbb_net３４を放電することによって実行される−１Ｖから他の高電圧レベル、たとえば、０Ｖへの調節
【００３０】
しかし、どちらの場合も、最終電圧レベルに到達するために必要な時定数を考慮しなければならない。
【００３１】
テスト・コードの設計実現は、内部テスト・コード信号３０に応じて１組の様々な基準電圧を比較器入力に供給することによって実施される。テスト・コード信号はＩＰＬ−ＤＥＣ ＩＭ１回路４６でデコードされ、適切な基準電圧４２が比較器３６の入力に多重化される。図２は以下の基準電圧に関する３通りの発生源を示している。
ａ）グローバル電圧基準４８ＶREFはｐウェル電圧レベルのデフォルト値を設定する。
ｂ）抵抗分割器５０は、デコードしたテスト信号に応じて様々な基準電圧レベルＲＥＦ１およびＲＥＦ２（それぞれ５２および５４）を発生する。
ｃ）たとえば、Ｇピン（REF_G_PIN）５６を介して供給可能なテスト・コード制御基準電圧
【００３２】
図３は、このｖbb調節装置の実施の形態の概略図である。この調節装置は、１）ＩＰＬデコード論理回路６０、２）基準電圧発生器７０、３）ＩＰＬ電圧基準マルチプレクサ８０、４）ｖbbフィードバック回路９０、５）差動増幅器回路１００という５つの機能部分に分化することができる。
【００３３】
ＩＰＬデコード論理回路
ＩＰＬデコード論理回路６０は、７つのＮＡＮＤ３ゲート６２と、３つのインバータ・ゲート（ＩＮＶ）６４からなる。３つのＩＰＬ入力信号ＴＭ１、ＴＭ２、ＴＭ３は、通常、ＴＭ＜１：３＞として表され、７つの出力信号ＶＲＭＸ＜０：６＞６６のうちの１つが活動化されるようにデコードされる。表ＩはＩＰＬデコード論理回路を識別するものである。
【表１】
デコードされた信号ＶＲＭＸ（＃）６６は電圧基準マルチプレクサ・ブロックを制御する。ＩＰＬ信号であるＴＭ１、ＴＭ２、ＴＭ３のうちの１つ、またはＴＭＧｖbbＲが活動状態である場合、信号ＴＭＲｖbb６８が論理ハイに移行し、基準電圧発生器をＯＮにし、電圧基準マルチプレクサ回路内の第２のマルチプレクサ段を切り替える。信号ＴＭ＜１：３＞およびＴＭＧｖbbＲは、ＮＯＲゲート６９により論理的に分析され、ＮＡＮＤゲート６７に入力を供給する。
【００３５】
基準電圧発生器
基準電圧発生器機能７０は、直列に接続された８つの抵抗器（Ｒ０〜Ｒ６）とＲｖｉｎｔによって実行することができる。これらの抵抗器は、内部電圧レベル（Ｖｉｎｔ）７２と周辺回路用の内部電圧とＶssまたは接地電圧（ＧＮＤ）との間の分圧器ネットワークとして動作する。また、そのソースがＶssに接続され、ドレイン７６が直列抵抗器Ｒ０に接続されたＮＦＥＴ ＭＯＳトランジスタ７４もこれらの抵抗器と直列になっている。このトランジスタのゲートは、ＴＭＲＶbb６８信号によって制御され、信号ＴＭＲＶbb６８が論理「１」の電圧レベルに等しくなるとその抵抗器を通る電流経路をＯＮにし、信号ＴＭＲＶbbが論理「０」の電圧レベルに等しくなるとその電流経路をＯＦＦにする。発生された電圧レベルＵ＃（Ｕ０〜Ｕ６）は以下の分圧器式に応じて計算される。
Ｕ＃＝（Ｒ＃／Ｒtotal）＊Ｕtotal
式中
Ｕtotal＝ｖint−ＧＮＤ ボルト単位
Ｒtotal＝Ｒ０＋Ｒ１＋．．．＋Ｒｖint オーム単位
Ｒ＃＝Ｕ＃とＧＮＤとの間の抵抗 オーム単位
【００３６】
ＩＰＬ電圧基準マルチプレクサ
電圧発生器から比較器（ＣＯＭ１）３６への様々な電圧レベル（Ｕ＃）の多重化は２つの段で行われる。第１段は、２つのインバータＩinv1８２ａおよびＩin８２ｂと、２つのパス・ゲートＩpg1８３およびＩpg2８４とを有する２：１マルチプレクサ８１である。ＩＰＬが活動状態ではない場合、グローバル基準電圧ＶＲＥＦ４８はＣＯＭ１ ３６に多重化される。第２段８２は、ＩＰＬデコード論理ブロック６０で発生されたデコード済みＩＰＬ信号ＶＲＭＸ＃またはＩＰＬ信号ＴＭＧｖｂｂＲに依存する８：１マルチプレクサである。第２段８２は８つのインバータＩＮＶと８つのパスゲートＰＧとを含む。ＩＰＬ信号ＴＭ１、ＴＭ２、ＴＭ３のうちの１つまたは複数あるいはＩＰＬ信号ＴＭＧｖｂｂＲが活動状態である場合、電圧Ｕ＜０：６＞またはＴＭｖｂｂＲ８５は、第２段によりノードＵ＃ＴＭｖｂｂＲ８６に多重化され、第１段８１によりノードＶref４２に多重化され、それが差動増幅器ＣＯＭ１ ３６の入力になる。基準電圧ＴＭｖｂｂＲ８５は、集積回路チップ上で内部で発生されずに、Ｇ−ＰＩＮにより外部で引き出される。
【００３７】
Ｖｂｂフィードバック回路
ｖbb電圧レベルは、内部電圧ｖint７２とｖbb電圧３２との間で分圧器９０として動作する２つの抵抗器により検出され、フィードバックされる。信号ｖbb_fb４０は、２つの抵抗器Ｒｖint９６とＲｖbb９８との間に接続され、差動演算増幅器ＣＯＭ１ ３６の入力に電気接続される。
【００３８】
差動増幅器回路
比較器ＣＯＭ１ ３６を有する差動増幅器回路１００は、基準電圧Ｖref４２とｖbbフィードバック電圧ｖbb_fb４０とを比較し、比較器出力信号ＰｕｍｐＯｎＯｆｆ１０２によりｖbbポンプ４４の活動化を制御する。基準電圧Ｖref４２がフィードバック電圧ｖbb_fb４０より高い場合、出力信号ＰｕｍｐＯｎＯｆｆ１０２はロー（論理レベル０）になり、ポンプがＯＦＦになることを意味する。逆に言えば、基準電圧レベルがフィードバック電圧より低い場合、出力信号ＰｕｍｐＯｎＯｆｆはハイ（論理レベル１）になり、ポンプはＯＮ状態になる。図３では、信号ｖCMN１０４は同相基準電圧であり、信号ＢｉａｓＳＷ１０６は差動増幅器を活動化するためのスイッチからの信号を表している。
【００３９】
ｐウェル電圧を変化させることにより保持時間関連障害を検出するために本発明を適用することの利点は、複数読取りリップル・ビット（ＭＲＲＢ）テスト・フローの一例に示されている。ＭＲＲＢテストは、セルの保持時間問題による単一セル障害を検出するために使用する。したがって、完全なメモリが書き込まれた後、各ビット（単一セル）は最高６４回まで繰返し読み取られる。プレート電圧（ｐウェル電圧）ｖbbは、テスト全体の間、一定の電圧レベルＶnomに保持される。Ｖnomはチップ動作中の公称ｖbb電圧レベルである。テスト結果は、作動不能になったセルを示すビット障害マップにすることができる。この方法により障害を検出するためのテスト時間はかなり長くなる。
【００４０】
従来は、図４を参照すると、テスト電圧ｖbbはＶnomに設定される（２００）。次に単一セル＃０が読み取られ（２０２）、６４回繰り返される（２０３）。次に、単一セル＃１が読み取られ（２０４）、６４回繰り返される（２０５）。この動作は、単一セル＃６４が読み取られる（２０６）まで連続して実行され、６４回繰り返される（２０７）。次にビット・マップの単一セルの障害が前の読取りステップから判定される（２０８）。
【００４１】
読取り動作中にｖｂｂ電圧レベルを変化させる方法により、閾値下漏れまたは接合漏れによる保持時間問題を有するメモリ・セルをかなり短いテスト時間で検出することができる。基本的なテスト機能は従来の方法と同じままであるが、各単一セルの読出しは６４回から４回に減少する。
【００４２】
図５は、本方法のテスト・フローを示している。２通りの経路が取られ、一方はｐウェル電圧が論理ハイ（ＶH）になっている場合（３００）であり、もう一方はそれが論理ロー（ＶL）になっている場合（４００）である。どちらの場合も、単一セル＃０〜＃６４Ｍが読み取られるが（３０１、３０２、４０１、４０２）、反復読取りは６４回ではなく、わずか４回である。したがって、この新しい技術の実施により、テスト時間の短縮（効率化）を実現することができる。
【００４３】
障害メカニズム（閾値下または接合漏れ）に応じて、より高いＶH（より大きい正の値）またはより低いＶL（より大きい負の値）のｖbb電圧レベルが印加される。この新しい電圧レベルＶH、ＶLは、実験データにより、またＳｈｍｏｏテスト・パターンに基づいて定義される。
【００４４】
ｖbbレベルをより高い値に増加することにより、閾値下漏れ電流は増加するのに対し、ｖbbをより低いレベルに低下させることにより、接合漏れが障害の原因になる。実験データに基づいて、ＶH、ＶLの各ｖbbレベルを使用して、２通りの漏れ電流について保護帯域を設定することができる。
【００４５】
図６は、それぞれＶHおよびＶLのテスト・フローの時間間隔１Ｈ〜４Ｈおよび１Ｌ〜４Ｌの関数としてｖｂｂ電圧を示している。図６の電圧対時間曲線に対応するテスト・フロー図は図７に示す。これらの図に含まれる情報に基づいて、以下の表IIに示すように、２通りのテスト方法のタイミング要件の計算を実行することができる。
【表２】
図６のテスト・フロー図に示すように、初期プログラム・ロード（ＩＰＬ）モードまたはテスト・モードは定義された入力順によって活動化される。
【００４７】
表IIに示す読出し時間の計算は、入出力構成（×１６、×８、または×４）、読取り回数、サイクル時間ｔrcによって決まる。
【００４８】
時間セグメント１〜４（図６の１Ｈ〜４Ｈおよび１Ｌ〜４Ｌ）について図６および図７を参照すると、４つの個別ステップが進行する。
１．ＩＰＬモードまたはテスト・モードは定義された入力順によって活動化される。ｐウェル電圧（ｖbb）は公称電圧レベルになる。（ｔ＝１Ｈ、１Ｌ）
２．活動化されたテスト・モードに応じて、ｖbb-netが約１μＡの放電電流でフィードバック経路の抵抗分割器回路によりＶHまで放電されるかまたはｖbbポンプを活動化することにより約１ｍＡの充電電流でｖbb-netがＶLまで充電され（ｔ＝２Ｌ）、必要な時間は表IIに示すとおりである。
３．電圧レベルＶLまたはＶHに到達すると、ＭＲＲＢテストが実行される。（ｔ＝３Ｈまたは３Ｌ）
４．次にテスト・モードを終了し、電圧は表IIに示す適切な時間でデフォルト値または公称値に到達できるようになる。
【００４９】
タイミング要件の計算によると、テスト方法のテスト時間は、この方法を実施した結果として大幅に削減され、主にセルごとの読出し回数に依存することが分かる。ｐウェルのｖbb-net電圧の充電および放電では、必要なテスト時間がＭＲＲＢテスト自体よりかなり減少する。
【００５０】
本発明はｐウェル内のＮＦＥＴアレイ・デバイスによる技術について示したものであるが、ここに記載した方法および装置の技術および実施はＰＦＥＴアレイ・デバイスを備えたｎウェルについても適用可能である。このような実施では様々な電圧レベルが必要になると思われるが、可変バックバイアス電圧の主要部分は一定かつ不変のままである。
【００５１】
本発明は、ｐウェル接合を変化させることに基づいてメモリ・デバイスの単一ビット障害をグループ化することにより、漏れ電流、接合電流、閾値漏れ電流による単一ビット障害の特徴付けを容易にするためのテスト装置および方法を提供する。本発明により、テスト・オペレータは、パッケージ化メモリ・デバイスに関する様々な障害メカニズムを区別することができ、それにより、保有関連障害に関するテスト時間を短縮する。
【００５２】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００５３】
（１）半導体メモリ・デバイスのｐウェル電圧を調節するための欠陥漏れスクリーン・テスト装置にして、
初期プログラム・ロード論理信号を供給するように適合されたテスタと、
論理回路を有する半導体メモリ・デバイスとを含み、
前記論理回路が、
デコード入力信号とデコード出力信号とを有し、前記初期プログラム・ロード論理信号をデコードするように適合された初期プログラム・ロード・デコード論理回路と、
基準電圧発生器回路と、
初期プログラム・ロード電圧基準マルチプレクサ回路と、
ｐウェル電圧フィードバック回路と、
差動増幅器回路とを含む、欠陥漏れスクリーン・テスト装置。
（２）前記初期プログラム・ロード・デコード論理回路が、
複数のＮＡＮＤゲートと、
複数のインバータ・ゲートとを含み、
前記デコード入力信号の論理組合せが前記デコード出力信号の様々な論理出力を活動化する、上記（１）に記載の装置。
（３）前記デコード出力信号が前記基準電圧発生器回路用の基準電圧を制御する、上記（２）に記載の装置。
（４）前記基準電圧発生器回路が、
接地電圧信号に関して内部電圧信号と周辺回路電圧を低下させるように適合された分圧器と、
前記分圧器と直列のトランジスタとを含む、上記（１）に記載の装置。
（５）前記ｐウェル電圧フィードバック回路が、分圧器出力信号を有する分圧器を含み、前記分圧器出力信号が前記差動増幅器回路への入力として使用されるように、前記分圧器を内部電圧信号およびｐウェル電圧信号に接続することができる、上記（１）に記載の装置。
（６）前記差動増幅器回路が、複数の差動増幅器入力信号と少なくとも１つの差動増幅器出力信号とを有し、前記複数の差動増幅器入力信号のうちの１つとして前記初期プログラム・ロード基準マルチプレクサ回路から基準電圧信号を受け取り、前記複数の差動増幅器入力信号のうちのもう１つとして前記ｐウェル電圧フィードバック回路から電圧信号を受け取るように適合され、前記差動増幅器回路が前記基準電圧信号とｐウェル電圧フィードバック信号とを比較するように適合され、前記差動増幅器出力信号によりｐウェル電圧ポンプの活動化を制御するように適合される、上記（１）に記載の装置。
（７）前記ｐウェル電圧ポンプの前記制御が、基準電圧信号のレベルがｐウェル電圧フィードバック信号のレベルより高いときの前記差動増幅器出力信号用の第１の論理電圧レベルと、基準電圧信号のレベルがｐウェル電圧フィードバック信号のレベルより低いときの前記差動増幅器出力信号用の第２の論理電圧レベルであって、前記第１の論理電圧レベルとは異なる第２の論理電圧レベルとを含む、上記（６）に記載の装置。
（８）ｐウェル電圧を調節するための装置において、
電子論理信号をデコードするための手段と、
デコードした論理信号に依存する基準電圧信号を生成するための手段と、
前記基準電圧信号を多重化するための手段と、
ｐウェル電圧信号を供給するための手段と、
前記ｐウェル電圧信号と前記基準電圧信号とを比較するための手段と、
その比較に依存する出力信号を生成するための手段とを含む装置。
（９）メモリ・セル・バックバイアス電圧のテスト・コード変調のためのパッケージ・レベル漏れ特徴付け装置において、
入力信号をデコードし。出力信号をデコードするように適合された初期プログラム・ロード・デコード論理回路であって、前記デコード入力信号の論理組合せが前記デコード出力信号の様々な論理出力を活動化する初期プログラム・ロード・デコード論理回路と、
接地電圧信号に関して内部電圧信号と周辺回路電圧を低下させるように適合された分圧器と、前記分圧器と直列のトランジスタとを有する基準電圧発生器回路と、
第１段と第２段とを有する初期プログラム・ロード電圧基準マルチプレクサ回路であって、前記マルチプレクサが、前記電圧基準発生器によって生成された複数の電圧信号を選択するように適合され、選択した信号を差動増幅器回路に出力するように適合される初期プログラム・ロード電圧基準マルチプレクサ回路と、分圧器出力信号を有するバックバイアス分圧器を含むバックバイアス電圧フィードバック回路であって、前記分圧器出力信号が前記差動増幅器回路への入力として使用されるように、前記分圧器が基準電圧信号とバックバイアス電圧フィードバック信号に接続されるバックバイアス電圧フィードバック回路と、
２つの差動増幅器入力と１つの差動増幅器出力とを有する前記差動増幅器回路であって、前記差動増幅器入力が前記初期プログラム・ロード基準マルチプレクサ回路から基準電圧信号を受け取り、前記バックバイアス電圧フィードバック回路から電圧信号を受け取るように適合され、基準電圧信号とバックバイアス電圧フィードバック信号とを比較するように適合され、前記差動増幅器出力によりバックバイアス電圧ポンプの活動化を制御するように適合される前記差動増幅器回路とを含む、パッケージ・レベル漏れ特徴付け装置。
（１０）前記バックバイアス電圧ポンプの制御が、前記基準電圧信号のレベルが前記バックバイアス電圧フィードバック信号のレベルより高いときに前記差動増幅器出力信号について論理ローの電圧レベルを発生するように適合され、前記基準電圧信号のレベルが前記バックバイアス電圧フィードバック信号のレベルより低いときに前記差動増幅器出力信号について論理ハイの電圧レベルを発生するように適合される、上記（９）に記載装置。
（１１）複数のメモリ・セルとｐウェル電圧とを有する集積回路メモリ・デバイスのセル保持時間関連障害の漏れ原因を検出するためのテスト方法において、
ａ）初期プログラム・ロード命令をデコード可能な論理回路を前記集積回路メモリ・デバイスに設けるステップと、
ｂ）メモリ・セル読取り中に前記メモリ・セルのそれぞれの前記ｐウェル電圧を変化させるステップと、
ｃ）前記メモリ・セルのそれぞれの様々なｐウェル電圧の関数として保持時間の合格／不合格基準を決定するステップと、
ｄ）漏れ電流の様々なタイプ別に前記メモリ・セルの障害をグループ化するステップと、
ｅ）初期プログラム・ロード・コマンドにより前記メモリ・デバイスの論理回路に制御信号を送るステップと、
ｆ）前記メモリ・デバイスの前記ｐウェル電圧を監視し変化させるステップとを含むテスト方法。
（１２）前記ｐウェル電圧を監視し変化させる前記ステップ（ｆ）が、
１）少なくとも２つの比較器入力と少なくとも１つの比較器出力とを有する比較器回路に前記ｐウェル電圧をフィードバックするステップと、
２）通常のＩＣチップ動作中に前記ｐウェル電圧と基準電圧とを比較するステップと、
３）前記比較器出力に基づいて電圧ポンプ回路を活動化して前記ｐウェル電圧を変化させるステップとを含む、上記（１１）に記載の方法。
（１３）前記ｐウェル電圧を比較する前記ステップ（２）が、前記ｐウェル電圧レベルが前記比較器への基準電圧入力に関して低下する場合に前記基準電圧を変化させることによって前記ｐウェル電圧が調節されるように前記ｐウェル電圧を調節するステップをさらに含む、上記（１２）に記載の方法。
（１４）電圧ポンプ回路を活動化する前記ステップ（３）が、
ｉ）前記電圧ポンプによって前記ｐウェル電圧回路内のキャパシタを充電することにより前記ｐウェル電圧を−１ボルトからより低い電圧レベルに変化させるステップと、
ii）漏れ電流によって前記ｐウェル電圧回路内のキャパシタを放電することにより前記ｐウェル電圧を−１ボルトからより高い電圧レベルに変化させるステップとをさらに含む、上記（１２）に記載の方法。
（１５）複数のメモリ・セルと所定のｐウェル電圧とを有する集積回路メモリ・デバイスの保持時間関連障害を検出するためのテスト方法において、
ａ）論理ビットによって前記複数のメモリ・セルのそれぞれに書き込むステップと、
ｂ）少なくとも２通りの漏れ電流を測定するために読取り動作中に前記ｐウェル電圧を変化させて前記論理ビットを読み取るステップと、
ｃ）前記少なくとも２通りの漏れ電流測定値に基づいて保持時間問題を有する前記メモリ・セルを検出するためにビット障害マップを生成するステップとを含むテスト方法。
【図面の簡単な説明】
【図１】ｐウェルおよびＮＦＥＴアレイ・デバイスを備えたメモリ・セルの断面図である。
【図２】ＩＰＬによりｐウェル電圧を変化させるための電気回路の機能ブロック図である。
【図３】この欠陥漏れスクリーン・テスト装置（ｖbb電圧調節システム）の実施形態の概略図である。
【図４】メモリ・デバイス用のビット障害マップを決定するための流れ図である。
【図５】ｐウェル電圧を変化させることにより単一セル障害を検出するテスト・フローのための流れ図である。
【図６】離散時間間隔で変化するｐウェル電圧を示すための時系列図である。
【図７】図６の離散時間間隔でテスト方法の諸ステップを示す流れ図である。
【符号の説明】
６０ ＩＰＬデコード論理回路
６２ ＮＡＮＤ３ゲート
６４ インバータ・ゲート（ＩＮＶ）
６７ ＮＡＮＤゲート
６９ ＮＯＲゲート
７０ 基準電圧発生器
７４ ＭＯＳトランジスタ
７６ ドレイン
８０ ＩＰＬ電圧基準マルチプレクサ
８１ ２：１マルチプレクサ
８２ ８：１マルチプレクサ
８２ａ インバータ
８２ｂ インバータ
８３ パス・ゲート
８４ パス・ゲート
９０ 分圧器
９６ 抵抗器
９８ 抵抗器
１００ 差動増幅器回路
Claims (10)
- 半導体メモリ・デバイスのｐウェル電圧を調節するための欠陥漏れスクリーン・テスト装置にして、
初期プログラム・ロード論理信号を供給するように適合されたテスタと、
論理回路を有する半導体メモリ・デバイスとを含み、
前記論理回路が、
デコード入力とデコード出力とを有し、前記初期プログラム・ロード論理信号を前記デコード入力に受け取り、前記初期プログラム・ロード論理信号をデコードして、前記デコード出力にデコード出力信号を発生する初期プログラム・ロード・デコード論理回路と、
前記初期プログラム・ロード・デコード論理回路の前記デコード出力信号に応じた基準電圧を発生する基準電圧発生器回路と、
第１入力及び第２入力並びに出力を有する差動増幅器回路と、
前記基準電圧発生器回路からの前記基準電圧を前記差動増幅器回路の前記第１入力に通過させる初期プログラム・ロード電圧基準マルチプレクサ回路と、
ｐウェル電圧フィードバック信号を前記差動増幅器回路の第２入力にフィードバックするｐウェル電圧フィードバック回路と、
入力が前記差動増幅器回路の出力に接続され、出力がｐウェルに接続されたｐウェル電圧ポンプとを備え、
前記差動増幅器回路は、前記第１入力の前記基準電圧が前記第２入力の前記ｐウェル電圧フィードバック信号より高いときに第１論理電圧レベルを前記ｐウェル電圧ポンプの前記入力に与え、前記第１入力の前記基準電圧が前記第２入力の前記ｐウェル電圧フィードバック信号より低いときに前記第１の論理電圧レベルとは異なる第２論理電圧レベルを前記ｐウェル電圧ポンプの前記入力に与えることを特徴とする、欠陥漏れスクリーン・テスト装置。 - 前記初期プログラム・ロード・デコード論理回路が、
複数のＮＡＮＤゲートと、
複数のインバータ・ゲートとを含み、
前記初期プログラム・ロード論理信号の論理組合せが前記デコード出力信号の様々な論理出力を活動化する、請求項１に記載の装置。 - 前記基準電圧発生器回路が内部電圧レベルと接地レベルとの間に直列に接続された分圧器及びトランジスタを含む、請求項１に記載の装置。
- 前記ｐウェル電圧フィードバック回路が、内部電圧レベルと前記ｐウェル電圧との間に接続され、前記ｐウェル電圧フィードバック信号を分圧器出力信号として発生する分圧器を含み、前記ｐウェル電圧フィードバック信号が前記差動増幅器回路の前記第２入力に印加される、請求項１に記載の装置。
- 前記基準電圧発生器回路が内部電圧レベルと接地レベルとの間に直列に接続された分圧器及びトランジスタを含み、前記初期プログラム・ロード・デコード論理回路が前記初期プログラム・ロード論理信号に応答して前記トランジスタをターン・オンして前記基準電圧発生器回路を活動化する、請求項１に記載の装置。
- 前記初期プログラム・ロード電圧基準マルチプレクサ回路は、前記基準電圧発生器回路からの前記基準電圧を通過させる第２段と、ｐウェル電圧レベルの公称値及び前記第２段からの前記基準電圧を受け取り、前記初期プログラム・ロード論理信号が活動状態である場合に前記第２段からの前記基準電圧を前記差動増幅器回路の前記第１入力に通過させ、 前記初期プログラム・ロード論理信号が活動状態でない場合に前記ｐウェル電圧レベルの公称値を前記差動増幅器回路の前記第１入力に通過させる第１段とを有する、請求項１に記載の装置。
- メモリ・セル・バックバイアス電圧のテスト・コード変調のためのパッケージ・レベル漏れ特徴付け装置において、
デコード入力とデコード出力とを有し、前記初期プログラム・ロード論理信号を前記デコード入力に受け取り、前記初期プログラム・ロード論理信号をデコードして、前記初期プログラム・ロード論理信号の論理組合せに応じたデコード出力信号を前記デコード出力に発生する初期プログラム・ロード・デコード論理回路と、
内部電圧レベルと接地レベルとの間に直列に接続された分圧器及びトランジスタを含み、前記初期プログラム・ロード・デコード論理回路の前記デコード出力信号に応じた基準電圧を発生する基準電圧発生器回路と、
第１入力及び第２入力並びに出力を有する差動増幅器回路と、
前記基準電圧発生器回路からの前記基準電圧を前記差動増幅器回路の前記第１入力に通過させる初期プログラム・ロード電圧基準マルチプレクサ回路と、
ｐウェル電圧フィードバック信号を前記差動増幅器回路の第２入力にフィードバックするｐウェル電圧フィードバック回路と、
入力が前記差動増幅器回路の出力に接続され、出力がｐウェルに接続されたｐウェル電圧ポンプとを備え、
前記差動増幅器回路は、前記第１入力の前記基準電圧が前記第２入力の前記ｐウェル電圧フィードバック信号より高いときに第１論理電圧レベルを前記ｐウェル電圧ポンプの前記入力に与え、前記第１入力の前記基準電圧が前記第２入力の前記ｐウェル電圧フィードバック信号より低いときに前記第１の論理電圧レベルとは異なる第２論理電圧レベルを前記ｐウェル電圧ポンプの前記入力に与え、前記初期プログラム・ロード・デコード論理回路が前記初期プログラム・ロード論理信号に応答して前記トランジスタをターン・オンして前記基準電圧発生器回路を活動化することを特徴とする、 パッケージ・レベル漏れ特徴付け装置。 - 前記初期プログラム・ロード・デコード論理回路が、
複数のＮＡＮＤゲートと、
複数のインバータ・ゲートとを含み、
前記初期プログラム・ロード論理信号の論理組合せが前記デコード出力信号の様々な論理出力を活動化する、請求項７に記載の装置。 - 前記ｐウェル電圧フィードバック回路が、内部電圧レベルと前記ｐウェル電圧との間に接続され、前記ｐウェル電圧フィードバック信号を分圧器出力信号として発生する分圧器を含み、前記ｐウェル電圧フィードバック信号が前記差動増幅器回路の前記第２入力に印加される、請求項７に記載の装置。
- 前記初期プログラム・ロード電圧基準マルチプレクサ回路は、前記基準電圧発生器回路からの前記基準電圧を通過させる第２段と、ｐウェル電圧レベルの公称値及び前記第２段からの前記基準電圧を受け取り、前記初期プログラム・ロード論理信号が活動状態である場合に前記第２段からの前記基準電圧を前記差動増幅器回路の前記第１入力に通過させ、前記初期プログラム・ロード論理信号が活動状態でない場合に前記ｐウェル電圧レベルの公称値を前記差動増幅器回路の前記第１入力に通過させる第１段とを有する、請求項７に記載の装置。
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