TW472266B - Apparatus and method for performing a defect leakage screen test for memory devices - Google Patents

Apparatus and method for performing a defect leakage screen test for memory devices Download PDF

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Description

472266 五、發明說明（1) 發明背景 1 ·發明範疇 本發明是與半導體裝置及尤其；有關，如 動態隨機存取記憶裝置（DRAMS)。 .............7 2.相關技藝描述 曰對每—個動態隨機存取記憶裝置而言5在測試流程後段 疋—^.3-.…ί—乱势及梃組測—弩。這些測試的目的是 筛檢出夺ΐ::互:¾及考化所引起單元失效所產生之所有應 士。這些測試，對記憶單元執行一種臨界_檢及品質4 定，例如動態隨機存取記憶裝置單元，用以幫助確認模組 層失效有關的記憶時間。記憶時間舍漏電電海決定，該漏 f流具„有,,將T疋之高電摩或11 ^ 生在動態隨機存取記情妒wx u表置早兀’就如同半導體物理學所 預期的，但在相對於數耖4 „ , σ η 数I s己憶時間，此漏電流值非常低。 目前測試過的動態隨機存取 - ,. 何卄取圮憶裝置可保證的記憶時間一 般在1 2 8微秒.。此一非當柄+ ^ & 士 TJ1 電電流界限' ^ 秒時間内。這些單元以”：介於；正”數 題。因此，期望能設計出二=^.ς及可此會叙生可#性問 些單元、Ϊ3後t生退彳h 些°^试的方法：硃辨識及監視這 ^來—完成。〜……。沒些單元的辨識是藉由訊號界凰 _ ________—----------- V. 訊號界限測試的目的县細 οα _ 一此^ 疋辨識晶片上比所有其他單元衰弱 的单.兀。适些农弱之單亓 A日 一 干ϋ衣羽 .經吊疋.由許多缺陷所造.成。雖
第7頁
⑵ 五、發明說明 然’ 一個較衰弱的單元在初始製造後， t 條件下正常工作，它或許會隨著時間或應力在特別的作業 後，它可能會在模組組裝，或老化應力 而退化，稍 後失效。 刀和試，或顧客使用 為了要辨識正確的失效機構，目前許 幾種既完全又深入的分析。由於技術之二DI' f方法需要 加記憶單元的數目，需要更多的時間來、、彳二/ 5G憶裝置增 ，丄 ♦别式記愫奘罟，1：义 檢測出有缺陷的位元後，再辨識失效機構的特d、豆 經由〃物理失效分析（PFA)〃，分析及辨識這些缺陷模组<的 任何根本原因。物理失效分析是-種既徹底.又 喝知。生產力之增加藉著提供物理失效分析的分析 、夕有關預期的失效機構及失效分類的細部數據， 建成。 電^.皮模型’及改變更新循環，時間裝置..中之任何屣 〜I弓丨起兄懷體單A的電流減少，:因此，也減少了記 元^間.。圖1描述一種具有一 p-井12之η-多矽晶記憶體單 元及一種NFET陣列裝置14及字元線16之剖面。記憶體單 電!!多石夕晶之接觸面積及平板電壓面積1 8形成一種單元 偏^器。Ρ—井電堡是維持著一負電位並形成陣列裝置的反 流^ 其具有電連接經由Ρ -井接觸2 6。尤其是兩種漏電電 產生—接面漏電20，1似及次門限漏電22 ’ Isub，可以同時 之。接面電流是在P~井12的pn-接面及單元的η-擴散14 間％成。次門限漏電是表示位於位元線24及當陣列關閉
第8頁 472266 五、發明說明（3) 之早元之間的電流。也就是’字元線1 6之電彳立是在零伏 特。反偏壓（P-井電壓）之任何改變將影響上述兩種漏電電 流。 位兀失效之此力，仍然是本技 因此，辨識記憶相關單 ______ _____ w你& /+、仪 藝的挑戰，到目前為止，仍以一種無效岸的改變裝置的更 新循環時間來完成。 藉由一種須(試碼建立特別測試絛m择，刊載在美國 專利?^〇3.5,4 69,39 3 及5,544，108，分別在 1 99 5 年的11月21 日及1996年的8月6日發給M.Thomann。第一種測試條件是 連接共同感應電流陣列中未選擇的一半的位元線至已選擇 的一半的位元線，以產生兩倍的位元線電容與隨後發生的 二半，讀取，訊號量電位。第二種方法是藉由調整單元電容 器平板電壓以減少，讀取，之界限，而單元電容器平板電壓 根據位元線讀取基準電壓量可降低邏輯層"丨"或 ，"〇”之節點電壓。第三種方法是連接較高層的位== 道測試模式開關或是同一開關相連接的賣 準電壓到-個外部電容基準。這些相似的方 h取基 丁^^1!(：111披露於美國專利肋.5’339,273，1994年8月16公 這些訊號界限的測試方法 衰弱讀取輸出電荷之單元。 種可能缺陷造成的接面果， 例如：高接面漏電電流，高 低單元電容以及高連接電P且 可用以辨識比其他單元具有較 較哀弱§買取輸出電荷可以^是數^ 或是在單元中有異常的情況， 次門限電流，寄生漏電路徑， 。在一些先前技藝測試的方法
第9頁
472266 五、發明說明（4) 下，仍有一些困難去明確的指出 由於先前技藝的一些問題與不起失致的原因。 是提供一測試裝置及方法來辦識緣於所以本發明的目標， 或是次門限漏電電流造成之特殊單二漏電電流，接面電流 時間失效。 —位元失效，單元記憶 士!"月的▲另—目標是’雙供一測試卜 裝層師檢測試’該包裝層筛ϋ巧 λ直及方法來執行包 置的不同失效機構。 、DI可分辨出已包裝記憶裝 迄今，本發明的另一目標是，提 縮气在測試記憶裝置中記憶相關單ς硎試裝置及方法來 間。 失政所須之測試時 本發明的其他優點有些是明顯的， 獲得了解。 有些則可以從規格上 以上及其他的目標與優勢，其很 技術’將在本發明中達成，在第—彳頌的是技藝中的一項 向於一用以調整一半導體裳置之二:::中，本〜梦明將朝: 柯.生裝置該裝置包含：—測試者^電壓之缺陷漏電筛檢 入邏輯訊號；以及具有邏輯電以提供初始程序裝 有將輪入及輸出訊號解碼之初始程序：：：置包含：-具 用於將初始程序裝入邏輯訊號解碑；二以 饋電…-差動放大…電路〜井電厂堅反 初始程序裝入解石馬邏輯電路包含··—複數個議閉；及 472266 五、發明說明（5) 一複數個反 用以啟動將 基準電壓 與接地電壓 電壓分壓器 以電性連接 初始程序 一第二階段 產生器所產 放大器電路 P-井電壓 電壓分壓器 電壓訊號， 放大器電路 相器閘； 解碼輸出 產生器電 訊號有關 網路串聯 串聯之複 裝入電壓 ，其中， 生的複數 〇 反饋電路 ;此電壓 如此，電 之輸入。 其中， 訊號之 路包含 之内電 之電晶 數個電 基準多 多工器 個電壓 包含： 分壓器 壓分壓 將解碼輸入訊# 不同邏輯輪出虎之邏輯組合是 壓^分壓器網路用以減少 Μ汛號與周邊带%夕 Β* , 電路電壓；及愈 體。此電壓分懕游λ 队，、 阻器。 °。、..罔路包含一 :器！路包含：-第-階段盘 、擇—由電壓基準 破’及輸出選擇訊號到差動 :J有電壓分壓器輸出訊號之 ，接到一内電壓訊號及一Ρ-井 為輪出訊號是用以作為—差動 此二具有超過一個差動放大器輸入訊號及至少有— 放大盗輸出訊號之差動放大器電路，是用以接收來 始程序裝入基準多工器電路之基準電壓訊號以作為差動^ 大器輸入訊號中的一個，及接收來自於口_井電壓反饋 之電壓訊號以作為差動放大器輸入訊號中的第二個，其 以比較基準電壓訊號與ρ_井電壓反饋訊號，且，經由差動 放大器輸出訊號用以控制Ρ -井電壓幫浦的啟動。 在第二個方向中，本發明是朝向於一用以調整井電壓 之裝置，包含.：將解碼電子邏輯訊號之方法；依據已解 之邏輯訊號以產生基準電壓訊號之方法；倍增基準電壓訊
第11頁 472266 五、發明說明（6) 號之方法；提供一 P -井電壓訊號；比較P -井電壓訊號與基 準電壓訊號之方法；及藉由比較接面果以產生一輸出訊號 之方法。 本發明的第三個方向，是朝向於一用以偵測漏電之測試 法，此漏電造成具有複數個記憶體單元.及P-井電壓之積體 電路記憶裝置的單元記憶時間之失效，包含： a) 提供具有解初始程序裝入指令能力之邏輯電路予積 體電路記憶裝置； b) 在記憶單元讀取期間，對每一記憶單元變化其p-井 電壓； c) 對於每一記憶單元決定記憶時間之通過或失敗準 則，該記憶時間是變化p -井電壓的函數； d) 藉由不同類型之漏電電流，以群集化記憶體單元； e) 經由初始程序裝入指令以傳送控制訊號至記憶裝置 之邏輯電路；及 f )監視並變化記憶裝置之p-井電壓。 步驟（f)是用以監視並變化P-井電壓，尚包含：1)反饋 P-井電壓至一具有至少兩個比較器之輸入及至少一個比較 器之輸出之比較器電路；2)在正常I C晶片作業期間，比較 P-井電壓與基準電壓；及3)依據比較器之輸出來啟動一電 壓幫浦以變化P-井電壓。 本發明的第四個方向，是朝向於一測試方法，此方法用 以檢測含複數記憶體單元及一已預定之P-井電壓之積體電 路記憶裝置的記憶時間相關失效，包含：a)寫入每一含邏
O:\63\63795.ptd 第12頁 472266 五、發明說明（7) 輯位元之複數記憶體單元；b)讀取邏輯位元，在讀取作業 期間並變化P-井電壓以量測至少兩個不同的漏電電流； 及，c)依據至少至少兩個不同的漏電電流之量測來產生一 位元失效圖，用以偵測含記憶時間問題之記憶體單元。 圖式之簡單說明 . 發明特徵相信是新穎的且發明之元件特性及特點如下列 附加專利申請範圍中所述。這些圖只是為了方便說明並沒 有按照比例來繪製。發明本身在組織及作業方法上，最好 是參考細部描述及其附圖以便更明白，其中： 圖1是具有一P-井及NFET陣列裝置之記憶體單元的剖面 圖。 圖2是經由IPL而變化p-井電壓之電路的功能方塊圖。 圖3是此缺陷漏電篩檢測試裝置（vbb調整系統）之具體實 施例之概要圖。 圖4是決定記憶體裝置之一位元失效圖之流程圖。 圖5是藉變化p-井電壓以偵測一單元失效的測試流程之 流程圖。 圖6是時間線路用以在不連繽的時間間隔中指不變化p -井電壓。 圖7是流程圖用以在圖6不連績的時間間隔中描述測試方 法的步驟。 較佳具體實施例之說明 本發明在描述較佳具體實施利中將可參考圖2-7，其中 相同的數字表示相同的發明性能。發明特徵是不需要按比
第13頁 47^266
472266 五、發明說明（9) ^ 效之間作分辨。 此程序之關鍵是在具有一測試碼"初始程序裂入（I p L ) 之模組層能夠變化p-井電壓，Vbb。這是可以籍由施行附加 邏輯在積體電路晶片來達成，該積體電路晶片可藉由測試 設備之I P L碼來啟動。 圖2是以方塊圖之形式來說明電子其利用經由測試器的 IP L訊號3 0調整變數vbb以改變p _井電壓電。 P-井電壓變化系統之主要功能如下：在節32之Vbb電壓或 在NET(圖為電容器Cvbb，34)具有電壓、★之（p__井）電壓是 被監視及經由一電阻器分壓器R丨，3 8反饋到一比較器 36CCOM1)。 R1之輸出電壓，反饋電壓4〇, Vbbfb是用以與 在正常晶片作業期間之基準電壓4 2，vrei來做比較’假如 vbb 32之電位相對於Vref 42減少，則Vbb^浦44，pl，<被 啟動’以維持所須之vbb電位。 藉改變與比較器C0M1 36有關之基準電壓¥“ 42以調整 vbb電壓3 2至不同電位。在兩個條件下，v電壓3 2之調整將 被啟動’· bb a) 從-IV調整到其他更高電位，例如，―丨，5V，此〆調 整疋vbb幫浦44用以使vbb_net34充電；或 b) 從-IV調整到其他更高電位，例如，，此〆調整是 漏電電流用以使vbb net34放電。 無論如何，在這兩種情況下’必須間常數需達 到最後電位。 ' u ·! 測試碼之設置施行是可藉由提供一組不同基準電壓到比
472266 五、發明說明（ίο) ' 較器之輸入及依據内部測試碼訊號3 〇來完成。此測試碼可 在IPL-DEC IM1電路46中被解碼，而適當基準電壓42其後 將倍增到比較器3 6之輸入。圖2顯示三種不同的基準電壓 來源： a) —總體的電壓基準48，Vref設定p—井電位之系統設定 值； b) —電阻分Μ器5 0依賴解碼測試訊號以產生不同基準 電位’REF1及REF2 ’（分別是52與54);或是， c) 測試碼用以控制基準電壓，該基準電壓可被供給， 例如，通道此G-pin(Ref_g_pin)56。 圖3是此vbb調整裝置之具體實施例之圖式。此調整裝置 可被分化為五個功能部分：1 ) I PL解碼邏輯6 〇 ; 2 ) —基準 電壓產生器70 ;3) — IPL電壓基準多工器80 ;4)vbb反饋電 路90 ;及5) —差動放大器電路1〇〇。 IPL解碼邏輯 此I P L解碼邏輯6 0由七個N A N D 3閘極6 2、與三個反相器閘 極（INV)64所組成。此三個IPL輸入訊號TM1，TM2及TM3， 一般稱為TM<1 .· 3> ’被解碼以致七個輸出訊號VRMX<0 : 6>66 中的一個被啟動。表I辨識I PL解碼邏輯。
第16頁 472266 五、發明說明（11) 表I : I P L解碼邏輯 TM1 TM2 TM3 VRMX(#) 0 0 0 Vrefdc 0 0 1 0 0 1 0 1 0 1 1 2 1 0 0 3 1 0 1 4 1 1 0 5 1 1 1 6 此已解碼訊號，VRMX ( #) 6 6，用以控制"電壓基準多工器 "方塊。假如IPL訊號TM1，TM2，TM3或TMGvbbR中的一個被 啟動，則訊號TMRvbb68將到一高邏輯，開啟11基準電壓產生 器"及在"電壓基準多工器電路"内切換第二階段之"多工器 "。 此訊號TM<l:3>及TMGvbbR是經由N0R閘極6 9作理論上的 分析及提供輸入到一NAND閘極67。 基準電壓產生器 "基準電壓產生器"功能70或許可與八個電阻器（R〇-R6) 及Rvint —起串聯執行。這些電阻器在内部電位（Vint)72 ，該（Vint)72是一週邊電路之内部電壓，與vss或"接地電 壓n (GND)之間可作為分壓器網路使用。又，與此些電阻器 串聯的是一"NFET MOS電晶體74"以其源極連接到Vss且没 極76連接到序列電阻器R〇。此電晶體之閘極是被ΤΜ=υ8 訊號所控制，且當訊號TMRVbb6 8等於一邏輯"1 11電位時該電 晶體會經由此電阻器來"開啟"電流路徑，或是當訊號 TMRVbb6 8等於一邏輯·' 〇"電位時該電晶體會經由此電阻器來
O:\63\63795.ptd 第17頁 472266 五、發明說明（12) '•關閉M電流路徑。此些已產生之電位U#(U0-U6)是依照電 壓分壓器之公式來計算： … u# - (R#/Rt〇tal) * ut〇ta, 在此，
Ut〇ui = vint - GND，以伏特為單位 以歐姆為單位
Rtotal = R〇 + +......+ Rv：„+ > R# =位於U#與GND之間的電阻，以歐姆為單位 IPL電壓基準多工器 ^從電壓產生器到比較器（C0M1)36之不同電位（U#)的倍增 是以兩階段來完成。在第一階段是一具有兩個反相器L 8 2a Lnv2 82b之2.: 1多工器8 1與兩個通過閘極ip。8 3及I 84。假如IPL沒有被啟動，則總體基準電壓Vref 是被 增到C0M1 36。此第二階段是一依賴解碼IPL訊號VRMX# ^ 是訊號TMGvbbR28:1多工器，此兩種訊號在"丨凡解碼 、二輯方塊60"中被生成。假如一個或更多的肌訊號tmi， ’TM3或IPL訊號TMGvbbR被啟動，此電壓u<〇.6>或 TjvbbR 85則被倍增至第二階段之節點u#TMvbbR 86且經由 rnMi &81至畴點Vref 42，該節點Vref 42是差動放大器 36之輸入。基準電壓TMvbbR⑺不是在内部之積體電 曰曰片上被生成，而是經由G-PIN從外部被強制生成。
Vbb反饋電路 此L電位是經由兩個電阻器被檢測及反饋，且在内部電 與Vbb電壓32之間作為一電壓分壓器⑽使用。此訊 〜^ 40是被連接在兩個電阻器“Μ 96及^的98之間’ 472266 發明說明（13) 且電性連接到差動運算放大器⑶们36之輸入。 差動放大器電路 具有比較器C0M1 36之差動放大器電路100是用以比較基 準電壓U與Vbb反饋電壓，vbbfb4Q，且經由比較器輸土出 訊號pump0n0ff 1〇2來控制Vbb幫潘44之啟動。假如基準 壓U 42是高於反饋電壓4〇，則輸出訊號
Pump〇n〇ff 1〇2是低的（邏輯位準〇)，其代表意思是幫浦在 關閉狀態。相反地，假如基準電壓是低於反饋電壓，則輸 出訊號PumpOnOff是高的（邏輯位準丨），其代表意思是幫 在開啟狀態。在圖3中’此訊號ν⑽1〇4是共用模式基 壓且訊號BiasSW 1〇6代表一來自於一開關之訊號用以啟 差動放大器。 上應用本，明來檢測因變化p_井電壓而引起之記憶相關失 效之優點是顯示在一多重讀取波紋位元（MRRB)測試流程之 例子中。此MRRB測試適用以檢測緣由於單元之記憶時間問 題所引起之單一單元失效。所以，在全部記憶體已經被寫 入之後，各個位元（單一單元）是被重複讀到6 4次。在整個 測試期間，此平板電壓（P-井電壓）Vbb皆維持在一常數電位 。在晶片作業期間，Vnmn是一額定電位Vbb。此測試接面 果可能是一"位元失效圖"其顯示一失效單元。以此方法來 檢測失效之測試時間是非常長的。 按照慣例，參考圖4.，此測試電壓vbb是被設定到v_ 2 0 0。其後，單一單元#〇被讀為202，且重複64次2〇3二接 下來，單一單元#丨被讀為20 4，且重複64次205。此動作會
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472266 五、發明說明（14) 連續被執行到單元# 6 4被讀為2 0 6為止，且重複6 4次2 0 7。 從前面一些"讀取11的步驟，其後此11位元"圖之一單一單元 失效被決定為2 0 8。 在"讀取"作業期間，改變vbb電位的方法是容許一偵測 記憶體單元之記憶時間的問題，該問題有一起因於次門限 漏電或者是在一極短時間内之接面漏電。此主要的測試功 能保留與以前相同的方法，無論如何，對每一單一單元之 讀取是從6 4次減少為4次。 圖5描述此瞬間方法之測試流程。兩種路徑被採用，一 種路徑其P-井電壓是在一高邏輯（Vh) 3〇〇，另—種路徑其 P~井電壓是在一低邏輯（vl) 4〇〇。在此兩種狀況，單〆單 几#0 - #64M是被讀為3(n，3〇2，4〇1與4〇2，無論如何， 那只是4次中之一次重複讀取，而不是64次。如此，測試 曰令間的減少是可以藉由此的技術來實現。 依賴失效機構（次門限或接面漏電），vbb電位之一高的 ^(更多正值）或一低的、可以在其後被應用。此新的電位 H ’—vL疋經由經驗數據與依據Shm〇〇測試模型來定義。 藉；^加此vbb電位至較高值，則次門限漏電電流將增加， 5之二ί二電位至較低值，則接面漏電將是失效的原 尤π、P带帝4 此、電位之vH及乂1^可以用來設定兩種 不同漏電電々IL之一個保護帶。 圖6所示刀另j為VH及^測試流程 此 間隔1H-4H及1L-4L之7紅A 丁您於呀間 ,B+ L之函數值。圖6之電壓對時間的曲線之 相關測試流程圖如_ 7 a - , . 口7所不。依據包含於這些圖形中之訊
第20頁 472266
息’此兩種測試法之時間需求的計算可以被執行，如下表 11所示。 表11 :每6 4M之晶片所需測試時間之計算 時間步驟 改良測試法 一般測試法 1.輸入LPL 所需時間是包含在時間 ， 步驟2中 不需要 2H Vbb放電 C = 100 nF ； V=1V, 1=1 μΑ ； t = 100 到 150 ms 不需要 2L Vbb-net 充電 c = 100 nF; V=1 V, 1=1 mA; t = 0.1 ms 3.MRRB測試時間 trc = 110 ns #reads = 4 xl6: (110ns * 4) * 64M/16 = 30s x8: (110ns * 4) * 64M/8 = 60s x4: (110ns * 4) * 64M/16 = 120s #reads = 64 xl6: 120s x8: 240s x4:480s 4H充電 C= lOOnF; V= IV, I = 1 mA; t = 0.1 ms 不需要 4L放電 C = 100 nF; V=1V, 1=1 j.iA ； t= 100 到 150 ms 如測試流程圖圖6所示，此初始程序裝入（丨pl )模式或測 試模式是以一已定義之進入順序來啟動。 READOUT時間之計算是依據I/O接面構（χ1 6，χ8，或 x4)，讀取數目及循環時間trc來計算，該計算如表丨丨所 示。 圖6及圖7，1到4 (1 Η-4H及1 L-4L在圖6中）的時間區段’ 以四個不連續的步驟進行：
O:\63\63795.ptd 第21頁 472266 五、發明說明（16) 1.此初始程序裝入（IPL)模式或測試模式 之進入順序來啟動，此p—井電麼(、 已定義 (t = lH，1LX。 邱疋電位 2口依據此被啟動之測試模式’此、㈣經 :2H)之電阻分壓器電路以—近似i "A之放電 ^是此vbb—net藉啟動Vbb幫浦以一近似i “之充；放二到 電（t = 2L)到VL ;此所需之時間在表n中被表示—s *充 3. 當一達到電位VL或\時’此MRRB測試則= 31{或3L) 〜〜饭執仃。（t = 4. 其後，退出此測試模式，且在表π所示之 間内，容許電位達到設定或額定值。 、十 、此而求％間之計算顯示實施此方法可以明顯地降低此 =法之=試時間’ i此測試法之測試時間主要是依據每二 早兀之項取次數。P—井vbb-net電壓之充電或放電需要比 MRRB本身有更少之測試時間。 ^tb ^發明是依據在一p_井電壓中之一NFET陣列裝置的技術 ，知到的，無論如何，在此被記述之技術及實施之方法與 ，置y用在以一具有PFET陣列裝置之一η井上。如此—實、 施可能需要不同電位，但是，變化反偏壓電壓之原則仍是 致與不變的。 經由以變化Ρ-井接面為依據來群組化記憶體裝置之單一 位=失效’本發明提供一測試裝置與方法來幫助緣由漏電 電，，接面漏f或是門限漏電所引起之單位元失效記述其 特徵。其容許測試操作員可分辨出被包裝記憶裝置之失效
第22頁 472266 五、發明說明（17) 機構間之不同，所以可以縮短記憶相關失效之測試時間。 本發明與一特別之較佳具體實施例已經被特別記述，顯 而易見的，會有許多替代，修正與變化，此對熟悉本技藝 者會因前述說明而了解，所以在附加之專利申請範圍中包 含之任何替代，修正與變化均在本發明之真實範圍及精神 之内。 如此，具有記述本發明之申請專利範圍是：
第23頁

Claims (1)

  1. 472266 六、申請專利範圍 1. 一種用於調整半導體記憶裝置之一 P :井電聲的缺陷 漏電篩檢測試裝置，包含： /1 ^ 一測試器適合用以提供初始程序裝入邏輯訊號；及 \一具有邏輯電路之半導體記憶裝置，包含： 一初始程序裝入解碼邏輯電路，適合將輸入與輸出訊 號解碼，該電路用以將該初始程序裝入邏輯訊號解碼； 一基準電壓產生器電路； 一初始程序裝入電壓基準多工器電路； 一 P-井電壓反饋電路；及 一差動放大器電路。 2. 如申請專利範圍第1項之裝置，其中該初始程序裝入 解碼邏輯電路，包含： 複數個反及（NAND)閘；及 複數個反相器閘極； 其中該輸入訊號解碼之邏輯組合啟動該輸出訊號解碼之不 同邏輯輸出。 3. 如申請專利範圍第2項之裝置，其中該輸出訊號解碼 可用以控制該基準電壓產生器電路之基準電壓。 4. 如申請專利範圍第2項之裝置 > 其中該輸入訊號解碼 經由至少一反或（NOR)閘極與至少一反及（NAND)閘極做電 子分析，該至少一反或（NOR )閘極提供輸入到該至少一反 及（NAND)閘極。 5. 如申請專利範圍第1項之裝置，其中該基準電壓產生 器電路，包含：
    第24頁 472266 六、申請專利範圍 一電愿分壓器網路適合根據接地電壓訊號降低内部電壓 訊號及周邊電路電壓；及， 一電晶體與該電壓分壓器網路串聯。 6. 如申請專利範圍第5項之裝置，其中該電晶體尚包含 一源極’一閘極與—汲極；該源極電力連接到該接地電 麼’該汲極電力連接到該電壓分壓器網路，且該閘極被該 解碼邏輯電路之輪出訊號所控制。 7. 如申請專利範圍第5項之裝置，其中該電壓分壓器網 路包含以電力串聯之多數電阻器。 8. 如申請專利範圍第6項之裝置，其中當該解碼邏輯輸 出訊號是位在一邏輯"高"電位時，該閘極適合經由該電壓 分壓器網路用以啟動一電流路徑，當該解碼邏輯輸出訊號 是位在一邏輯"低"電位時，該閘極經由該電壓分壓器網路 關閉該電流路徑。 9. 如申請專利範圍第5項之裝置，其中藉由該電壓分壓 器網路所產生之複數個電壓訊號乃是該基準電壓多工器電 路之輸入訊號。 10. 如申請專利範圍第1項之裝置，其中該初始程序裝 入電壓基準多工器電路包含一第一階段與一第二階段，其 中該多工器電路是用以選擇由該基準電壓產生器所產生之 複數個電壓訊號，及用以輸出被選擇訊號至該差動放大器 電路。 11. 如申請專利範圍第1 0項之裝置’其中該第一階段包 含兩個反相器與兩通路閘極，如此，該反相器與通路閘極
    O:\63\63795.ptd 第25頁 六、申請專利範圍 形成一 2 : 1的多工p 12. 如申請專 含複個數反相器 13. 如申請專 含8個反相器與8 8 : 1的多工器。 14. 如申請專 饋電路包含一具 該電壓分壓器可 號，如此’該電 器電路之輸入。 15. 如申請專 包含兩個串聯的 16. 如申請專 個差動放大器輸 差動放大器電路 接收一基準電壓 破中的一個，及 為该超過一個差 大器電路用以比 且經由該差動放 17. 如申請專 浦之控制包含當 訊號之電位時， 第14項之裝置，其中該電壓分壓 器 第1項之裝置，其中該具有超過一 及至少一個差動放大器輸出訊號之 從該初始程序裝入基準多工器電路 作為該超過—個差動放大器輸入訊 井電壓反饋電路接收一電壓訊號作 器輸入訊號中的第二個，該差動放 準電壓訊波與p〜井電壓反饋訊號， 出訊號來控制—P-井電壓幫浦。 第16項之裝置’其中該P-井電壓幫 壓sfl 1之電位是高於P-井電壓反饋 放大器輸出訊號之第一邏輯電位， 利範圍第1 0項之壯 卜 M. *； 、 農置’其中該第二階段句 個通路間拖。 利乾圍第1 2 Jg 士 個通路閘極，、士 $置’其中該第二階段包 如此，該，第二階段極形成一 利範圍第1項之& 古 $广 < 裝置，其中該p-井電壓及 有—電壓分壓哭认 ^ 遠拉1為輪出訊號之電壓分壓器， 歐八广 1電壓訊號與一P-井電壓訊 壓分壓器輸出虎是用以作為該差動放大 利範圍 電阻器 利範圍 入訊號 是用以 訊號以 從該P -動放大 較該基 大器輸 利範圍 基準電 3亥差動 472266 六、申請專利範圍 與當基準電壓訊號之電位是低於P-井電壓反饋訊號之電位 時，該差動放大器輸出訊號之第二邏輯電位，其不同於該 第一個邏輯電位。 18. —種用於調整P-井電壓之裝置，包含： 電子邏輯訊號解碼之裝置； ， 依據已被解碼之邏輯訊號產生基準電塵訊號之裝置， 倍增該基準電壓訊號之裝置； 提供一P-井電壓訊號之裝置； 比較該P-井電壓訊號與該基準電壓訊號之裝置；及 依據此比較以產生一輸出訊號之裝置。 19. 一種用於調整記憶單元反偏壓電壓之測試碼的包裝 層漏電辨識裝置，包含： 一初始程序裝入邏輯電路解碼適合用以將輸入與輸出訊 號解碼，其中該輸入訊號之邏輯組合用以啟動該輸出訊號 解碼之不同邏輯輸出； 一具有電壓分壓器網路之基準電壓產生器電路適合用以 根據接地電壓訊號降低内部電壓訊號與周邊電路電壓，且 一電晶體與該電壓分壓器網路串聯； 一具有第一階段與第二階段之初始程序裝入電壓基準多 工器電路，其中該多工器是用來選擇由該電壓基準產生器 所產生之多數電壓訊號，且用以輸出被選擇的訊號至一差 動放大器電路； 一反偏壓電壓反饋電路包含具有一電壓分壓器輸出訊號 之一反偏壓電壓分壓器，該電壓分壓器連接到一基準電壓
    O:\63\63795.ptd 第27頁 472266 六、申請專利範圍 訊號與一反偏壓電壓反饋訊號，如此，該電壓分壓器輪出 訊號是被作為該差動放大器電路之輸入；及， 該差動放大器電路具有兩個差動放大器輸入及一個差動 放大器輸出，該差動放大器輸入是用以從該初始程序裝入 基準多工器電路接收一基準電壓訊號及從該反偏壓電壓反 饋電路接收一電壓訊號，用以比較基準電壓訊號與反偏壓 電壓反饋訊號，且經由該差動放大器輸出以控制一反偏壓 電壓幫浦之啟動。 20. 如申請專利範圍第1 9項之裝置，其中該初始程序裝 入邏輯電路解碼尚包含一複數個反及閘及複數個反相器 閘。 21. 如申請專利範圍第1 9項之裝置，其中砝電壓分壓器 網路包含複數個電性串聯之電阻器。 22. 如申請專利範圍第1 9項之裝置，其中該第一階段包 含兩個反相器及兩個通路閘極，如此該反相器及通路閘極 形成一 2 : 1之多工器，且該第二個階段包含複數個反相器 多數通路閘極，如此該第二階段之反相器及通路閘極形成 一8 : 1之多工器。 23. 如申請專利範圍第1 9項之裝置，其中該反偏壓電壓 分壓器包含兩個串聯之電阻器。 24. 如申請專利範圍第1 9項之裝置，其中該反偏壓電壓 幫浦之控制是當該基準電壓訊號之電位高於該反偏壓電壓 反饋訊號之電位時用以產生該差動放大器輸出訊號之''低" 邏輯電位，且當該基準電壓訊號之電位低於該反偏壓電壓
    第28頁 472266 六、申請專利範圍 反饋訊號之電位時用以產生該差動放大器輸出訊號之11高" 邏輯電位。 25. 如申請專利範圍第24項之裝置，尚包含一偏壓訊號 用以啟動該差動放大器。 26. 如申請專利範圍第24項之裝置，，其中該差動放大器 包含一比較器積體電路晶片。 2 7. —種測試方法，用以檢測因漏電所造成之具有複數 個記憶體單元及一P-井電壓的積體電路記憶體裝置之單元 記憶時間相關失效之漏電原因，包含： a) 提供含邏輯電路該積體電路記憶體裝置能將初始程 序裝入解碼之指令； b) 在一記憶體單元讀取期間，變化每一記憶體單元的 該P-井電壓； c) 對於根據每一該記憶單元p -井電壓之變化函數決定 記憶時間之通過或失敗準則； d )藉由不同類型之漏電電流以群集化該記憶單元之失 效； e ) 經由初始程序裝入傳送控制訊號至該記憶裝置之邏 輯電路；及 f ) 監控及變化該記憶裝置之該p-井電壓。 28.如申請專利範圍第27項之方法，其中該（f)步驟， 監控及變化該P-井電壓包含： 1)反饋該P-井電壓至具有至少兩個比較器電路含至少 二個比較器輸入及至少一個比較器輸出；
    O:\63\63795.ptd 第29頁 472266 六、申請專利範圍 2)在正常IC晶片作業期間，比較該p-井電壓與一基準 電壓；及 3 )依據5亥比較器輸出以啟動一電壓幫浦電路來變化該 p-井電壓。 29.如申請專利範圍第28項之方法，-其中該（2)步驟， 比較該P-井電壓’尚包含調整該P-井電壓，如此假如該p-井電位是隨著比較器之輸入之基準電壓而遞減，則該p 一井 電壓是藉由該基準電壓來調整。 3 0.如申請專利範圍第28項之方法，其中該（3)步驟， 啟動一電壓幫浦電路，尚包含下列步驟： i) 藉由該電壓幫浦來使位於p-井電壓電路中之電容器 充電’以變化該p -井電壓從-1伏特至較低的電位·，及， ii) 藉由一漏電電流來使位於p-井電壓電路中之電容器 放電，以變化該p-井電壓從-1伏特至較高的電位。 31，如申請專利範圍第27項之測試方法，其中單元記憶 時間相關失效之漏電原因包括次門限漏電電流及元接面 漏電。 32. 一種用以檢測具有一複數個記憶體單元及一已預先 決定之P-井電壓的積體電路記憶裝置之記憶時 之測試方法，包含： a) 以一邏輯位元寫入到各個該複數個記憶體單元； b) 讀取該邏輯位元，在讀取作業期間，改 — 壓以測量至少兩個不同漏電電流；及， / c) 依據該至少兩個不同漏電電流之量測來產失
    O:\63\63795.ptd 第30頁 472266 六、申請專利範圍 效圖以檢測具有記憶時間問題之記憶體單元。 33. 如申請專利範圍第32項之方法，尚包含： d) 利用改變p-井電位之結果來設定該兩個不同漏電電 流之量測的保護。 34. 如申請專利範圍第32項之方法，，其中改變該p-井電 壓包含設定一邏輯"高"電位及一邏輯π低"電位之p -井電 壓。 3 5.如申請專利範圍第3 2項之方法，其中讀取該邏輯位 元包含執行各個位元之四度重複讀取。
    O:\63\63795.ptd 第31頁
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